TW201343016A - 無基板電子元件 - Google Patents

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Wen-Hsiung Liao
Shang-Feng Hsu
Joseph De-Sheng Deng
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Abstract

本發明揭露一無基板電子元件。一導電元件配置在複數個絕緣層中，其中該複數個絕緣層不被基板支撐。藉由對基板上複數個導電層或絕緣層執行膜製程(film process)，接著再移除基板，可製造此無基板電子元件。在一個實施例中，一緩衝層可形成在基板上。當製程完成之後，移除緩衝層用以分離(decouple)基板和在其上的複數層。

Description

無基板電子元件
本發明係有關一種電子元件，特別指一種無基板電子元件。
低溫共燒陶瓷(low temperature co-fired ceramic)技術(之後簡稱為LTCC)為一常用的製程：藉由網版印刷(screen printing)在一由玻璃陶瓷製成的生胚薄板(green sheet)中形成電路裡的內部電極和被電元件(電阻、電感和電容)，該網版印刷使用具有高導電度的金屬，例如銀、銅等等；以及複數個生胚薄板在垂直方向上堆疊且接著共燒(通常小於1000oC)用以製造多晶片模組(MCM, multi-chip)和多晶片封裝。
因為陶瓷基板和金屬元件一起共燒，低溫共燒陶瓷技術可形成在模組內的被電元件(電阻、電感和電容)，藉以得到一包含眾多元件的複雜組態配置且具有元件微小化的優點。
低溫共燒陶瓷多層基板的形成係藉由在單一陶瓷基板上形成電路圖案以及在垂直方向上堆疊複數個陶瓷基板。因此，連接至外部的外部電極必須形成在低溫共燒陶瓷基板的外表面且電性連接基板內的電路圖案。
請參閱第1圖。傳統上，一元件100(例如一電感)包含一基板101、一本體(body) 102、一線圈103和一對外部電極104，其中該線圈103藉由低溫共燒陶瓷技術形成在該本體(body) 102中。基板101為一陶瓷基板。包含線圈103的本體(body) 102配置在基板101的上表面107。線圈103通常由銀製成。電性連接至線圈103的一對外部電極104配置從基板101的上表面107、沿著基板101的側表面108、到基板101的下表面109。元件100的缺點包含：1. 一部分在基板101側表面108的外部電極104的殘餘電感(residue inductance)值取決於基板101的厚度，且Q值不易提高；2. 由於濺鍍製程形成金屬膜不具有較佳的附著性，因此基板101側表面108的外部電極104的導電率較差；3. 本體(body) 102中的絕緣層和基板的材料不同，因熱效應導致額外的應力而降低產率；d. 陶瓷基板101具有高硬度而不易進行切割，難以設計輕薄(slim)元件。因此本發明提出了一個封裝結構及其製造方法來克服上述的缺點。
本發明之一目的為提供一無基板電子元件，包含：一導電元件；以及複數個絕緣層，其中該導電元件配置在該複數個絕緣層中，其中該複數個絕緣層不被基板支撐。
藉由對基板上複數個導電層或絕緣層執行膜製程(film process) (例如黃光製程、蝕刻製程或薄膜製程)，接著再移除基板，可製造此無基板電子元件。相較於形成在基板上的元件，本發明的無基板電子元件厚度較小，且元件具有較佳的電性性能。藉由執行膜製程，電子元件尺寸可製作得更小且更精準。
本發明之另一目的為提供一種電子元件之製造方法，該方法包含了下列步驟：提供一基板；在該基板上形成一導電元件和複數個絕緣層，其中該導電元件配置在該複數個絕緣層中；以及分離(decouple)基板和該複數個絕緣層。
在一個實施例中，一緩衝層可形成在該基板上。緩衝層為一暫時層，用以結合基板和在其上欲製程或圖案化的複數層。當製程完成之後，移除緩衝層用以分離(decouple)基板和該複數層。
本發明之另一目的為提供一種無基板封裝結構，包含：一導電元件，包含一第一端點；一本體(body)，包含一第一側表面，其中該第一側表面具有在其上的至少一第一開口；以及一第一電極，電性連接至該第一端點，其中該第一電極包含一實質上配置在該本體(body)中的第一段，其中至少一部分的第一段經由該第一開口暴露於該第一側表面。
在一個實施例中，無基板封裝結構具有在本體(body)中之一部分的至少一電極。相較於一個形成在基板(作為承載具之用)上的元件，此結構具有較短的導電途徑(因為無基板所致)，以及電極具有較小的殘餘電感(residue inductance)，如此具有較佳的Q值。此外，本發明中關於在本體(body)中之一部分的至少一電極，其具有製程層數、圖案化大小或貫穿孔的彈性和多樣化。因為省略了大尺寸基板、封裝結構中使用的材料幾乎相同，進而大大地降低封裝結構中因為不同材料間所產生的熱效應或應力效應的影響。
本發明之另一目的為提供一種堆疊結構，包含：一基板, 具有一第一側表面和一相對於該第一側表面的第二側表面；以及複數個導電層，配置在該基板中，其中該複數個導電層其中每兩個相鄰層在一接觸區域互相接觸，其中該複數個導電層的該些接觸區域沿著該第一側表面和該第二側表面交錯(interleaved)。
本發明之另一目的為提供一種M2堆疊結構，包含：第一絕緣層，具有一第一貫穿孔；一第一導電層，配置在該第一絕緣層上，其中該第一導電層具有一第一連接部分和一第二連接部分，其中該第一連接部分配置在該第一貫穿孔中；一第二絕緣層，配置在該第一導電層上，其中該第二絕緣層具有一第二貫穿孔，其中該第二貫穿孔位在該第一導電層的該第二連接部分上方；以及一第二導電層，配置在該第二絕緣層上，其中該第二導電層具有一第三連接部分和一第四連接部分，其中該第二導電層的該第三連接部分配置在該第二貫穿孔中且電性連接至該第一導電層的該第二連接部分。此用於相鄰導電層電性連接的堆疊結構及其製造方法不需要複雜的製程。本發明堆疊結構的應用可以類似的方式延伸至一重覆的堆疊結構，例如M3堆疊結構或M4堆疊結構。較佳來說，對齊(aligning)一導電元件的堆疊結構為一電極。
在參閱圖式及接下來的段落所描述之實施方式之後，該技術領域具有通常知識者便可瞭解本發明之其它目的，以及本發明之技術手段及實施態樣。
本發明的詳細說明於隨後描述，這裡所描述的較佳實施例是作為說明和描述的用途，並非用來限定本發明之範圍。
本發明揭露一無基板電子元件。藉由對基板上複數個導電層或絕緣層執行膜製程(film process) (例如黃光製程、蝕刻製程或薄膜製程)，接著再移除基板，可製造此無基板電子元件。對一個形成在基板(作為承載具之用)上的元件，外部電性連接的途徑常沿著基板側表面或是經由一貫穿孔，因此需要一較長的電性連接途徑。相較於形成在基板上的元件，本發明的無基板電子元件厚度較小，因此可避免較長的電性連接途徑且具有較佳的電性性能。
第2圖為無基板電子元件結構200之剖面示意圖。此結構200包含一導電元件203和複數個絕緣層202。導電元件203配置在該複數個絕緣層203中。複數個絕緣層不被基板支撐。
複數個絕緣層202包含環氧樹脂(epoxy)、氧化物、高分子材料或磁性材料其中至少一個，以使膜製程(film process) (例如黃光製程、蝕刻製程或薄膜製程)可實施在該複數個絕緣層202和該導電元件203用以形成圖案化層。導電元件203可為一線圈、一電感或任合其它適合的元件。在較佳的實施例中，線圈可由任何適合的材料製成，例如銅、銀或任合其它適合的金屬材料。線圈可為一多層線圈，以及多層線圈其中每一層為一圖案化在絕緣層上的導電層。更詳細地，絕緣層為兩相鄰導電層之間的中間層，以及在該絕緣層具有一貫穿孔用以電性連接兩相鄰導電層。此外，可控制多層線圈的導電層數目用以增加線圈的電感值。
複數個絕緣層202實質上包含一上絕緣層206、複數個中間絕緣層207和一下絕緣層208。更詳細地，導電元件203實質上配置在複數個中間絕緣層207中。上絕緣層206配置在複數個中間絕緣層207上用以保護導電元件203避免受到外在機械干擾。較佳來說，上絕緣層206的厚度大於該複數個中間絕緣層207其中每一層的厚度。下絕緣層208配置在複數個中間絕緣層207下方。導電元件203電極在複數個絕緣層202側表面的配置可由上絕緣層206、複數個中間絕緣層207和一下絕緣層208的堆疊方式所決定。
本發明也揭露一無基板封裝結構，其具有在本體(body)中之一部分的至少一電極。相較於一個形成在基板(作為承載具之用)上的元件，此結構具有較短的導電途徑(因為無基板所致)，以及電極具有較小的殘餘電感(residue inductance)，如此具有較佳的Q值。此外，本發明中關於在本體(body)中之一部分的至少一電極，其具有製程層數、圖案化大小或貫穿孔的彈性和多樣化。因為省略了大尺寸基板、封裝結構中使用的材料幾乎相同，進而大大地降低封裝結構中因為不同材料間所產生的熱效應或應力效應之影響。
第3A圖為具有至少一電極的封裝結構300之XY平面剖面示意圖。結構300可為一部分任何適合的元件。結構300也可為類似第2圖結構200的無基板封裝結構。在第3A圖中，結構300僅圖示的一部分導電元件303、一部分本體(body) 302和一第一電極307。本體(body) 302具有一上表面310、一下表面312和一第一側表面311。第一側表面311具有一高度311X和一寬度311Y。 第一電極307頂部實質上對齊(align)線A-A’，以及本體(body) 302底部實質上對齊(align)線B-B’。第一電極307具有一第一段307A和一電性連接至該第一段307A的第二段307B。第一段301A具有一高度307C。相較於第2圖的結構200，結構300具有實質上配置在本體(body) 302中的第一電極307之第一段307A。在一個實施例中，第一電極307第一段307A的一邊對齊(align)本體(body) 302的第一側表面311 (見第3A圖)。在另一個實施例中，第一電極307的第一段307A和本體(body)302的第一側表面311相隔一距離330 (見第3B圖)。較佳來說，可具有較小的距離330。導電元件303具有一電性連接至第一電極307的第一端點321。較佳來說，第一端點321電性連接至第一電極307頂部。
第3C圖為具有至少一電極的封裝結構300之YZ平面剖面示意圖。第3D圖為具有至少一電極的封裝結構300在一較佳實施例之YZ平面剖面示意圖。本體(body) 302的第一側表面311包含在其上的至少一第一開口313。第一開口313可透過較佳設計給定由線A-A’至線B-B’的路徑分佈。至少一部分的第一段307A經由第一開口313暴露於本體(body)302的第一側表面311。
很多方式可以增進在表面黏著技術(SMT)製程中第一電極307焊接(soldering)的產率。例如，第一開口313之面積實質上至少為第一段307A投影在第一側表面311之面積的三分之一。例如，第一開口313之面積實質上至少為第一側表面311之面積的三分之一。例如，第一段307A之高度307C實質上至少為第一側表面311之高度311X的三分之一。例如，第一開口313之面積小於第一側表面311在線A-A’和線B-B’之間的面積。較佳來說，本體(body) 302的第一側表面311包含在其上的至少一第一開口313 (見第3D圖，例如，一小第一開口配置在一大第一開口的延伸部之間用以增加開口密度)。
上述在第2圖中描述的特徵，例如材料或製程，可適用於第3A圖中的結構300。
第一開口313可具有任何適合的形狀用以增進在表面黏著技術(SMT)製程中第一電極307焊接(soldering)的產率。第一開口313的形狀視設計者設計的佈局而定，其將在之後描述。較佳來說，第一開口313具有Z字形(zigzag)的形狀。
請參閱第3E圖和第3F圖。藉由焊接(soldering)的方式，第一電極307經由第一開口313電性連接至第一墊片308。第一電極307可由一第一材料(例如銅)製成，以及第一墊片308可由一第二材料(例如錫)製成。在較佳的實施例中，第一電極307可為一第一L形電極。第一L形電極307具有一第一段307A和一電性連接至該第一段307A的第二段307B。第一電極307的第一段307A實質上配置在本體(body) 302中，以及第一電極307的第二段307B實質上配置在本體(body) 302的下表面312。第一墊片308可為一第一L形墊片，其用於焊接(soldering)製程中。
第4A圖為具有一第一電極和一第二電極的封裝結構400之XY平面剖面示意圖。結構400可為一部分的任何適合的元件。結構400也可為類似第2圖結構200的無基板封裝結構。在第4A圖中，結構400包含一導電元件403、一本體(body) 402、一第一電極407和一第二電極457。本體(body) 302具有一上表面410、一下表面412、一第一側表面411和一第二側表面461。
第一側表面411具有一第一高度411X和一第一寬度411Y，以及第二側表面461具有一第二高度461X和一第二寬度461Y。第一電極407頂部和第二電極457頂部實質上分別對齊(align)線A-A’和線C-C’，以及本體(body)402底部實質上對齊(align)線D-D’(或線B-B’)。選擇性地，第一電極407頂部和第二電極457頂部可不在同一水平面上。第一電極407具有一第一段407A和一電性連接至該第一段407A的第二段407B，以及第二電極457具有一第三段457A和一電性連接至該第三段457A的第四段457B。第一段407A具有一高度407C，以及第二段457A具有一高度457C。相較於第2圖的結構200，結構400具有實質上配置在本體(body) 402中的第一電極407之第一段407A和第二電極457之第三段457A。在一個實施例中，第一電極407第一段407A的一邊對齊(align)本體(body) 402的第一側表面411，以及第二電極407第三段457A的一邊對齊(align)本體(body) 402的第二側表面461 (見第4A圖)。在另一個實施例中，第一電極407的第一段407A和本體(body)402的第一側表面411相隔一第一距離430，以及第二電極457的第三段457A和本體(body) 402的第二側表面461相隔一第二距離460 (見第4B圖)。較佳來說，可具有較小的第一距離430和第二距離460。導電元件403具有分別電性連接至第一電極407和第二電極457的第一端點421和第一端點471。較佳來說，第一端點421電性連接至第一電極407頂部，以及第二端點471電性連接至第二電極457底部。在一個實施例中，第一端點421電性連接至第一電極407頂部，以及第二端點471電性連接至第二電極457任何適合的位置。
第4C圖為具有一第一電極和一第二電極的封裝結構400之YZ平面剖面示意圖。第4D圖為具有一第一電極和一第二電極的封裝結構400在一較佳實施例之YZ平面剖面示意圖。本體(body) 402的第一側表面411包含在其上的至少一第一開口413，以及本體(body) 402的第二側表面461包含在其上的至少一第二開口463。第一開口413可透過較佳設計給定由線A-A’至線B-B’的路徑分佈，以及第二開口463可透過較佳設計給定由線C-C’至線D-D’的路徑分佈。至少一部分的第一段407A經由第一開口413暴露於本體(body) 402的第一側表面411，以及至少一部分的第三段457A經由第二開口463暴露於本體(body) 402的第二側表面461。
很多方式可以增進在表面黏著技術(SMT)製程中第一電極407和第二電極457焊接(soldering)的產率。例如，第一開口413之面積實質上至少為第一段407A投影在第一側表面411之面積的三分之一；第二開口463之面積實質上至少為第三段457A投影在第二側表面461之面積的三分之一。例如，第一開口413之面積實質上至少為第一側表面411之面積的三分之一；第二開口463之面積實質上至少為第二側表面461之面積的三分之一。例如，第一段407A之高度407C實質上至少為第一側表面411之高度411X的三分之一；第三段457A之高度457C實質上至少為第二側表面461之高度461X的三分之一。例如，第一開口413之面積小於第一側表面411在線A-A’和線B-B’之間的面積；第二開口463之面積小於第二側表面461在線C-C’和線D-D’之間的面積。較佳來說，本體(body) 402的第一側表面411包含在其上的至少一第一開口413 (見第4D圖，例如，一小第一開口配置在一大第一開口的延伸部之間用以增加開口密度)；本體(body) 402的第二側表面461包含在其上的至少一第二開口463 (見第4D圖，例如，一小第二開口配置在一大第二開口的延伸部之間用以增加開口密度)。
上述在第2圖中描述的特徵，例如材料或製程，可適用於第4A圖中的結構400。
第一開口413和第二開口463可具有任何適合的形狀用以增進在表面黏著技術(SMT)製程中第一電極407和第二電極457焊接(soldering)的產率。第一開口413和第二開口463的形狀視設計者設計的佈局而定，其將在之後描述。較佳來說，第一開口413和第二開口463具有Z字形(zigzag)的形狀。
請參閱第4E圖和第4F圖。藉由焊接(soldering)的方式，第一電極407經由第一開口413電性連接至第一墊片408，以及第二電極457經由第二開口463電性連接至第二墊片458。第一電極407和第二電極457可由一第一材料(例如銅)製成，以及第一墊片408和第二墊片458可由一第二材料(例如錫)製成。在較佳的實施例中，第一電極407可為一第一L形電極，以及第二電極457可為一第二L形電極。第一L形電極407具有一第一段407A和一電性連接至該第一段407A的第二段407B，以及第二L形電極457具有一第三段457A和一電性連接至該第三段457A的第四段457B。第一電極407的第一段407A實質上配置在本體(body) 402中，以及第一電極407的第二段407B實質上配置在本體(body) 402的下表面412；第二電極457的第三段457A實質上配置在本體(body) 402中，以及第二電極457的第四段457B實質上配置在本體(body) 402的下表面412。第一墊片408可為一第一L形墊片，以及第二墊片458可為一第二L形墊片，其用於焊接(soldering)製程中。
第5圖為說明本發明相較於先前技術的Q因素(Q factor) vs. 頻率(frequency)之示意圖。第5圖的填滿圓圈表示本發明中導電元件(例如線圈或電感) 的Q因素(Q factor) vs. 頻率。第5圖的填滿方塊表先前技術中傳統導電元件(例如線圈或電感) 的Q因素 vs. 頻率。第5圖說明本發明的Q因素相較於先前技術增進了大約10%。
本發明揭露了一用於製造一無基板電子元件的膜製程(film process)，例如黃光製程、蝕刻製程或薄膜製程。藉由執行膜製程，電子元件尺寸可製作得更小且更精準。第6A圖為製造第2A圖的結構200、第3A圖的結構300和第4A圖的結構400之流程示意圖。
步驟501：提供一基板。基板具有平坦的表面足以承受後續實施在基板上的製程。在較佳的實施例中，基板可由玻璃材料製成。在一個實施例中，一緩衝層可形成在基板上。緩衝層為一暫時層，用以結合基板和在其上欲製程或圖案化的複數層。當製程完成之後，移除緩衝層用以分離(decouple)基板和該複數層。
步驟502：在該基板上形成一導電元件和複數個絕緣層，其中該導電元件配置在該複數個絕緣層中。導電元件藉由實施一連串的膜製程在複數個導電層上製造而成。藉由膜製程，可製造具有選擇性(optional，例如可變的導電層數)厚度的輕薄(slim)電子元件。
步驟503：分離(decouple)該基板和該複數個絕緣層。導電元件配置在基板上之後，基板易於和該複數個絕緣層分離(decouple)。相較於使用在低溫共燒陶瓷(LTCC, low temperature co-firedceramic)技術中具有高硬度的陶瓷基板，本發明的電子元件為無基板以及其具有較小的厚度，因此易於切割。因為所有的製程層易於和緩衝層分離，當所有的製程層形成在基板上之後，基板也易於和所有的製程層分離(decouple)。在一個實施例中，緩衝層也和複數個絕緣層分離(decouple)。
第6B圖至第6H圖為製造第4A圖結構400之流程示意圖。製造流程也適用於第2圖結構200和第3圖結構300，在此不詳細描述(下列描述的第一導電層、第二導電層、第一絕緣層、第二絕緣層和第三絕緣層請參考第6B圖至第6H圖)。
如第6B圖所示，提供一基板601。基板601可為一玻璃基板或任何具有平坦表面的基板。如第6C圖所示，在該基板601上形成一緩衝層602。緩衝層602的功能已在第6A圖中的步驟501、步驟502和步驟503描述。
如第6D圖所示，形成一第一導電層603，其中該第一導電層603具有在該緩衝層602上的一第一部分603A和一第二部分603B。第一導電層603可包含至少兩個次導電層(sub conductive layer)。接著，在第一部分603A和第二部分603B之間形成一第一絕緣層604，該第一絕緣層604也配置在緩衝層602上。在一個實施例中，第一部分603A和第二部分603B在緩衝層602相對的邊(opposite edge)上。一部分的第一部分603A和一部分的第二部分603B也可配置在超過緩衝層602的邊緣。第一部分603A和第二部分603B可分別為一部分的第一電極407和一部分的第二電極457。
如第6E圖所示，形成複數個第二導電層605和複數個第二絕緣層606，其中該複數個第二導電層605電性連接至該第一部分603A和該第二部分603B。第一導電層603和複數個第二導電層605構成包含導電元件403、第一電極407和第二電極457的封裝結構400。每個第二絕緣層606配置在兩個相鄰的第二導電層605之間。
如第6 F圖所示，在該複數個第二導電層605和該複數個第二絕緣層606上形成一第三絕緣層607。如第6 G圖所示，從封裝結構400中移除該基板601。如第6 H圖所示，從封裝結構400中移除該該緩衝層602(選擇性步驟)。在一個實施例中，在封裝結構400的側表面形成至少一凹洞用以配置電極。
一般來說(見第7A圖) (下列描述的第一導電層、第二導電層和第一絕緣層請參考第7A圖至第7I圖)。對於相鄰導電層801、803的電性連接，需要在其之間有一個貫穿孔連接(via)層802(例如由金屬製成的貫穿孔連接層)，其中貫穿孔連接層802形成在一介電層804中。實現第7A圖的結構需要實施一連串的製程，該些製程包含下例步驟：a. 形成一第一導電層801 (見第7B圖)； b. 形成一第一絕緣層804，其中該第一絕緣層804 具有在其內的一貫穿孔805 (見第7C圖)；c. 在貫穿孔805中形成一貫穿孔連接(via)層802 (見第7D圖)；d. 在該貫穿孔連接(via)層 802和該第一絕緣層804上形成一第二導電層803 (見第7E圖)。
一個用於相鄰導電層電性連接的堆疊結構(見第7F圖)及其製造方法可重覆地使用在本發明中。相較於製造第7A圖結構的一連串的製程，該製造方法省略了一個步驟。該製程方法包含下例步驟：a. 形成一第一導電層801’ (見第7G圖)；b. 形成一第一絕緣層804’ ，其中該第一絕緣層804 具有在其內的一貫穿孔805’ (見第7H圖)；c. 在該貫穿孔805’和該第一絕緣層804’上形成一第二導電層803’ (見第7I圖)。
第二導電層803’可非水平地形成或非水平地堆疊。在貫穿孔805’中的一部分第二導電層803’之上表面低於在第一絕緣層804’上的一部分第二導電層803’之上表面。第二導電層803’可藉由任何適合的製程形成。較佳來說，貫穿孔805’的直徑從貫穿孔805’的底部增加至貫穿孔805’的頂部以便於第二導電層803’可藉由膜製程(film process) 在非水平方向上順利地形成。
下面的實施例僅描述M2堆疊結構、M3堆疊結構和M4堆疊結構。本發明堆疊結構的應用可以類似的方式延伸至一重覆的堆疊結構，例如M5堆疊結構或M6堆疊結構，在此不進一步描述。
為了方便解釋，對第8C圖中的M2堆疊結構、第8D圖中的M3堆疊結構和第8E圖中的M4堆疊結構採取簡化的圖示，但該些結構其中每一個和第8A圖或第8B圖中的結構相同(下列描述的第一導電層、第二導電層、第三導電層、第四導電層、第一絕緣層、第二絕緣層、第三絕緣層、第四絕緣層和第五絕緣層請參考第8A圖至第8F圖、第9圖、第10A圖至第10C圖)。
M2堆疊結構
第8A圖為用於相鄰導電層電性連接的理想堆疊結構900A之剖面示意圖。結構900A包含一第一絕緣層901、一第一導電層902、一第二絕緣層903和一第二導電層904。第一絕緣層901具有一第一貫穿孔901A。第一導電層902配置在第一絕緣層901上，其中第一導電層902具有一第一連接部分902A和一第二連接部分902B，其中第一連接部分902A配置在第一貫穿孔901A中。第二絕緣層903配置在第一導電層902上，其中第二絕緣層903具有一第二貫穿孔903A，其中第二貫穿孔903A位在第一導電層902的第二連接部分902B上方。第二導電層904配置在第二絕緣層903上，其中第二導電層904具有一第三連接部分904A和一第四連接部分904B，其中第二導電層904的第三連接部分904A配置在第二貫穿孔903A中且電性連接至第一導電層902的第二連接部分902B。在一個實施例中，第一導電層902和第二導電層904其中每一層可為一類條帶狀(strip-like)圖案。在一個實施例中，一第三絕緣層(未示之) 配置在第二導電層904上。
第8B圖為較佳實施例中用於相鄰導電層電性連接的真實堆疊結構900B之剖面示意圖。相較於第8A圖的堆疊結構900A，第一絕緣層901具有分別鄰接(abut)第一貫穿孔901A兩側的一第一部分901M和一第二部分901N，以及第一導電層902配置在該第一絕緣層901的該第一部分901M和該第二部分901N上；第三絕緣層903具有分別鄰接(abut)第二貫穿孔903A兩側的一第三部分903M和一第四部分903N，以及第二導電層904配置在該第二絕緣層903的該第三部分903M和該第四部分903N上。堆疊結構900B可藉由設計佈局進一步改善製程。例如，如果堆疊結構900B的截面暴露出來，可增加開口(其內填充導電材料)密度用以增進表面黏著技術(SMT)製程的良率(之前於第3C圖中已描述)。
第一絕緣層901、第二絕緣層903和第三絕緣層(未示之)其中每一層可包含環氧樹脂(epoxy)、氧化物、高分子材料或磁性材料其中至少一個。第一導電層902和第二導電層904其中每一層可包含銅、銀或任何其它適合的金屬材料其中至少一個。
第8C圖為用於相鄰導電層電性連接的簡化堆疊結構900C之剖面示意圖。相較於第8A圖的理想堆疊結構900A，相鄰層(例如第二絕緣層903和第二導電層904)的邊界M-M’和水平線N-N’交叉形成一角度904Z。換句話說，導電層(例如第二導電層904)實質上沿一非水平方向延伸。此外，第一貫穿孔901A和第二貫穿孔903A其中每一個的直徑並非一致，較佳來說，直徑從貫穿孔的底部增加至貫穿孔的頂部。在較佳實施例中，第一導電層902沿一第一方向902X延伸，以及第二導電層904沿一第二方向904X延伸，其中該第一方向902X和該第二方向904X實質上共平面(類似數學上共平面的兩向量，之後詳細描述)。換句話說，第一導電層902和第二導電層904實質上在垂直方向上對齊(vertically aligned)。在一個實施例中，第一方向902X的水平分量902Y實質上相反於第二方向904X的水平分量904Y。在一個實施例中，第一導電層902的第一連接部分902A和第二連接部分902B分別為第一導電層902的第一連接末端和第二連接末端；第二導電層904的第三連接部分904A和第四連接部分904B分別為第二導電層902的第三連接末端和第四連接末端。
M3堆疊結構
第8D圖為在另一個實施例中用於相鄰導電層電性連接的簡化堆疊結構900D之剖面示意圖。相較於第8C圖的真實堆疊結構900C，差異列舉如下：一第三絕緣層905配置在第二導電層904上，其中該第三絕緣層905具有一第三貫穿孔905A，其中第三貫穿孔905A位在第二導電層904的第四連接部分904B上方；一第三導電層906配置在第三絕緣層905上，其中第三導電層906具有一第五連接部分906A和一第六連接部分906B，其中第三導電層906的第五連接部分906A配置在第三貫穿孔905A中且電性連接至第二導電層904的第四連接部分904B。在一個實施例中，第一導電層902、第二導電層904和第三導電層906其中每一層可為一類條帶狀(strip-like)圖案。在一個實施例中，一第四絕緣層(未示之) 配置在第三導電層906上。
第一絕緣層901、第二絕緣層903、第三絕緣層905和第四絕緣層(未示之)其中每一層可包含環氧樹脂(epoxy)、氧化物、高分子材料或磁性材料其中至少一個。第一導電層902、第二導電層904和第三導電層906其中每一層可包含銅、銀或任何其它適合的金屬材料其中至少一個。
相鄰層(例如第三絕緣層905和第三導電層906)的邊界M-M’和水平線N-N’交叉形成一角度904Z。換句話說，導電層(例如第三導電層906)實質上沿一非水平方向延伸。此外，第一貫穿孔901A、第二貫穿孔903A和第三貫穿孔905A其中每一個的直徑並非一致，較佳來說，直徑從貫穿孔的底部增加至貫穿孔的頂部。在較佳實施例中，第一導電層902沿一第一方向902X延伸，第二導電層904沿一第二方向904X延伸，以及第三導電層906沿一第三方向906X延伸，其中該第一方向902X、該第二方向904X和該第三方向906X實質上共平面(類似數學上共平面的三向量，之後詳細描述)。換句話說，第一導電層902、第二導電層904和第三導電層906實質上在垂直方向上對齊(vertically aligned)。在一個實施例中，第一方向902X的水平分量902Y實質上相反於第二方向904X的水平分量904Y，以及第二方向904X的水平分量904Y實質上相反於第三方向906X的水平分量906Y。在一個實施例中，第一導電層902的第一連接部分902A和第二連接部分902B分別為第一導電層902的第一連接末端和第二連接末端；第二導電層904的第三連接部分904A和第四連接部分904B分別為第二導電層902的第三連接末端和第三連接末端；第三導電層906的第五連接部分906A和第六連接部分906B分別為第三導電層906的第五連接末端和第六連接末端。
在一個較佳的實施例中，第一導電層902的第一連接部分902A、 第二導電層904的第四連接部分904B和第三導電層906的第五連接部分906A實質上共線，較佳來說為垂直方向上共線(之後詳細描述)；第一導電層902的第二連接部分902B、第二導電層904的第三連接部分904A和第三導電層906的第六連接部分906B實質上共線，較佳來說為垂直方向上共線(之後詳細描述)。
M4堆疊結構
第8E圖為在更另一個實施例中用於相鄰導電層電性連接的簡化堆疊結構900E之剖面示意圖。相較於第8D圖的真實堆疊結構900D，差異列舉如下：一第四絕緣層907配置在第三導電層906上，其中該第四絕緣層907具有一第四貫穿孔907A，其中第四貫穿孔907A位在第三導電層906的第六連接部分906B上方；一第四導電層908配置在第四絕緣層907上，其中第四導電層908具有一第七連接部分908A和一第八連接部分908B，其中第四導電層908的第七連接部分908A配置在第四貫穿孔907A中且電性連接至第三導電層906的第六連接部分906B。在一個實施例中，第一導電層902、第二導電層904、第三導電層906和第四導電層908其中每一層可為一類條帶狀(strip-like)圖案。在一個實施例中，一第五絕緣層(未示之) 配置在第四導電層908上。
第一絕緣層901、第二絕緣層903、第三絕緣層905、第四絕緣層907 和第五絕緣層(未示之)其中每一層可包含環氧樹脂(epoxy)、氧化物、高分子材料或磁性材料其中至少一個。第一導電層902、第二導電層904、第三導電層906和第四導電層908其中每一層可包含銅、銀或任何其它適合的金屬材料其中至少一個。
相鄰層(例如第四絕緣層907和第四導電層908)的邊界M-M’和水平線N-N’交叉形成一角度904Z。換句話說，導電層(例如第四導電層908)實質上沿一非水平方向延伸。此外，第一貫穿孔901A、第二貫穿孔903A、第三貫穿孔905A和第四貫穿孔907A其中每一個的直徑並非一致，較佳來說，直徑從貫穿孔的底部增加至貫穿孔的頂部。在較佳實施例中，第一導電層902沿一第一方向902X延伸，第二導電層904沿一第二方向904X延伸，第三導電層906沿一第三方向906X延伸，以及第四導電層908沿一第四方向908X延伸，其中該第一方向902X、該第二方向904X、該第三方向906X和該第四方向908X實質上共平面(類似數學上共平面的四向量，之後詳細描述)。換句話說，第一導電層902、第二導電層904、第三導電層906和第四導電層908實質上在垂直方向上對齊(vertically aligned)。在一個實施例中，第一方向902X的水平分量902Y實質上相反於第二方向904X的水平分量904Y，第二方向904X的水平分量904Y實質上相反於第三方向906X的水平分量906Y，以及第三方向906X的水平分量906Y實質上相反於第四方向908X的水平分量908Y。在一個實施例中，第一導電層902的第一連接部分902A和第二連接部分902B分別為第一導電層902的第一連接末端和第二連接末端；第二導電層904的第三連接部分904A和第四連接部分904B分別為第二導電層902的第三連接末端和第四連接末端；第三導電層906的第五連接部分906A和第六連接部分906B分別為第三導電層906的第五連接末端和第六連接末端；第四導電層908的第七連接部分908A和第八連接部分908B分別為第四導電層908的第七連接末端和第八連接末端。
在一個較佳的實施例中，第一導電層902的第一連接部分902A、 第二導電層904的第四連接部分904B、第三導電層906的第五連接部分906A和第四導電層908的第八連接部分908B實質上共線，較佳來說為垂直方向上共線(之後詳細描述)；第一導電層902的第二連接部分902B、第二導電層904的第三連接部分904A、第三導電層906的第六連接部分906B和第四導電層906的第七連接部分908A實質上共線，較佳來說為垂直方向上共線(之後詳細描述)。
第8C圖的M2堆疊結構、第8D圖的M3堆疊結構和第8E圖的M4堆疊結構或其延伸的結構可使用在本發明的封裝結構中。舉第8E圖的M4堆疊結構為例且參閱第8F圖。一堆疊結構包含一基板1001和複數個導電層902、904、906、908。基板1001具有一第一側表面1002和一相對於該第一側表面1002的第二側表面1003。基板1001(例如印刷電路板, PCB)可由複數個絕緣層製成。複數個導電層配置在基板1001中，其中該複數個導電層其中每兩個相鄰導電層在一接觸區域互相接觸，其中該複數個導電層的該些接觸區域沿著第一側表面1002和第二側表面1003交錯(interleaved)。例如，第一導電層902和第二導電層904在一第一接觸區域902B、904A互相接觸；第二導電層904和第三導電層906在一第二接觸區域904B、906A互相接觸；第三導電層906和第四導電層908在一第三接觸區域906B、908A互相接觸。第一接觸區域902B、904A和第三接觸區域906B、908A接近第一側表面1002，以及第二接觸區域904B、906A接近第二側表面1003。第一接觸區域902B、904A、第二接觸區域904B、906A和第三接觸區域906B、908A配置在一實質上垂直於基板1001下表面1004的第一平面(例如第11A圖的A1A2A3A4平面)。第一導電層902和第三導電層906實質上沿一第一非水平方向902X、906X延伸；第二導電層904和第四導電層908實質上沿一第二非水平方向904X、908X延伸。
第9圖為本發明第8C圖的結構900C的製造方法之流程示意圖。在一個實施例中，導電層或絕緣層可藉由任何適合的製程在非水平的方向上圖案化或堆疊。
在步驟951中，提供一第一絕緣層901。在步驟952中，在該第一絕緣層901中形成一第一貫穿孔901A。第一貫穿孔901A的直徑並非一致，較佳來說，直徑從貫穿孔的底部增加至貫穿孔的頂部。在步驟953中，在該第一絕緣層901上形成一第一導電層902，其中該第一導電層902具有一第一連接部分902A和一第二連接部分902B，其中該第一連接部分902A配置在該第一貫穿孔901A中。較佳來說，因為第一貫穿孔901A的直徑並非一致，可沿著之前在第8C圖中描述的第一方向902X形成第一導電層902。第一導電層902可藉由任何適合的製程圖案化。例如(但不侷限於此例)，在第一絕緣層901中形成第一貫穿孔901A後，在一部分的第一絕緣層901上圖案化一光阻層902W以暴露第一絕緣層901中的第一貫穿孔901A(見第10A圖)。選擇性地，在第一絕緣層901上形成一薄導電層(未示之)以便於後續第一導電層902的沉積。接著，第一導電層902可藉由任何適合的製程(例如電鍍銅)沉積在第一絕緣層901未被光阻層902W覆蓋而暴露的部分(見第10B圖)。最後，移除該部分第一絕緣層901上的光阻層902W(見第10C圖)。第一導電層902的頂部高於第一絕緣層901的頂部。
在步驟954中，在該第一導電層902上形成一第二絕緣層903。第二絕緣層903可形成在第一導電層902上，其中第二絕緣層903的頂部位於同一水平面上。選擇性地，第二絕緣層903可形成在第一導電層902上，其中第二絕緣層903的頂部不位於同一水平面上(例如保形的(conformal) 第二絕緣層903) 。在步驟955中，在一第二絕緣層903中形成一第二貫穿孔903A，其中該第二貫穿孔903A位在該第一導電層902的第二連接部分902B上方。換句話說，第一導電層902的第二連接部分902B暴露出來。在步驟956中，在該第二絕緣層903上形成一第二導電層904，其中該第二導電層904具有一第三連接部分904A和一第四連接部分904B，其中該第三連接部分904A配置在該第二貫穿孔903A中且電性連接至該第一導電層902的第二連接部分902B。第二導電層904可藉由任何適合的製程圖案化，例如之前步驟953中描述的製程。在一個實施例中，一第三絕緣層905形成在第二導電層904上。
第8D圖的結構900D和第8E圖的結構900E的製造方法流程類似於第8C圖的結構900C，在此不進一步描述。
本發明的較佳實施例揭露對齊(align)一導電元件的一堆疊結構900A、900B、900C、900B、900E。對齊(align)該導電元件的結構具有非複雜製程、低成本、較佳電性性能等的優點，例如。藉由重覆第7G圖至第7I圖的製程，用於本發明堆疊結構的製程層數可大大地降低。較佳來說，對齊(align)該導電元件的堆疊結構900A、900B、900C、900B、900E為一電極。
第11A圖說明封裝結構700所有的佈局圖案。第11B圖為封裝結構700之XY平面剖面示意圖(下列描述的第一導電層、第二導電層、第三導電層和第一絕緣層請參考第11A圖至第11E圖)。封裝結構700包含一導電元件703、一本體(body) 702、一第一電極707和一第二電極757。本體(body) 702具有一上表面710、一下表面712、一第一側表面711和一第二側表面761。導電元件703配置在本體(body) 702中。導電元件703具有一第一端點703Y和一第二端點703Z。導電元件703包含複數個第一導電層。第一電極707電性連接至導電元件703的第一端點703Y，其中該第一電極707包含複數個第二導電層。第二電極757電性連接至導電元件703的第二端點703Z，其中該第二電極757包含複數個第三導電層。本體(body) 702包含複數個第一絕緣層。第一絕緣層配置在導電元件703相鄰的第一導電層之間。相鄰的第一導電層經由第一絕緣層中的第一貫穿孔(例如 771)互相電性連接。在一個實施例中，第一絕緣層配置在第一電極707相鄰的第二導電層之間。相鄰的第二導電層經由第一絕緣層中的第二貫穿孔(例如772)互相電性連接。在一個實施例中，第一絕緣層配置在第二電極757相鄰的第三導電層之間。相鄰的第三導電層經由第一絕緣層中的第三貫穿孔(例如773)互相電性連接。
第11C圖和第11D圖分別為結構700的A1A2A3A4平面剖面示意圖和B1B2B3B4平面剖面示意圖。較佳結構700的B1B2B3B4平面剖面示意圖圖示於第11E圖(類似第8B圖)，以及結構700可藉由設計佈局進一步改善製程。例如，增加開口(其內填充導電材料)密度用以增進表面黏著技術(SMT)製程的良率(之前於第3C圖中已描述)。
在第11C圖和第11D圖中，因為第一電極707的配置組態類似第二電極757的配置組態，僅圖示對齊(aligning)導電元件703的第一電極707的配置組態。在較佳的實施例中，導電元件703之複數個第一導電層其中一層從本體(body) 702底部至本體(body) 702頂部(一對一地)對應第一電極707之複數個第二導電層其中一個。例如，相鄰第一導電層703A、703B經由第一貫穿孔771A互相電性連接，相鄰第一導電層703B、703C經由第一貫穿孔771B互相電性連接，以及在第一貫穿孔771A、771B之間的第一導電層703B (例如螺線狀圖案層)對應第二導電層707B；相鄰第一導電層703C、703D經由第一貫穿孔771C互相電性連接，以及在第一貫穿孔771B、771C之間的第一導電層703C(例如螺線狀圖案層)對應第二導電層707C。在一個實施例中，第二貫穿孔772A、772C、772E實質上配置在一第一線(772A-772C-772E)上，以及第二貫穿孔772B、772D實質上配置在一第二線(772B-772D)上。在一個實施例中(下列描述的第一導電層和第二導電層請參考第8C圖)，第一導電層707C和第二導電層707B其中每一層可為一類條帶狀(strip-like)圖案。第一導電層707C和第二導電層707B其中每一層實質上沿一非水平方向延伸。第一導電層707C沿一第一方向延伸，以及第二導電層707B沿一第二方向延伸，其中該第一方向和該第二方向實質上共平面(例如A1A2A3A4平面)。換句話說，第一導電層707C和第二導電層707B實質上在垂直方向上對齊(vertically aligned)。在一個實施例中(見第8C圖至第8E圖)，第一方向的水平分量實質上相反於第二方向的水平分量。(下列描述的第一導電層和第二導電層請參考第11A圖至第11E圖)便於導電元件703第一端點703Y和第一電極707之間的電性連接，導電元件703的第一導電層層數可實質上相等於第一電極707的第二導電層層數。然而，假如可以達成導電元件703第一端點703Y和第一電極707的電性連接，導電元件703的第一導電層層數可不等於第一電極707的第二導電層層數。
簡而言之，本發明的較佳實施例揭露對齊(aligning)一導電元件703的一堆疊結構707。(下列描述的第一導電層、第二導電層、第一導電圖案、第二導電圖案、第一絕緣層和第二絕緣層請參考第8C圖)該堆疊結構707包含一第一絕緣層、一第一導電圖案707C、一第二絕緣層和一第二導電圖案707B。導電元件703包含一第一導電層703C和一配置在該第一導電層703C上的第二導電層703B。第一絕緣層具有一第一貫穿孔772C。第一導電圖案707C配置在第一絕緣層上，其中該第一導電圖案707C具有一第一連接部分和一第二連接部分，其中該第一連接部分配置在該第一貫穿孔772C中，其中該第一導電圖案707C對應該第一導電層703C。第二絕緣層配置在第一導電圖案707C上，其中第二絕緣層具有一第二貫穿孔772B，其中該第二貫穿孔772B位在該第一導電圖案707C的該第二連接部分上方。第二導電圖案707B配置在第二絕緣層上，其中該第二導電圖案707B具有一第三連接部分和一第四連接部分，其中該第二導電圖案707B的該第三連接部分配置在該第二貫穿孔772B中且電性連接至該第一導電圖案707C的該第二連接部分，其中該第二導電圖案707B對應該第二導電層703B。
很多方式可以配置第一貫穿孔772C和第一貫穿孔772B。第一貫穿孔772C可形成在第一絕緣層內，以及第二貫穿孔772B可形成在第二絕緣層內。較佳來說，第一貫穿孔772C具有一邊和第一絕緣層的一邊對齊，以及第二貫穿孔772B具有一邊和第二絕緣層的一邊對齊。第一貫穿孔772C可具有兩邊和第一絕緣層兩邊對齊，以及第二貫穿孔772B可具有兩邊和第二絕緣層兩邊對齊。
請復參閱第11C圖和第11D圖(下列描述的第二導電層請參考第11A圖至第11E圖)。在一個實施例中，第一電極707之複數個第二導電層其中每三個相鄰導電層具有一第一連接處和一第二連接處，其中該第一連接處接近第一側表面711的第一側711A，以及該第二連接處接近第一側表面711的第二側711B。例如，三個相鄰導電層707B、707C、707D具有一第一連接處772B和一第二連接處772C，其中該第一連接處772B接近第一側表面711的第一側711A，以及該第二連接處772C接近第一側表面711的第二側711B。
在一個實施例中，第一電極707的形狀實質上具有Z字形(zigzag)的形狀。第一電極707可透過設計者的較佳設計而可具有任何適合的形狀。藉由使用在第8A圖至第8F圖中對齊(aligning)導電元件703的堆疊結構(例如一電極)，不需要複雜的製程。使用的導電層層數越多，節省的製程數目也越多。不僅可大大節省製程成本，也可以增進第一電極707和導電元件703第一端點703A之間的電性連接性能。此外，具有Z字形(zigzag)形狀的第一電極707也可增進表面黏著技術(SMT)製程中第一電極707焊接(soldering)的產率。
雖然本發明以前述之較佳實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
100．．．元件
101．．．基板
102,302,402．．．本體(body)
103．．．一線圈
104．．．一對外部電極
107,310,410．．．上表面
108．．．側表面
109,312,412．．．下表面
200．．．無基板電子元件結構
202．．．複數個絕緣層
203,303,403．．．導電元件
206．．．上絕緣層
207．．．複數個中間絕緣層
208．．．下絕緣層
300,400．．．封裝結構
307,407．．．第一電極
307A,407A．．．第一段
307B,407B．．．第二段
307C,311X,407C,457C．．．高度
308,408．．．第一墊片
311,411．．．第一側表面
311Y．．．寬度
313,413．．．第一開口
321,421．．．第一端點
330．．．距離
411X．．．第一高度
411Y．．．第一寬度
430．．．第一距離
457．．．第二電極
457A．．．第三段
457B．．．第四段
458．．．第二墊片
460．．．第二距離
461．．．第二側表面
461X．．．第二高度
461Y．．．第二寬度
463．．．第二開口
471．．．第二端點
501,502,503,951,952,953,954,955,956．．．步驟
601．．．基板
602．．．緩衝層
603．．．第一導電層
603A．．．第一部分
603B．．．第二部分
604．．．第一絕緣層
605．．．複數個第二導電層
606．．．複數個第二絕緣層
607．．．第三絕緣層
700．．．封裝結構
702．．．本體(body)
703．．．導電元件
703A,703B,703C,703D,703E．．．第一導電層
703Y．．．第一端點
703Z．．．第二端點
707．．．第一電極
707A,707B,707C,707D,707E,707F．．．第二導電層
710．．．上表面
711．．．第一側表面
711A．．．第一側
711B．．．第二側
712．．．下表面
757．．．第二電極
757A,757B,757C,757D,757E,757F．．．第三導電層
761．．．第二側表面
771,771A,771B,771C,771D,771E．．．第一貫穿孔
772,772A,772B,772C,772D,772E．．．第二貫穿孔
773．．．第三貫穿孔
801,801．．．第一導電層
802．．．貫穿孔連接(via)層
803,803．．．第二導電層
804,804．．．第一絕緣層
805,805．．．貫穿孔
900A,900B,900C,900D,900E．．．堆疊結構
901．．．第一絕緣層
901A．．．第一貫穿孔
901M．．．第一部分
901N．．．第二部分
902．．．第一導電層
902A．．．第一連接部分
902B．．．第二連接部分
902W．．．光阻層
902X．．．第一方向
902Y,904Y,906Y,908Y．．．水平分量
903．．．第二絕緣層
903A．．．第二貫穿孔
903M．．．第三部分
903N．．．第四部分
904．．．第二導電層
904A．．．第三連接部分
904B．．．第四連接部分
904X．．．第二方向
904Z．．．角度
905．．．第三絕緣層
905A．．．第三貫穿孔
906．．．第三導電層
906A．．．第五連接部分
906B．．．第六連接部分
906X．．．第三方向
907．．．第四絕緣層
907A．．．第四貫穿孔
908．．．第四導電層
908A．．．第七連接部分
908B．．．第八連接部分
908X．．．第四方向
1001．．．基板
1002．．．第一側表面
1003．．．第二側表面
1004．．．下表面
第1圖為元件結構(具有基板)之剖面示意圖；第2圖為無基板電子元件結構之剖面示意圖；第3A圖為具有至少一電極的封裝結構之XY平面剖面示意圖；第3B圖為具有至少一電極的封裝結構之XY平面剖面示意圖，其中該至少一電極經由開口暴露於本體(body)的側表面；第3C圖為具有至少一電極的封裝結構之YZ平面剖面示意圖；第3D圖為具有至少一電極的封裝結構在一較佳實施例之YZ平面剖面示意圖；第3E圖為具有至少一電極和至少一墊片的封裝結構之XY平面剖面示意圖；第3F圖為具有至少一電極和至少一墊片的封裝結構之XY平面剖面示意圖，其中該至少一電極經由開口暴露於本體(body)的側表面；第4A圖為具有一第一電極和一第二電極的封裝結構之XY平面剖面示意圖；第4B圖為具有一第一電極和一第二電極的封裝結構之XY平面剖面示意圖，其中該第一電極經由第一開口暴露於本體(body)的第一側表面，以及該第二電極經由第二開口暴露於本體(body)的第二側表面；第4C圖為具有一第一電極和一第二電極的封裝結構之YZ平面剖面示意圖；第4D圖為具有一第一電極和一第二電極的封裝結構在一較佳實施例之YZ平面剖面示意圖；第4E圖為具有一第一電極、第一墊片、一第二電極和一第二墊片的封裝結構之XY平面剖面示意圖；第4F圖為具有一第一電極、第一墊片、一第二電極和一第二墊片的封裝結構之XY平面剖面示意圖，其中該第一電極經由第一開口暴露於本體(body)的第一側表面，以及該第二電極經由第二開口暴露於本體(body)的第二側表面；第5圖為說明本發明相較於先前技術的Q因素(Q factor) vs. 頻率(frequency)之示意圖；第6A圖為製造第2A圖的結構、第3A圖的結構和第4A圖的結構之流程示意圖；第6B圖至第6H圖為製造第4A圖結構之流程示意圖；第7A圖為相鄰導電層電性連接結構之剖面示意圖，其中在相鄰導電層之間具有一個貫穿孔連接(via)層；第7B圖至第7E圖為製造第7A圖結構之流程示意圖；第7F圖為用於本發明的電性連接結構之剖面示意圖；第7G圖至第7I圖為製造第7F圖結構之流程示意圖；第8A圖為用於相鄰導電層電性連接的理想堆疊結構之剖面示意圖；第8B圖為較佳實施例中用於相鄰導電層電性連接的真實堆疊結構之剖面示意圖；第8C圖為用於相鄰導電層電性連接的簡化堆疊結構之剖面示意圖；第8D圖為在另一個實施例中用於相鄰導電層電性連接的簡化堆疊結構之剖面示意圖；第8E圖為在更另一個實施例中用於相鄰導電層電性連接的簡化堆疊結構之剖面示意圖；第8F圖為用於相鄰導電層電性連接的簡化堆疊結構之剖面示意圖，其中該堆疊結構具有一基板；第9圖為本發明第8C圖的結構的製造方法之流程示意圖；第10A圖為圖案化在第一絕緣層上的光阻層之剖面示意圖；第10B圖為第一導電層之剖面示意圖，其中該第一導電層形成在光阻層已顯影的位置；第10C圖為移除光阻層後的結構之剖面示意圖；第11A圖說明封裝結構中所有的佈局圖案；第11B圖為封裝結構之XY平面剖面示意圖；第11C圖為結構之A1A2A3A4平面剖面示意圖；第11D圖為結構之B1B2B3B4平面剖面示意圖；第11E圖為較佳結構之B1B2B3B4平面剖面示意圖。
200．．．無基板電子元件結構
202．．．複數個絕緣層
203．．．導電元件
206．．．上絕緣層
207．．．複數個中間絕緣層
208．．．下絕緣層

Claims (20)

  1. 一種電子元件，包含：一導電元件；以及複數個絕緣層，其中該導電元件配置在該複數個絕緣層中，其中該複數個絕緣層不被基板支撐。
  2. 如申請專利範圍第1項所述之電子元件，其中該複數個絕緣層至少包含一個下列之材料: 環氧樹脂(epoxy)、氧化物、高分子材料以及磁性材料。
  3. 如申請專利範圍第1項所述之電子元件，其中該導電元件為一線圈或一電感。
  4. 如申請專利範圍第1項所述之電子元件，其中該複數個絕緣層包含一上絕緣層、複數個中間絕緣層和一下絕緣層，其中該導電元件實質上配置在該複數個中間絕緣層中。
  5. 如申請專利範圍第4項所述之電子元件，其中該上絕緣層的厚度大於該複數個中間絕緣層其中每一個的厚度。
  6. 一種電子元件之製造方法，該方法包含了下列步驟：1. 提供一基板；2. 在該基板上形成一導電元件和複數個絕緣層，其中該導電元件配置 在該複數個絕緣層中；以及3. 分離(decoupling)該基板和該複數個絕緣層。
  7. 如申請專利範圍第6項所述之方法，其中該基板為一玻璃基板。
  8. 如申請專利範圍第6項所述之方法，其中步驟1進一步包含在該基板上形成一緩衝層。
  9. 如申請專利範圍第8項所述之方法，其中步驟3進一步包含在分離(decoupling)該基板和該複數個絕緣層之前，分離(decoupling)該緩衝層和該複數個絕緣層。
  10. 一種封裝結構，包含：一導電元件，包含一第一端點；一本體，包含一第一側表面，其中該第一側表面具有至少一第一開口；以及一第一電極，電性連接至該第一端點，其中該第一電極包含一實質上配置在該本體中的第一段，其中至少一部分的該第一段經由該第一開口暴露於該第一側表面。
  11. 如申請專利範圍第10項所述之封裝結構，其中該第一開口之面積實質上至少為該第一段投影在該第一側表面之面積的三分之一。
  12. 如申請專利範圍第10項所述之封裝結構，其中該第一開口之面積實質上至少為該第一側表面之面積的三分之一。
  13. 如申請專利範圍第10項所述之封裝結構，其中該第一段之高度實質上至少為該第一側表面之高度的三分之一。
  14. 如申請專利範圍第10項所述之封裝結構，其中該第一段和該第一側表面相隔一第一距離。
  15. 一種堆疊結構，包含：一基板，具有一第一側表面和一相對於該第一側表面的第二側表面；以及複數個導電層，配置在該基板中，其中該複數個導電層其中每兩個相鄰層在一接觸區域互相接觸，其中該複數個導電層的該些接觸區域沿著該第一側表面和該第二側表面相互交錯(interleaved)。
  16. 如申請專利範圍第15項所述之封裝結構，其中該複數個導電層之每一個為一類條帶狀(strip-like)圖案。
  17. 如申請專利範圍第15項所述之封裝結構，其中該些接觸區域配置在一實質上垂直於該基板下表面的第一平面。
  18. 如申請專利範圍第15項所述之封裝結構，其中該些接觸區域包含：  至少一第一接觸區域，沿著該第一側表面配置且實質上沿一第一線配置；以及至少一第二接觸區域，沿著該第二側表面配置且實質上沿一第二線配置，其中該第一線和該第二線實質上垂直於該基板的下表面。
  19. 如申請專利範圍第15項所述之封裝結構，其中該複數個導電層包含：至少一第一導電層，實質上沿一第一非水平方向延伸；以及至少一第二導電層，實質上沿一第二非水平方向延伸。
  20. 如申請專利範圍第15項所述之封裝結構，其中該基板為一印刷電路板(PCB)。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160141102A1 (en) * 2014-11-14 2016-05-19 Cyntec Co., Ltd. Substrate-less electronic component and the method to fabricate thereof
KR20160092394A (ko) * 2015-01-27 2016-08-04 삼성전기주식회사 인덕터 및 그 제조방법
US10395810B2 (en) * 2015-05-19 2019-08-27 Shinko Electric Industries Co., Ltd. Inductor
TWI681414B (zh) * 2016-12-09 2020-01-01 乾坤科技股份有限公司 電子模組
KR102064068B1 (ko) * 2018-04-25 2020-01-08 삼성전기주식회사 코일 전자부품
JP7099482B2 (ja) * 2020-01-07 2022-07-12 株式会社村田製作所 コイル部品

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163269A (ja) * 1992-11-20 1994-06-10 Tdk Corp チップコイル
JP3601619B2 (ja) * 1995-01-23 2004-12-15 株式会社村田製作所 コモンモードチョークコイル
US5821846A (en) * 1995-05-22 1998-10-13 Steward, Inc. High current ferrite electromagnetic interference suppressor and associated method
JPH11144965A (ja) * 1997-11-12 1999-05-28 Tokin Corp 電子部品の製造方法
JPH11340041A (ja) * 1998-05-22 1999-12-10 Tokin Corp 電子部品とその製造方法
JP2001044035A (ja) * 1999-07-30 2001-02-16 Murata Mfg Co Ltd 積層インダクタ
JP2001244123A (ja) * 2000-02-28 2001-09-07 Kawatetsu Mining Co Ltd 表面実装型平面磁気素子及びその製造方法
JP3555598B2 (ja) * 2001-06-27 2004-08-18 株式会社村田製作所 積層型インダクタ
JP3724405B2 (ja) * 2001-10-23 2005-12-07 株式会社村田製作所 コモンモードチョークコイル
JP4214700B2 (ja) * 2002-01-22 2009-01-28 株式会社村田製作所 コモンモードチョークコイルアレイ
JP4191506B2 (ja) * 2003-02-21 2008-12-03 Ｔｄｋ株式会社 高密度インダクタおよびその製造方法
US7375608B2 (en) * 2003-09-29 2008-05-20 Tamura Corporation Solid electrolytic capacitor and manufacturing method thereof
JP2005109097A (ja) * 2003-09-30 2005-04-21 Murata Mfg Co Ltd インダクタ及びその製造方法
CN100386876C (zh) * 2004-03-26 2008-05-07 乾坤科技股份有限公司 多层基板堆叠封装结构
EP1693861A4 (en) * 2004-04-08 2011-10-19 Murata Manufacturing Co CERAMIC ELECTRONIC PARTS AND METHOD FOR MANUFACTURING CERAMIC ELECTRONIC PARTS
CN101061556B (zh) * 2004-11-25 2012-05-09 株式会社村田制作所 线圈部件
JP2007134555A (ja) * 2005-11-11 2007-05-31 Matsushita Electric Ind Co Ltd 電子部品及びその製造方法
JP2007149827A (ja) * 2005-11-25 2007-06-14 Fujitsu Ltd 電子部品製造方法および電子部品
CN101361146B (zh) * 2006-01-16 2011-09-07 株式会社村田制作所 电感器的制造方法
JP4509186B2 (ja) * 2006-01-31 2010-07-21 日立金属株式会社 積層部品及びこれを用いたモジュール
JP4674590B2 (ja) * 2007-02-15 2011-04-20 ソニー株式会社 バラントランス及びバラントランスの実装構造、並びに、この実装構造を内蔵した電子機器
US7579937B2 (en) * 2007-11-07 2009-08-25 Tdk Corporation Laminated inductor and method of manufacture of same
KR101267857B1 (ko) * 2008-06-12 2013-05-27 가부시키가이샤 무라타 세이사쿠쇼 전자 부품
CN106935360B (zh) * 2008-07-15 2020-04-14 株式会社村田制作所 电子元器件
JP5195904B2 (ja) * 2008-09-24 2013-05-15 株式会社村田製作所 積層コイル部品
TWI452673B (zh) * 2009-08-20 2014-09-11 Xintec Inc 電子裝置及其製造方法
KR101219003B1 (ko) * 2011-04-29 2013-01-04 삼성전기주식회사 칩형 코일 부품

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