JP7044953B1 - 行デコーダ回路及びメモリ - Google Patents

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Abstract

本発明は、行デコーダ回路及びメモリを提供する。ワード線論理信号を取得する第一アドレスデコーダモジュールと、デコードすることでワード線プリデコード信号及び第１のスイッチング信号を得るワード線プリデコーダモジュールと、第１及び第２の選択信号を得る第２のアドレスデコーダモジュールと、第３の選択信号を得る第３のアドレスデコーダモジュールと、第１の選択信号のレベルを変換して第１及び第２の制御信号を得る第１のレベル変換モジュールと、第２の選択信号のレベルを変換して第３及び第４の制御信号を得る第２のレベル変換モジュールと、第３の選択信号のレベルを変換して第５の制御信号を得る第３のレベル変換モジュールと、各制御信号に基づいて第２のスイッチング信号を生成するワード線切替スイッチング信号生成モジュールと、第１および第２のスイッチング信号に基づいてワード線信号を生成するワード線切替モジュールとが備えられる。【選択図】図１

Description

本発明は半導体メモリ分野に関し、特に、行デコーダ回路及びメモリに関する。
現在、現代電子機器及び埋め込み構造の迅速な発展及び幅広い応用、高集積度回路チップの需要が益々高まることにより、集積回路チップ面積への一連の制限要求が生み出された。記憶機器に対して、ＦＬＡＳＨメモリのチップ面積を減少させることは、大容量乃至超大容量のＦＬＡＳＨメモリチップが求めている目標である。
不揮発性メモリは、プログラミング及び読取動作を実行する時に選択されたワード線に正高電圧が必要で、消去動作を実行する時に選択されたワード線に負電圧が必要である。ｎ＝２ａを一例として、ａは自然数であり、行デコーダ回路は、ｎ本の正高電圧又は負高電圧を有するワード線を生成するには、ｎ／４個のワード線切替スイッチが必要である。これらのワード線切替スイッチも正高電圧又は負電圧でなければならない。従来の設計に対して、各ワード線切替スイッチにはそれぞれのレベル変換回路が必要であるため、ｎ／４個のレベル変換回路が必要である。製品の容量が大きいほど、必要なワード線切替スイッチが多く、相応のレベル変換回路が多く、占めるチップ面積が大きいので、コンパクト化に不利で、コストの削減にも不利である。
従って、如何にさらにメモリの面積を減少させ、コストを削減するかということは、当業者の早急に解決しなければならない問題となった。
上記の従来技術の欠点に鑑みて、本発明の目的は、従来技術におけるメモリ面積が大きく、コストが高いなどの問題を解決するための行デコーダ回路及びメモリを提供することである。
上述の目的及びその他関連の目的を実現するために、本発明は、行デコーダ回路を提供する。前記行デコーダ回路は、第１ビットないし第Ｊビットのアドレス信号を受信してデコードすることにより、ワード線論理信号を得る第１のアドレスデコーダモジュールと、前記第１のアドレスデコーダモジュールの出力端に接続され、低圧電圧源及び／又は高圧電圧源に基づいて前記ワード線論理信号をデコードすることにより、ワード線プリデコーダ信号及び第１のスイッチング信号を得るワード線プリデコーダモジュールと、第Ｊ＋１ビットないし第Ｍ＋２ビットのアドレス信号を受信してデコードすることにより、第１の選択信号及び第２の選択信号を得る第２のアドレスデコーダモジュールと、第Ｍ＋３ビットないし第ｌｏｇ２ｎビットのアドレス信号を受信してデコードすることにより、第３の選択信号を得る第３のアドレスデコーダモジュールと、前記第２のアドレスデコーダモジュールの出力端に接続され、前記低圧電圧源及び／又は前記高圧電圧源に基づいて前記第１の選択信号のレベルを変換することにより、第１の制御信号及び第２の制御信号を得る第１のレベル変換モジュールと、前記第２のアドレスデコーダモジュールの出力端に接続され、前記低圧電圧源及び／又は前記高圧電圧源に基づいて前記第２の選択信号のレベルを変換することにより、第３の制御信号及び第４の制御信号を得る第２のレベル変換モジュールと、前記第３のアドレスデコーダモジュールの出力に接続され、低圧電圧源及び／又は高圧電圧源に基づいて第３の選択信号のレベルを変換することにより、第５の制御信号を得る第３のレベル変換モジュールと、前記第１のレベル変換モジュール、前記第２のレベル変換モジュール、及び前記第３のレベル変換モジュールの出力端に接続され、前記第１の制御信号、第２の制御信号、第３の制御信号、第４の制御信号及び第５の制御信号に基づいて第２のスイッチング信号を生成するワード線切替スイッチング信号生成モジュールと、前記ワード線プリデコーダモジュール及び前記ワード線切替スイッチング信号生成モジュールの出力端に接続され、前記第１及び第２のスイッチング信号に基づいてｋビットのワード線信号を生成するワード線切替モジュールと、を少なくとも備え、ここでは、ｋ＝２ａであれば、ｋ＝ｎであり、ｋ≠２ａであれば、ｎ／２＜ｋ＜ｎであり、ｎ＝２ａであり，ａは自然数であり、Ｊは１とＭ＋１の間の自然数であり、Ｍは任意の自然数である。
好ましくは、前記行デコーダ回路は、負電圧及び正電圧を受信し、動作モードに応じて相応な電圧値の高圧電圧源と低圧電圧源に切り替えて出力する高負圧切替モジュールをさらに備える。
さらに好ましくは、前記正電圧の値は５Ｖ～９．５Ｖであり、前記負電圧の値は－８Ｖ～－９．７５Ｖである。
好ましくは、前記ワード線切替スイッチング信号生成モジュールは、複数のワード線切替スイッチング信号生成ユニットを備え、各ワード線切替スイッチング信号生成ユニットは、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、及び第２のＮＭＯＳトランジスタを含み、前記第１のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートとが第５のスイッチング信号に接続され、前記第１のＰＭＯＳトランジスタのソースが前記第３の制御信号に接続され、前記第１のＮＭＯＳトランジスタのソースが前記第１の制御信号に接続されており、前記第２のＰＭＯＳトランジスタのソースが第３の制御信号に接続され、そのゲートが第２の制御信号に接続されており、ドレインが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタに接続されており、前記第２のＮＭＯＳトランジスタのゲートが前記第４の制御信号に接続され、そのソースが低圧電圧源に接続されており、前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第１のＮＭＯＳトランジスタ、及び前記第２のＮＭＯＳトランジスタのドレインがまとめて接続され、スイッチング信号が出力される。
さらに好ましくは、プログラミング及び読取動作を実行するときに、選択されたワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのゲート及び前記第１のＮＭＯＳトランジスタのゲート、前記第１のＰＭＯＳトランジスタのソース、前記第２のＰＭＯＳトランジスタのゲート及びソースが正高圧を受信し、前記第１のＮＭＯＳトランジスタのソース、前記第２のＮＭＯＳトランジスタのゲート及びソースがグランドに接続され、対応するワード線切替スイッチング信号生成部の出力端がグランドに接続され、選択されていないワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのソース及び前記第２のＰＭＯＳトランジスタのソースが正高圧を受信し、前記第１のＰＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート、前記第２のＰＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのゲート及びソースがグランドに接続され、前記第１のＮＭＯＳトランジスタのソースがフローティングとされ、対応するワード線切替スイッチング信号生成部が正高圧を出力する。
さらに好ましくは、消去動作を実行するときに、選択されたワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのソース、前記第２のＰＭＯＳトランジスタのソース及びゲートが電源電圧を受信し、前記第１のＰＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのソース、前記第２のＮＭＯＳトランジスタのゲート及びソースは負高圧を受信し、対応するワード線切替スイッチング信号生成部が電源電圧を出力し、選択されていないワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのゲートが電源電圧を受信し、前記第２のＰＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのソースが負高圧を受信し、前記第１のＰＭＯＳトランジスタのソースと前記第２のＰＭＯＳトランジスタのソース及び前記第１のＮＭＯＳトランジスタのソースがフローティングとされ、対応するワード線切替スイッチング信号生成部が負高圧を出力する。
さらに好ましくは、過消去の検出動作を実行するときに、選択されたワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート、前記第２のＰＭＯＳトランジスタのゲート、前記第１のＰＭＯＳトランジスタのソース及び前記第２のＰＭＯＳトランジスタのソースが電源電圧を受信し、前記第１のＮＭＯＳトランジスタのソース、前記第２のＮＭＯＳトランジスタのゲート及びソースが負高圧を受信し、対応するワード線切替スイッチング信号生成部が負高圧を出力し、選択されていないワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのソース及び前記第２のＰＭＯＳトランジスタのソースが電源電圧を受信し、前記第１のＰＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート、前記第２のＰＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのゲート及びソースが負高圧を受信し、前記第１のＮＭＯＳトランジスタのソースがフローティングとされ、対応するワード線切替スイッチング信号生成部が電源電圧を出力する。
好ましくは、前記ワード線切替モジュールは、第３のＰＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ、及び第４のＮＭＯＳトランジスタをそれぞれ含むｋ個のワード線切替部を備え、前記第３のＰＭＯＳトランジスタのソースが前記ワード線プリデコード信号に接続され、そのゲートが前記第２のスイッチング信号に接続されており、前記第３のＮＭＯＳトランジスタのソースは、前記低圧電圧源に接続されており、そのゲートが前記第２のスイッチング信号に接続されており、前記第４のＮＭＯＳトランジスタのソースが前記低圧電圧源に接続され、そのゲートが前記第１のスイッチング信号に接続されており、前記第３のＰＭＯＳトランジスタ、前記第３のＮＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタのドレインがまとめて接続され、ワード線信号が出力される。
さらに好ましくは、プログラミング及び読取動作を実行するときに、選択されたワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのソースが正高圧を受信し、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲート及びソース、前記第４のＮＭＯＳトランジスタのゲート及びソースがグランドに接続され、対応するワード線切替部が正高圧を出力し、選択されていないワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲート及び前記第４のＮＭＯＳトランジスタのゲートが正高圧を受信し、前記第３のＰＭＯＳトランジスタのソース、前記第３のＮＭＯＳトランジスタのソース及び前記第４のＮＭＯＳトランジスタのソースがグランドに接続され、対応するワード線切替部の出力端がグランドに接続され、あるいは、前記第３のＰＭＯＳトランジスタのゲートとソース、前記第３のＮＭＯＳトランジスタのゲートとソース、前記第４のＮＭＯＳトランジスタのソースがグランドに接続され、前記第４のＮＭＯＳトランジスタのゲートが正高圧を受信し、対応するワード線切替部の出力端がグランドに接続され、あるいは、前記第３のＰＭＯＳトランジスタのゲートとソース、前記第３のＮＭＯＳトランジスタのゲートが正高圧を受信し、前記第３のＮＭＯＳトランジスタのソース、前記第４のＮＭＯＳトランジスタのゲート及びソースがグランドに接続され、対応するワード線切替部の出力端がグランドに接続される。
さらに好ましくは、消去動作を実行するときに、選択されたワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのソースがグランドに接続され、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲートが電源電圧を受信し、前記第３のＮＭＯＳトランジスタのソース、前記第４のＮＭＯＳトランジスタのゲートとソースが負高圧を受信し、対応するワード線切替部が負高圧を出力し、選択されていないワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのソースがグランドに接続され、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲート及びソース、前記第４のＮＭＯＳトランジスタのゲート及びソースが負高圧を受信し、対応するワード線切替部の出力端がグランドに接続される。
さらに好ましくは、選択されたワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのソースがグランドに接続され、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲート及びソース、前記第４のＮＭＯＳトランジスタのゲート及びソースが負高圧を受信し、対応するワード線切替部の出力端がグランドに接続され、選択されていないワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのソース、前記第３のＮＭＯＳトランジスタのソース及び前記第４のＮＭＯＳトランジスタのソースが負高圧を受信し、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲート及び前記第４のＮＭＯＳトランジスタのゲートが電源電圧を受信し、対応するワード線切替部が負高圧を出力する。
さらに好ましくは、ｌｏｇ２ｎが奇数であれば、Ｍ＝ｌｏｇ２（ｎ／８）１／２となり、ｌｏｇ２ｎが偶数であれば、Ｍ＝ｌｏｇ２（ｎ／４）１／２となる。
上述の目的及びその他関連の目的を実現するために、本発明は、メモリを提供し、前記メモリは少なくとも、メモリアレイと、列デコーダ回路と、読み出し回路と、前記行デコーダ回路と、を備え、前記行デコーダ回路は、前記メモリアレイのワード線に接続され、アドレス信号に基づいて前記メモリアレイの相応な行を選択し、前記列デコーダ回路は、前記メモリアレイのワード線に接続され、前記アドレス信号に基づいて前記メモリアレイの相応な列を選択し、前記読み出し回路は、前記列デコーダ回路に接続され、前記列デコーダ回路から相応なデータ読み出しを取得する。
上述したように、本発明の行デコーダ回路及びメモリは、以下の有益な効果を有する。
本発明の行デコーダ回路及びメモリは、革新的な構造のワード線切替スイッチング信号生成モジュール及びワード線切替モジュールに基づくものであり、行デコーダ回路におけるレベル変換回路の数をより効果的に減少させ、行デコーダ回路の占める面積を大幅に低減させ、メモリ容積をさらに低減させ、コストを削減する。
図１は、本発明の行デコーダ回路の構造を示す模式図である。 図２は、本発明のワード線切替スイッチング信号生成部の構造を示す模式図である。 図３は、本発明のワード線切替部の構造を示す模式図である。 図４は、本発明の高負圧切替モジュールの真理値表である。 図５は、本発明のアドレスデコーダモジュール及びワード線プリデコーダモジュールの真理値表である。 図６は、本発明のアドレスデコーダモジュール及びワード線切替スイッチング信号生成モジュールの真理値表である。 図７は、本発明のワード線切替スイッチング信号生成モジュールの真理値表である。 図８は、本発明のメモリの構造模式図である。
以下、特定の具体的な実施例によって本発明の実施形態を説明するが、当業者が本明細書で開示された内容によって本発明の他の利点と効果を容易に理解することができる。また、本発明は、その他の異なる具体的実施形態による実施又は応用も可能である。本明細書における各詳細については、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変更を行ってもよい。
図１～図８を参照されたい。説明すべき点として、本実施例で提供された図面は模式的に本発明の基本思想を説明するためのものにすぎないので、図面には本発明に関連するアセンブリのみを示しているが、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数及び比率は任意に変更してもよく、且つ、アセンブリのレイアウトや形態がより複雑になることもある。
〔実施例１〕
図１に示すように、本実施例は、行デコーダ回路１を提供する。行デコーダ回路１は、第１のアドレスデコーダモジュール１１と、ワード線プリデコーダモジュール１２と、第２のアドレスデコーダモジュール１３と、第３のアドレスデコーダモジュール１４と、第１のレベル変換モジュール１５と、第２のレベル変換モジュール１６と、第３のレベル変換モジュール１７と、ワード線切替スイッチング信号生成モジュール１８と、ワード線切替モジュール１９とを含む。
図１に示すように、第１のアドレスデコーダモジュール１１は、第１ビットないし第Ｊビットのアドレス信号を受信してデコードすることにより、ワード線論理信号を得る。
具体的には、本実施例では、Ｊ＝２となり、第１のアドレスデコーダモジュール１１は、２入力４出力デコーダであり、第１ビット及び第２ビットのアドレス信号ＡＤＤＲ＜１：０＞を受信してデコードすることにより、４ビットのワード線論理信号ＷＬ＿ＬＯＧＩＣ＜３：０＞を得る。実際の使用において、必要に応じてアドレスデコーダモジュールのビット数を設定することができ、本実施例に限定されない。
図１に示すように、ワード線プリデコーダモジュール１２は、第１のアドレスデコーダモジュール１１の出力端に接続され、電圧源に基づいてワード線論理信号をデコードすることにより、ワード線プリデコード信号及び第１のスイッチング信号を得る。
具体的には、本実施例では、ワード線プリデコーダモジュール１２は、４ビットのワード線論理信号ＷＬ＿ＬＯＧＩＣ＜３：０＞を受信してプリデコードすることにより、４ビットのワード線プリデコード信号ＷＬ＿ＰＲＥ＜３：０＞及び４ビットの第１のスイッチング信号ＮＧＡＴＥ＜３：０＞を得る。ワード線プリデコード信号及び第１のスイッチング信号のビット数は、ワード線論理信号のビット数と一致しており、実際の需要に応じてワード線プリデコード信号及び第１のスイッチング信号のビット数を調整することができ、ここで詳細な説明は省略する。
図１に示すように、第２のアドレスデコーダモジュール１３は、第Ｊ＋１ビットないし第Ｍ＋２ビットのアドレス信号を受信してデコードすることにより、第１選択信号及び第２選択信号を得る。
具体的には、本実施例では、Ｍ＝ｌｏｇ２（ｎ／８）１／２となり、この時、ｌｏｇ２ｎが奇数であり、第２のアドレスデコーダモジュール１３は、第３ビットないし第ｌｏｇ２（ｎ／８）１／２＋２ビットのアドレス信号ＡＤＤＲ＜ｌｏｇ２（ｎ／８）１／２＋１：２＞を受信してデコードすることにより、（ｎ／８）１／２ビットの第１の選択信号ＰＧ＿ＳＥＬ＜（ｎ／８）１／２－１：０＞及び（ｎ／８）１／２ビットの第２の選択信号ＮＧ＿ＳＥＬ＜（ｎ／８）１／２－１：０＞を得る。第１の選択信号及び第２の選択信号のビット数は２Ｍビットであり、Ｍの値に応じて第１の選択信号及び第２の選択信号のビット数を決定することができ、ここでは詳細な説明は省略する。
図１に示すように、第３のアドレスデコーダモジュール１４は、第Ｍ＋３ビットないし第ｌｏｇ２ｎビットのアドレス信号を受信してデコードすることにより、第３の選択信号を得る。
具体的には、本実施例では、第３のアドレスデコーダモジュール１４は、第ｌｏｇ２（ｎ／８）１／２＋３ビットないし第ｌｏｇ２ｎビットのアドレス信号ＡＤＤＲ＜ｌｏｇ２ｎ－１：ｌｏｇ２（ｎ／８）１／２＋２＞を受信してデコードすることにより、（ｎ／２）１／２ビットの第３の選択信号ＬＳ＿ＳＥＬ＜（ｎ／２）１／２－１：０＞を得る。第３の選択信号のビット数は２Ｍ＋１ビットであり、Ｍの値に応じて第３の選択信号のビット数を決定することができ、ここでは詳細な説明は省略する。
図１に示すように、第１のレベル変換モジュール１５は、第２のアドレスデコーダモジュール１３の出力端に接続され、低圧電圧源又は高圧電圧源に基づいて第１の選択信号のレベルを変換することにより、第１の制御信号及び第２の制御信号を得る。
具体的には、本実施例では、第１のレベル変換モジュール１５は、第１の選択信号ＰＧ＿ＳＥＬ＜（ｎ／８）１／２－１：０＞を受信してレベルを変換することにより、（ｎ／８）１／２ビットの第１の制御信号ＮＤ２＜（ｎ／８）１／２－１：０＞及び（ｎ／８）１／２ビットの第２の制御信号ＰＧ＿ＯＵＴ＜（ｎ／８）１／２－１：０＞を得る。第１の制御信号のビット数及び第２の制御信号のビット数は、第１の選択信号のビット数と一致しており、ここでは詳細な説明は省略する。
図１に示すように、第２のレベル変換モジュール１６は、第２のアドレスデコーダモジュール１３の出力端に接続され、低圧電圧源又は高圧電圧源に基づいて第２の選択信号のレベルを変換することにより、第３の制御信号及び第４の制御信号を得る。
具体的には、本実施例では、第２のレベル変換モジュール１６は、第２の選択信号ＮＧ＿ＳＥＬ＜（ｎ／８）１／２－１：０＞を受信してレベルを変換することにより、（ｎ／８）１／２ビットの第３の制御信号ＰＳ０＜（ｎ／８）１／２－１：０＞及び（ｎ／８）１／２ビットの第４の制御信号ＮＧ＿ＯＵＴ＜（ｎ／８）１／２－１：０＞を得る。第３の制御信号のビット数及び第４の制御信号のビット数は、第２の選択信号のビット数と一致しており、ここでは詳細な説明は省略する。
図１に示すように、第３のレベル変換モジュール１７は、第３のアドレスデコーダモジュール１４の出力端に接続され、低圧電圧源又は高圧電圧源に基づいて第３の選択信号のレベルを変換することにより、第５の制御信号を得る。
具体的には、本実施例では、第３のレベル変換モジュール１７は、第３の選択信号ＬＳ＿ＳＥＬ＜（ｎ／２）１／２－１：０＞を受信してレベルを変換することにより、（ｎ／２）１／２ビットの第５の制御信号ＬＳ＿ＯＵＴ＜（ｎ／２）１／２－１：０＞を得る。第５の制御信号のビット数は、第３の選択信号のビット数と一致しており、ここでは詳細な説明は省略する。
図１に示すように、ワード線切替スイッチング信号生成モジュール１８は、第１のレベル変換モジュール１５、第２のレベル変換モジュール１６及び第３のレベル変換モジュール１７の出力端に接続され、第１の制御信号、第２の制御信号、第３の制御信号、第４の制御信号、及び第５の制御信号に基づいて第２のスイッチング信号を生成する。
具体的には、本実施例において、ワード線切替スイッチング信号生成モジュール１８は、ｎ／４ビットの第２のスイッチング信号ＮＰＧＡＴＥ＜ｎ／４－１：０＞を生成するためにワード線切替スイッチング信号生成部１８１をｎ／４個含む。図２に示すように、一例として、ワード線切替スイッチング信号生成部１８１は、第１のＰＭＯＳトランジスタＰＭ１と、第２のＰＭＯＳトランジスタＰＭ２と、第１のＮＭＯＳトランジスタＮＭ１と、第２のＮＭＯＳトランジスタＮＭ２とを含む。第１のＰＭＯＳトランジスタＰＭ１と第１のＮＭＯＳトランジスタＮＭ１のゲートが第５の制御信号（例えば、ＬＳ＿ＯＵＴ＜０＞）に接続されており、第１のＰＭＯＳトランジスタＰＭ１のソースが第３の制御信号（例えば、ＰＳ０＜０＞）に接続されており、第１のＮＭＯＳトランジスタＮＭ１のソースが第１の制御信号（例えば、ＮＤ２＜０＞）に接続されており、第２のＰＭＯＳトランジスタＰＭ２のソースが第３の制御信号（例えば、ＰＳ０＜０＞）に接続されており、ゲートが第２の制御信号（例えば、ＰＧ＿ＯＵＴ＜０＞）に接続されており、ドレインが第１のＰＭＯＳトランジスタＰＭ１及び第１のＮＭＯＳトランジスタＮＭ１のドレインに接続されており、第２のＮＭＯＳトランジスタＮＭ２のゲートが第４の制御信号（例えば、ＮＧ＿ＯＵＴ＜０＞）に接続されており、ソースが低圧電圧源ＮＶＬ＿ＩＮに接続されており、第１のＰＭＯＳトランジスタＰＭ１、第２のＰＭＯＳトランジスタＰＭ２、第１のＮＭＯＳトランジスタＮＭ１及び第２のＮＭＯＳトランジスタＮＭ２のドレインが接続されて第２のスイッチング信号が出力される（例えば、ＮＰＧＡＴＥ＜０＞）。
具体的には、プログラミングと読取動作の時に、選択されたワード線に対応する第５の制御信号ＬＳ＿ＯＵＴ、第２の制御信号ＰＧ＿ＯＵＴ及び第３の制御信号ＰＳ０は正高圧ＶＨであり、第１の制御信号ＮＤ２、第４の制御信号ＮＧ＿ＯＵＴ及び負圧電圧源ＮＶＬ＿ＩＮがグランドＧＮＤに接続され、このとき、第１のＰＭＯＳトランジスタＰＭ１、第２のＰＭＯＳトランジスタＰＭ２、第２のＮＭＯＳトランジスタＮＭ２がオフされ、第１のＮＭＯＳトランジスタＮＭ１がオンされ、出力された第２のスイッチング信号ＮＰＧＡＴＥはグランドＧＮＤに接続される。選択されていないワード線に対応する第３の制御信号ＰＳ０が正高圧ＶＨであり、第５の制御信号ＬＳ＿ＯＵＴ、第２の制御信号ＰＧ＿ＯＵＴ、第４の制御信号ＮＧ＿ＯＵＴ及び負圧電圧源ＮＶＬ＿ＩＮがグランドＧＮＤに接続され、第１の制御信号ＮＤ２はフローティングとされ、このとき、第１のＮＭＯＳトランジスタＮＭ１と第２のＮＭＯＳトランジスタＮＭ２がオフされ、第１のＰＭＯＳトランジスタＰＭ１と第２のＰＭＯＳトランジスタＰＭ２がオンされ、出力された第２のスイッチング信号ＮＰＧＡＴＥは正高圧ＶＨである。
具体的には、消去動作の時に、選択されたワード線に対応する第２の制御信号ＰＧ＿ＯＵＴ及び第３の制御信号ＰＳ０は電源電圧ＶＤＤ（正電圧値）であり、第１の制御信号ＮＤ２、第４の制御信号ＮＧ＿ＯＵＴ、第５の制御信号ＬＳ＿ＯＵＴ及び負圧電圧源ＮＶＬ＿ＩＮが負高圧ＶＮであり、このとき、第１のＮＭＯＳトランジスタＮＭ１、第２のＮＭＯＳトランジスタＮＭ２及び第２のＰＭＯＳトランジスタＰＭ２がオフされ、第１のＰＭＯＳトランジスタＰＭ１がオンされ、出力された第２のスイッチング信号ＮＰＧＡＴＥは電源電圧ＶＤＤである。選択されていないワード線に対応する第５の制御信号ＬＳ＿ＯＵＴと第４の制御信号ＮＧ＿ＯＵＴは電源電圧ＶＤＤであり、第２の制御信号ＰＧ＿ＯＵＴ及び負電圧電圧源ＮＶＬ＿ＩＮが負高圧ＶＮであり、第１の制御信号ＮＤ２及び第３の制御信号ＰＳ０はフローティングとされ、このとき、第１のＰＭＯＳトランジスタＰＭ１がオフされ、第１のＮＭＯＳトランジスタＮＭ１、第２のＰＭＯＳトランジスタＰＭ２及び第２のＰＭＯＳトランジスタＮＭ２がオンされ、出力された第２のスイッチング信号ＮＰＧＡＴＥは負高圧ＶＮである。
具体的には、過消去の検出動作の時に、選択されたワード線に対応する第５の制御信号ＬＳ＿ＯＵＴ、第２の制御信号ＰＧ＿ＯＵＴ及び第３の制御信号ＰＳ０は電源電圧ＶＤＤであり、第１の制御信号ＮＤ２、第４の制御信号ＮＧ＿ＯＵＴ及び負電圧電圧源ＮＶＬ＿ＩＮが負高圧ＶＮであり、このとき、第１のＰＭＯＳトランジスタＰＭ１、第２のＰＭＯＳトランジスタＰＭ２、第２のＮＭＯＳトランジスタＮＭ２がオフされ、第１のＮＭＯＳトランジスタＮＭ１がオンされ、出力された第２のスイッチング信号ＮＰＧＡＴＥは負高圧ＶＮである。選択されていないワード線に対応する第３の制御信号ＰＳ０が電源電圧ＶＤＤであり、第５の制御信号ＬＳ＿ＯＵＴ、第２の制御信号ＰＧ＿ＯＵＴ、第４の制御信号ＮＧ＿ＯＵＴ及び負電圧電圧源ＮＶＬ＿ＩＮが負高圧ＶＮであり、第１の制御信号ＮＤ２はフローティングとされ、このとき、第１のＮＭＯＳトランジスタＮＭ１と第２のＮＭＯＳトランジスタＮＭ２がオフされ、第１のＰＭＯＳトランジスタＰＭ１と第２のＰＭＯＳトランジスタＰＭ２がオンされ、出力された第２のスイッチング信号ＮＰＧＡＴＥは電源電圧ＶＤＤである。
図１に示すように、ワード線切替モジュール１９は、ワード線プリデコーダモジュール１２及びワード線切替スイッチング信号生成モジュール１８の出力端に接続され、第１のスイッチング信号及び第２のスイッチング信号に基づいてｋビットのワード線信号を生成する。
具体的には、本実施例において、ワード線切替モジュール１９は、ｎビットのワード線信号ＷＬ＜ｎ－１：０＞を生成するためにワード線切替部１９１をｎ（ｎ＝ｋ）個含む。図３に示すように、一例として、ワード線切替部１９１は、第３のＰＭＯＳトランジスタＰＭ３、第３のＮＭＯＳトランジスタＮＭ３、及び第４のＮＭＯＳトランジスタＮＭ４を含む。第３のＰＭＯＳトランジスタＰＭ３のソースがワード線プリデコード信号（例えば、ＷＬ＿ＰＲＥ＜０＞）に接続され、そのゲートが第２のスイッチング信号（例えば、ＮＰＧＡＴＥ＜０＞）に接続されており、第３のＮＭＯＳトランジスタＮＭ３のソースが低圧電圧源ＮＶＬ＿ＩＮに接続されており、そのゲートが第２のスイッチング信号（例えば、ＮＰＧＡＴＥ＜０＞）に接続されており、第４のＮＭＯＳトランジスタＮＭ４のソースが低圧電圧源ＮＶＬ＿ＩＮに接続されており、そのゲートが第１のスイッチング信号（例えば、ＮＧＡＴＥ＜０＞）に接続されており、第３のＰＭＯＳトランジスタＰＭ３、第３のＮＭＯＳトランジスタＮＭ３及び第４のＮＭＯＳトランジスタＮＭ４のドレインが接続されてワード線信号が出力される。
具体的には、プログラミングと読取動作の時に、選択されたワード線に対応するワード線プリデコード信号ＷＬ＿ＰＲＥは正高圧ＶＨであり、第１のスイッチング信号ＮＧＡＴＥ、低圧電圧源ＮＶＬ＿ＩＮと第２のスイッチング信号ＮＰＧＡＴＥはグランドＧＮＤに接続され、このとき、第３のＮＭＯＳトランジスタＮＭ３と第４のＮＭＯＳトランジスタＮＭ４がオフされ、第３のＰＭＯＳトランジスタＰＭ３がオンされ、選択されたワード線ＷＬは正高圧ＶＨである。選択されていないワード線について、３つの場合が存在する。第１の場合では、すなわち第２のスイッチング信号ＮＰＧＡＴＥとワード線プリデコード信号ＷＬ＿ＰＲＥがいずれも選択されていないと、ワード線プリデコード信号ＷＬ＿ＰＲＥと低圧電圧源ＮＶＬ＿ＩＮがグランドＧＮＤに接続され、第２のスイッチング信号ＮＰＧＡＴＥ及び第１のスイッチング信号ＮＧＡＴＥが正高圧ＶＨであり、このとき、第３のＰＭＯＳトランジスタＰＭ３がオフされ、第３のＮＭＯＳトランジスタＮＭ３と第４のＮＭＯＳトランジスタＮＭ４がオンされ、選択されていないワード線ＷＬがグランドＧＮＤに接続される。第２の場合では、すなわち第２のスイッチング信号ＮＰＧＡＴＥは選択され、ワード線プリデコード信号ＷＬ＿ＰＲＥは選択されていないと、第１のスイッチング信号ＮＧＡＴＥが正高圧ＶＨであり、第２のスイッチング信号ＮＰＧＡＴＥ、ワード線プリデコード信号ＷＬ＿ＰＲＥ及び低圧電圧源ＮＶＬ＿ＩＮがグランドＧＮＤに接続され、このとき、第３のＰＭＯＳトランジスタＰＭ３と第４のＮＭＯＳトランジスタＮＭ４がオンされ、第３のＮＭＯＳトランジスタＮＭ３がオフされ、選択されていないワード線ＷＬがグランドＧＮＤに接続される。第３の場合では、すなわち第２のスイッチング信号ＮＰＧＡＴＥは選択されておらず、ワード線プリデコード信号ＷＬ＿ＰＲＥは選択されると、第２のスイッチング信号ＮＰＧＡＴＥとワード線プリデコード信号ＷＬ＿ＰＲＥが正高圧ＶＨであり、第１のスイッチング信号ＮＧＡＴＥと低圧電圧源ＮＶＬ＿ＩＮがグランドＧＮＤに接続され、このとき、第４のＮＭＯＳトランジスタＮＭ４と第３のＰＭＯＳトランジスタＰＭ３とがオフされ、第３のＮＭＯＳトランジスタＮＭ３がオンされ、選択されていないワード線ＷＬがグランドＧＮＤに接続される。
具体的には、消去動作の場合、一例として、メモリセルアレイにおいて、少なくとも４つのワード線が１単位とされて同時に消去される。すべてのワード線プリデコード信号ＷＬ＿ＰＲＥが共にグランドＧＮＤに接続され、選択されたワード線に対応する第２のスイッチング信号ＮＰＧＡＴＥは電源電圧ＶＤＤであり、第１のスイッチング信号ＮＧＡＴＥと低圧電圧源ＮＶＬ＿ＩＮは負高圧ＶＮであり、このとき、第３のＰＭＯＳトランジスタＰＭ３と第４のＮＭＯＳトランジスタＮＭ４がオフされ、第３のＮＭＯＳトランジスタＮＭ３がオンされ、選択されたワード線ＷＬが負高圧ＶＮである。選択されていないワード線に対応する第２のスイッチング信号ＮＰＧＡＴＥであり、第１のスイッチング信号ＮＧＡＴＥ及び低圧電圧源ＮＶＬ＿ＩＮはいずれも負高圧ＶＮであり、このとき、第３のＮＭＯＳトランジスタＮＭ３と第４のＮＭＯＳトランジスタＮＭ４がオフされ、第３のＰＭＯＳトランジスタＰＭ３がオンされ、選択されていないワード線ＷＬがグランドＧＮＤに接続される。
具体的には、過消去の検出動作の場合、一例として、メモリセルアレイにおいて、少なくとも４つのワード線が１単位とされて同時に過消去の検出を行う。選択されたワード線に対応するワード線プリデコード信号ＷＬ＿ＰＲＥがグランドＧＮＤに接続され、第１のスイッチング信号ＮＧＡＴＥ、低圧電圧源ＮＶＬ＿ＩＮ及び第２のスイッチング信号ＮＰＧＡＴＥが負高圧ＶＮであり、このとき、第３のＮＭＯＳトランジスタＮＭ３と第４のＮＭＯＳトランジスタＮＭ４がオフされ、第３のＰＭＯＳトランジスタＰＭ３がオンされ、選択されたワード線ＷＬがグランドＧＮＤに接続される。選択されていないワード線に対応する第２のスイッチング信号ＮＰＧＡＴＥと第１のスイッチング信号ＮＧＡＴＥが電源電圧ＶＤＤに接続され、ワード線プリデコード信号ＷＬ＿ＰＲＥが負高圧ＶＮに接続され、低圧電圧源ＮＶＬ＿ＩＮが負高圧ＶＮであり、このとき、第３のＮＯＭＳトランジスタＮＭ３と第４のＮＭＯＳトランジスタＮＭ４がオンされ、第３のＰＭＯＳトランジスタＰＭ３がオフされ、選択されていないワード線ＷＬは負高圧ＶＮである。
一例として、本実施例では、各ワード線切替部１９１は、４つを一組として、同じ組のワード線切替部は、異なるワード線プリデコード信号及び異なる第１のスイッチング信号を受信する。実際の使用において、必要に応じて各ワード線切替部が受信する信号を設定することができ、本実施例に限られない。
なお、本実施例では、ｋ＝２ａであれば、ｋ＝ｎであり、実際の使用において、ｋ≠２ａであれば、ｎ／２＜ｋ＜ｎであり、ｎ＝２ａであり、ａは自然数であり、実際の需要に応じてｋ、ｎの値を設定することができる。本実施例では、ｌｏｇ２ｎが奇数であれば、Ｍ＝ｌｏｇ２（ｎ／８）１／２となり、第１の選択信号、第２の選択信号、第１の制御信号、第２の制御信号、第３の制御信号、及び第４の制御信号のビット数が（ｎ／８）１／２ビットであり、第３の選択信号及び第５の制御信号のビット数が（ｎ／２）１／２ビットである。実際の使用において、ｌｏｇ２ｎが偶数であれば、Ｍ＝ｌｏｇ２（ｎ／４）１／２となり、第１の選択信号、第２の選択信号、第１の制御信号、第２の制御信号、第３の制御信号、及び第４の制御信号のビット数が（ｎ／４）１／２ビットであり、第３の選択信号及び第５の制御信号のビット数が（ｎ／４）１／２ビットであり、ここでは詳細な説明は省略する。
本発明の別の実施形態として、行デコーダ回路１は高負圧切替モジュール１０をさらに含む。高負圧切替モジュール１０は、正電圧ＨＶＬ及び負電圧ＮＶＬを受信し、動作モード応じて相応な電圧値の高圧電圧源ＨＶＬ＿ＩＮと低圧電圧源ＮＶＬ＿ＩＮを設定して出力を行う。一例として、正電圧が高電圧電荷ポンプによって供給され、負電圧が負圧電荷ポンプによって供給され、正電圧の値は５Ｖ～９．５Ｖとなり、負電圧の値は－８Ｖ～－９．７５Ｖとなる。実際の使用において、必要に応じて電圧値や、正電圧及び負電圧の源を設定することができ、本実施形態に限られない。図４に示すように、本実施形態では、プログラミングモード又は読取モードにある時、高圧電圧源ＨＶＬ＿ＩＮは正高圧ＶＨであり、低圧電圧源ＮＶＬ＿ＩＮがグランドＧＮＤに接続される。消去モードにある時、高圧電圧源ＨＶＬ＿ＩＮは電源電圧ＶＤＤであり、低圧電圧源ＮＶＬ＿ＩＮは負高圧ＶＮであり、過消去検出モードにある時、高圧電圧源ＨＶＬ＿ＩＮは電源電圧ＶＤＤであり、低圧電圧源ＮＶＬ＿ＩＮは負高圧ＶＮである。実際の使用において、必要に応じて異なるモードにおける高圧電圧源ＨＶＬ＿ＩＮと低圧電圧源ＮＶＬ＿ＩＮの相応な電圧値を設定することができる。
図５～図７には本実施例の各モジュールの真理値表を示す。一例として、第１のアドレスデコーダモジュール１１がプログラミング及び読取動作を実行するときに、選択されたＷＬ＿ＬＯＧＩＣが論理ハイレベル（即ち論理１）であり、選択されていないＷＬ＿ＬＯＧＩＣが論理ローレベル（即ち論理０）である。消去操作を行うときに、すべてのＷＬ＿ＬＯＧＩＣが論理０である。過消去検出動作を行う場合に、選択されたＷＬ＿ＬＯＧＩＣが論理０であり、選択されていないＷＬ＿ＬＯＧＩＣが論理１である。第２のアドレスデコーダモジュール１３は、プログラミングと読取動作を実行する際に、選択されたＰＧ＿ＳＥＬとＮＧ＿ＳＥＬがいずれも論理１であり、選択されていないＰＧ＿ＳＥＬが論理０であり、ＮＧ＿ＳＥＬが論理１である。消去動作を行うときに、選択されたＰＧ＿ＳＥＬとＮＧ＿ＳＥＬがいずれも論理１であり、選択されていないＰＧ＿ＳＥＬとＮＧ＿ＳＥＬがいずれも論理０である。過消去検出動作を行うときに、選択されたＰＧ＿ＳＥＬとＮＧ＿ＳＥＬがいずれも論理１であり、選択されていないＰＧ＿ＳＥＬが論理０であり、ＮＧ＿ＳＥＬが論理１である。第３のアドレスデコーダモジュール１４は、プログラミング、読取、及び過消去検出動作を実行する際に、選択されたＬＳ＿ＳＥＬが論理１であり、選択されていないＬＳ＿ＳＥＬが論理０である。消去動作を実行するときに、選択されたＬＳ＿ＳＥＬが論理０であり、選択されていないＬＳ＿ＳＥＬが論理１である。第１のレベル変換モジュール１５が実現する機能は、論理０が入力される際にＰＧ＿ＯＵＴがＮＶＬ＿ＩＮとなり、ＰＳ０がフローティングとされる。第２のレベル変換モジュール１６が実現する機能は、論理０が入力される際にＮＧ＿ＯＵＴがＨＶＬ＿ＩＮとなり、ＰＳ０がフローティングとされ、論理１が入力される際に、ＮＧ＿ＯＵＴがＮＶＬ＿ＩＮとなり，ＰＳ０がＨＶＬ＿ＩＮとなる。第３のレベル変換モジュール１７が実現する機能は、論理１が入力される際にＬＳ＿ＯＵＴがＨＶＬ＿ＩＮとなり、論理０が入力される際にＬＳ＿ＯＵＴがＮＶＬ＿ＩＮとなる。ワード線プリデコーダモジュール１２が実現する機能は、読取及びプログラミング動作を実行するときに、論理０が入力されると、ＷＬ＿ＰＲＥがＮＶＬ＿ＩＮとなり、ＮＧＡＴＥがＨＶＬ＿ＩＮとなり、論理１が入力されると、ＷＬ＿ＰＲＥがＨＶＬ＿ＩＮとなり，ＮＧＡＴＥがＮＶＬ＿ＩＮとなり、消去動作及び過消去検出動作を実行する際に、論理０が入力されると、ＷＬ＿ＰＲＥがグランドＧＮＤに接続され、ＮＧＡＴＥがＮＶＬ＿ＩＮとなり、論理１が入力されると、ＷＬ＿ＰＲＥがＮＶＬ＿ＩＮとなり、ＮＧＡＴＥがＨＶＬ＿ＩＮとなる。高負圧切替モジュール１０が実現する機能は、消去動作及び過消去検出動作を実行する際に、ＨＶＬ＿ＩＮが電源電圧ＶＤＤとなり，ＮＶＬ＿ＩＮが負圧の電荷ポンプによって発生された負高圧ＶＮである。プログラミングと読取の動作を実行する際に、ＨＶＬ＿ＩＮが正高圧の電荷ポンプによって発生された正高圧ＶＨであり、ＮＶＬ＿ＩＮがグランドＧＮＤに接続される。ワード線切替スイッチング信号生成モジュール１８が実現する機能は、プログラミング、読取、及び過消去検出動作を実行する際に、選択されたワード線切替スイッチＮＰＧＡＴＥがＮＶＬ＿ＩＮとなり、選択されていないワード線切替スイッチＮＰＧＡＴＥがＨＶＬ＿ＩＮとなり、消去動作を実行する際に、選択されたワード線切替スイッチＮＰＧＡＴＥがＨＶＬ＿ＩＮとなり、選択されていないワード線切替スイッチＮＰＧＡＴＥがＮＶＬ＿ＩＮとなる。ワード線切替モジュール１９が実現する機能は、プログラミングと読取の動作を実行する際に、選択されたワード線がＨＶＬ＿ＩＮとなり、選択されていないワード線がＮＶＬ＿ＩＮとなり、消去動作を実行する際に、選択されたワード線は負高圧ＶＮとなり、選択されていないワード線がグランドＧＮＤに接続され、過消去検出動作を実行する際に、選択されたワード線がグランドＧＮＤに接続され、選択されていないワード線が負高圧ＶＮとなる。実際の使用において、必要に応じて真理値表を設計することができ、本実施形態に限られない。
本実施例では、ワード線切替スイッチング信号を生成するには、必要なレベル変換回路の数は２×（ｎ／８）１／２＋（ｎ／２）１／２個のみである（ｌｏｇ２ｎが偶数であれば、必要なレベル変換回路の数は２×（ｎ／４）１／２＋（ｎ／４）１／２となる）。製品の容量が大きいほど、必要なワード線切替スイッチが多く、レベル変換回路について本発明は従来の設計よりも減少した数が大きく、面積の削減が顕著である。
〔実施例２〕
図８に示すように、本実施例は、メモリを提供しており、メモリは、行デコーダ回路１、列デコーダ回路２、メモリアレイ３及び読み出し回路４を含む。
図８に示すように、行デコーダ回路１は、メモリアレイ３のワード線に接続され、アドレス信号に基づいてメモリアレイ３の相応な行を選択する。行デコーダ回路１の構成及び動作原理は、実施例１を参照し、ここでは詳細な説明は省略する。
図８に示すように、列デコーダ回路２は、メモリアレイ３のビット線に接続され、アドレス信号に基づいてメモリアレイ３の相応な列を選択する。列デコードを実現可能な任意の回路構成は、本発明に適用可能であり、ここでは詳細な説明は省略する。
図８に示すように、読み出し回路４は、列デコーダ回路２に接続され、列デコーダ回路２から相応なデータ読み出しを取得する。データの読み出しを実現可能な任意の回路構成は、本発明に適用可能であり、ここでは詳細な説明は省略する。
以上により、本発明は行デコーダ回路及びメモリを提供し、第１ビットないし第Ｊビットのアドレス信号を受信してデコードすることにより、ワード線論理信号を得る第１のアドレスデコーダモジュールと、第１のアドレスデコーダモジュールの出力端に接続され、低圧電圧源及び／又は高圧電圧源に基づいてワード線論理信号をデコードすることにより、ワード線プリデコーダ信号及び第１のスイッチング信号を得るワード線プリデコーダモジュールと、第Ｊ＋１ビットないし第Ｍ＋２ビットのアドレス信号を受信してデコードすることにより、第１の選択信号及び第２の選択信号を得る第２のアドレスデコーダモジュールと、第Ｍ＋３ビットないし第ビットのアドレス信号を受信してデコードすることにより、第３の選択信号を得る第３のアドレスデコーダモジュールと、第２のアドレスデコーダモジュールの出力端に接続され、低圧電圧源及び／又は高圧電圧源に基づいて第１の選択信号のレベルを変換することにより、第１の制御信号及び第２の制御信号を得る第１のレベル変換モジュールと、第２のアドレスデコーダモジュールの出力端に接続され、低圧電圧源及び／又は高圧電圧源に基づいて第２の選択信号のレベルを変換することにより、第３の制御信号及び第４の制御信号を得る第２のレベル変換モジュールと、第３のアドレスデコーダモジュールの出力に接続され、低圧電圧源及び／又は高圧電圧源に基づいて第３の選択信号のレベルを変換することにより、第５の制御信号を得る第３のレベル変換モジュールと、第１のレベル変換モジュール、第２のレベル変換モジュール、及び第３のレベル変換モジュールの出力端に接続され、第１の制御信号、第２の制御信号、第３の制御信号、第４の制御信号及び第５の制御信号に基づいて第２のスイッチング信号を生成するワード線切替スイッチング信号生成モジュールと、ワード線プリデコーダモジュール及びワード線切替スイッチング信号生成モジュールの出力端に接続され、第１及び第２のスイッチング信号に基づいてｋビットのワード線信号を生成するワード線切替モジュールとを含み、ここでは、ｋ＝２ａであれば、ｋ＝ｎであり、ｋ≠２ａであれば、ｎ／２＜ｋ＜ｎであり、ｎは１以上の自然数であり，ａは自然数であり、Ｊは１とＭ＋１の間の自然数である。本発明は、行デコーダ回路におけるレベル変換回路の数を効果的に低減させることができるため、行デコーダ回路が占める面積を大幅に減少させ、メモリの容量が大きいほど多くのワード線が必要となり、本発明の行デコーダ回路構成を使用する場合に、面積の減少に効果が顕著になる。したがって、本発明は、従来技術の様々な欠点を効果的に克服して、高度な産業利用価値を備えている。
上述の実施例は本発明の原理と効果を例示的に説明するにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範疇を逸脱しないことを前提として、上述の実施例を補足又は変更することが可能である。したがって、当業者が本発明に開示された精神と技術思想を逸脱することなく完成したあらゆる均等の補足又は変更は、依然として本発明の請求の範囲に含まれる。
１ 行デコーダ回路
１１ 第１のアドレスデコーダモジュール
１２ ワード線プリデコーダモジュール
１３ 第２のアドレスデコーダモジュール
１４ 第３のアドレスデコーダモジュール
１５ 第１のレベル変換モジュール
１６ 第２のレベル変換モジュール
１７ 第３のレベル変換モジュール
１８ ワード線切替スイッチング信号生成モジュール
１８１ ワード線切替スイッチング信号生成部
１９ ワード線切替モジュール
１９１ ワード線切替部
１０ 高負圧切替モジュール
２ 列デコーダ回路
３ メモリアレイ
４ 読み出し回路

Claims (12)

  1. 第１ビットないし第Ｊビットのアドレス信号を受信してデコードすることにより、ワード線論理信号を得る第１のアドレスデコーダモジュールと、
    前記第１のアドレスデコーダモジュールの出力端に接続され、低圧電圧源及び／又は高圧電圧源に基づいて前記ワード線論理信号をデコードすることにより、ワード線プリデコーダ信号及び第１のスイッチング信号を得るワード線プリデコーダモジュールと、
    第Ｊ＋１ビットないし第Ｍ＋２ビットのアドレス信号を受信してデコードすることにより、第１の選択信号及び第２の選択信号を得る第２のアドレスデコーダモジュールと、
    第Ｍ＋３ビットないし第 ビットのアドレス信号を受信してデコードすることにより、第３の選択信号を得る第３のアドレスデコーダモジュールと、
    前記第２のアドレスデコーダモジュールの出力端に接続され、前記低圧電圧源及び／又は前記高圧電圧源に基づいて前記第１の選択信号のレベルを変換することにより、第１の制御信号及び第２の制御信号を得る第１のレベル変換モジュールと、
    前記第２のアドレスデコーダモジュールの出力端に接続され、前記低圧電圧源及び／又は前記高圧電圧源に基づいて前記第２の選択信号のレベルを変換することにより、第３の制御信号及び第４の制御信号を得る第２のレベル変換モジュールと、
    前記第３のアドレスデコーダモジュールの出力端に接続され、低圧電圧源及び／又は前記高圧電圧源に基づいて前記第３の選択信号のレベルを変換することにより、第５の制御信号を得る第３のレベル変換モジュールと、
    前記第１のレベル変換モジュール、前記第２のレベル変換モジュール、及び前記第３のレベル変換モジュールの出力端に接続され、前記第１の制御信号、第２の制御信号、第３の制御信号、第４の制御信号及び第５の制御信号に基づいて第２のスイッチング信号を生成するワード線切替スイッチング信号生成モジュールと、
    前記ワード線プリデコーダモジュール及び前記ワード線切替スイッチング信号生成モジュールの出力端に接続され、前記第１及び第２のスイッチング信号に基づいてｋビットのワード線信号を生成するワード線切替モジュールとを少なくとも備え、
    ここでは、ｋ＝２ａであれば、ｋ＝ｎであり、ｋ≠２ａであれば、ｎ／２＜ｋ＜ｎであり、ｎ＝２ａであり，ａは自然数であり、Ｊは１とＭ＋１の間の自然数であり、Ｍは任意の自然数であり、
    前記ワード線切替スイッチング信号生成モジュールは、ワード線切替スイッチング信号生成部を複数備え、各前記ワード線切替スイッチング信号生成部は、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、及び第２のＮＭＯＳトランジスタを含み、前記第１のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートとが第５のスイッチング信号に接続され、前記第１のＰＭＯＳトランジスタのソースが前記第３の制御信号に接続され、前記第１のＮＭＯＳトランジスタのソースが前記第１の制御信号に接続されており、前記第２のＰＭＯＳトランジスタのソースが前記第３の制御信号に接続され、前記第２のＰＭＯＳトランジスタのゲートが前記第２の制御信号に接続され、前記第２のＰＭＯＳトランジスタのドレインが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、前記第２のＮＭＯＳトランジスタのゲートが前記第４の制御信号に接続され、前記第２のＮＭＯＳトランジスタのソースが低圧電圧源に接続され、前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第１のＮＭＯＳトランジスタ、及び前記第２のＮＭＯＳトランジスタのドレインが接続されてスイッチング信号が出力されることを特徴とする、行デコーダ回路。
  2. 前記行デコーダ回路は、負電圧及び正電圧を受信し、動作モードに応じて相応な電圧値の高圧電圧源と低圧電圧源に切り替えて出力する高負圧切替モジュールをさらに備えることを特徴とする、請求項１に記載の行デコーダ回路。
  3. 前記正電圧の値は５Ｖ～９．５Ｖであり、前記負電圧の値は－８Ｖ～－９．７５Ｖであることを特徴とする、請求項２に記載の行デコーダ回路。
  4. プログラミング及び読取動作を実行するときに、
    選択されたワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのゲート及び前記第１のＮＭＯＳトランジスタのゲート、前記第１のＰＭＯＳトランジスタのソース、前記第２のＰＭＯＳトランジスタのゲート及びソースが正高圧を受信し、前記第１のＮＭＯＳトランジスタのソース、前記第２のＮＭＯＳトランジスタのゲート及びソースがグランドに接続され、対応するワード線切替スイッチング信号生成部の出力端がグランドＧＮＤに接続され、
    選択されていないワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのソース及び前記第２のＰＭＯＳトランジスタのソースが正高圧を受信し、前記第１のＰＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート、前記第２のＰＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのゲート及びソースがグランドに接続され、前記第１のＮＭＯＳトランジスタのソースがフローティングとされ、対応するワード線切替スイッチング信号生成部が正高圧を出力することを特徴とする、請求項１に記載の行デコーダ回路。
  5. 消去動作を実行するときに、
    選択されたワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのソース、前記第２のＰＭＯＳトランジスタのソース及びゲートが電源電圧を受信し、前記第１のＰＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのソース、前記第２のＮＭＯＳトランジスタのゲート及びソースは負高圧を受信し、対応するワード線切替スイッチング信号生成部が電源電圧を出力し、
    選択されていないワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのゲートが電源電圧を受信し、前記第２のＰＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのソースが負高圧を受信し、前記第１のＰＭＯＳトランジスタのソースと前記第２のＰＭＯＳトランジスタのソース及び前記第１のＮＭＯＳトランジスタのソースがフローティングとされ、対応するワード線切替スイッチング信号生成部が負高圧を出力することを特徴とする、請求項１に記載の行デコーダ回路。
  6. 過消去の検出動作を実行するときに、
    選択されたワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート、前記第２のＰＭＯＳトランジスタのゲート、前記第１のＰＭＯＳトランジスタのソース及び前記第２のＰＭＯＳトランジスタのソースが電源電圧を受信し、前記第１のＮＭＯＳトランジスタのソース、前記第２のＮＭＯＳトランジスタのゲート及びソースが負高圧を受信し、対応するワード線切替スイッチング信号生成部が負高圧を出力し、
    選択されていないワード線に対応するワード線切替スイッチング信号生成部において、前記第１のＰＭＯＳトランジスタのソース及び前記第２のＰＭＯＳトランジスタのソースが電源電圧を受信し、前記第１のＰＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート、前記第２のＰＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのゲート及びソースが負高圧を受信し、前記第１のＮＭＯＳトランジスタのソースがフローティングとされ、対応するワード線切替スイッチング信号生成部が電源電圧を出力することを特徴とする、請求項１に記載の行デコーダ回路。
  7. 前記ワード線切替モジュールは、ワード線切替部をｋ個含み、各前記ワード線切替部は、第３のＰＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ、及び第４のＮＭＯＳトランジスタを含み、
    前記第３のＰＭＯＳトランジスタのソースが前記ワード線プリデコード信号に接続され、前記第３のＰＭＯＳトランジスタのゲートが前記第２のスイッチング信号に接続されており、前記第３のＮＭＯＳトランジスタのソースは、前記低圧電圧源に接続されており、前記第３のＮＭＯＳトランジスタのゲートが前記第２のスイッチング信号に接続されており、前記第４のＮＭＯＳトランジスタのソースが前記低圧電圧源に接続され、前記第４のＮＭＯＳトランジスタのゲートが前記第１のスイッチング信号に接続されており、前記第３のＰＭＯＳトランジスタ、前記第３のＮＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタのドレインが接続されてワード線信号が出力されることを特徴とする、請求項１に記載の行デコーダ回路。
  8. プログラミング及び読取動作を実行するときに、
    選択されたワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのソースが正高圧を受信し、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲート及びソース、前記第４のＮＭＯＳトランジスタのゲート及びソースがグランドに接続され、対応するワード線切替部が正高圧を出力し、
    選択されていないワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲート及び前記第４のＮＭＯＳトランジスタのゲートが正高圧を受信し、前記第３のＰＭＯＳトランジスタのソース、前記第３のＮＭＯＳトランジスタのソース及び前記第４のＮＭＯＳトランジスタのソースがグランドに接続され、対応するワード線切替部の出力端がグランドに接続され、あるいは、前記第３のＰＭＯＳトランジスタのゲートとソース、前記第３のＮＭＯＳトランジスタのゲートとソース、前記第４のＮＭＯＳトランジスタのソースがグランドに接続され、前記第４のＮＭＯＳトランジスタのゲートが正高圧を受信し、対応するワード線切替部の出力端がグランドに接続され、あるいは、前記第３のＰＭＯＳトランジスタのゲートとソース、前記第３のＮＭＯＳトランジスタのゲートが正高圧を受信し、前記第３のＮＭＯＳトランジスタのソース、前記第４のＮＭＯＳトランジスタのゲート及びソースがグランドに接続され、対応するワード線切替部の出力端がグランドに接続されることを特徴とする、請求項７に記載の行デコーダ回路。
  9. 消去動作を実行するときに、
    選択されたワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのソースがグランドに接続され、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲートが電源電圧を受信し、前記第３のＮＭＯＳトランジスタのソース、前記第４のＮＭＯＳトランジスタのゲートとソースが負高圧を受信し、対応するワード線切替部が負高圧を出力し、
    選択されていないワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのソースがグランドに接続され、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲート及びソース、前記第４のＮＭＯＳトランジスタのゲート及びソースが負高圧を受信し、対応するワード線切替部の出力端がグランドに接続されることを特徴とする、請求項７に記載の行デコーダ回路。
  10. 過消去の検出動作を実行するときに、
    選択されたワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのソースがグランドに接続され、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲート及びソース、前記第４のＮＭＯＳトランジスタのゲート及びソースが負高圧を受信し、対応するワード線切替部の出力端がグランドに接続され、
    選択されていないワード線に対応するワード線切替部において、前記第３のＰＭＯＳトランジスタのソース、前記第３のＮＭＯＳトランジスタのソース及び前記第４のＮＭＯＳトランジスタのソースが負高圧を受信し、前記第３のＰＭＯＳトランジスタのゲート、前記第３のＮＭＯＳトランジスタのゲート及び前記第４のＮＭＯＳトランジスタのゲートが電源電圧を受信し、対応するワード線切替部が負高圧を出力することを特徴とする、請求項７に記載の行デコーダ回路。
  11. ｌｏｇ２ｎが奇数であれば、Ｍ＝ｌｏｇ２（ｎ／８）１／２となり、
    ｌｏｇ２ｎが偶数であれば、Ｍ＝ｌｏｇ２（ｎ／４）１／２となることを特徴とする、請求項１～１０のいずれか１項に記載の行デコーダ回路。
  12. メモリアレイと、列デコーダ回路と、読み出し回路と、請求項１～１１のいずれか１項に記載の行デコーダ回路と、を少なくとも備え、
    前記行デコーダ回路は、前記メモリアレイのワード線に接続され、アドレス信号に基づいて前記メモリアレイの相応な行を選択し、
    前記列デコーダ回路は、前記メモリアレイのビット線に接続され、前記アドレス信号に基づいて前記メモリアレイの相応な列を選択し、
    前記読み出し回路は、前記列デコーダ回路に接続され、前記列デコーダ回路から相応なデータ読み出しを取得することを特徴とする、メモリ。
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