CN113129976A - 行译码电路及存储器 - Google Patents

行译码电路及存储器 Download PDF

Info

Publication number
CN113129976A
CN113129976A CN202110669338.6A CN202110669338A CN113129976A CN 113129976 A CN113129976 A CN 113129976A CN 202110669338 A CN202110669338 A CN 202110669338A CN 113129976 A CN113129976 A CN 113129976A
Authority
CN
China
Prior art keywords
word line
tube
source
pmos
nmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110669338.6A
Other languages
English (en)
Other versions
CN113129976B (zh
Inventor
聂虹
朱泽宇
赵岳
孙英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Flash Co Ltd
Original Assignee
China Flash Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Flash Co Ltd filed Critical China Flash Co Ltd
Priority to CN202110669338.6A priority Critical patent/CN113129976B/zh
Publication of CN113129976A publication Critical patent/CN113129976A/zh
Application granted granted Critical
Publication of CN113129976B publication Critical patent/CN113129976B/zh
Priority to TW110141861A priority patent/TWI797825B/zh
Priority to KR1020210190723A priority patent/KR102413281B1/ko
Priority to US17/566,643 priority patent/US11410738B1/en
Priority to JP2022007377A priority patent/JP7044953B1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Color Television Systems (AREA)

Abstract

本发明提供一种行译码电路及存储器，包括：第一地址译码模块，得到字线逻辑信号；字线预译码模块，译码得到字线预译码信号及第一开关信号；第二地址译码模块，得到第一及第二选择信号；第三地址译码模块，得到第三选择信号；第一电平转换模块，对第一选择信号电平转换得到第一及第二控制信号；第二电平转换模块，对第二选择信号电平转换得到第三及第四控制信号；第三电平转换模块，对第三选择信号电平转换得到第五控制信号；字线切换开关信号产生模块，基于各控制信号产生第二开关信号；字线切换模块，基于第一及第二开关信号产生字线信号。本发明可以有效地减少行译码电路中电平转换电路的数量，从而大大减小了行译码电路所占的面积。

Description

行译码电路及存储器
技术领域
本发明涉及半导体存储技术领域，特别是涉及一种行译码电路及存储器。
背景技术
当前时代下，现代电子设备和嵌入式结构的飞速发展和广泛应用，高集成度电路芯片的需求日益提高，从而催生出一系列对集成电路芯片面积的限制要求。对于存储设备而言，减小FLASH存储器的芯片面积，一直是大容量甚至超大容量FLASH存储器芯片所追求的目标。
非易失性存储器在编程和读取操作时选中的字线需要正向高电压，在擦除操作时选中的字线需要负向高电压。以n=2a为例，a为自然数，行译码电路要产生n条带有正向高电压或者负向高电压的字线，需要n/4个字线切换开关。那么这些字线切换开关也必须是正向高电压或者负向高电压的。对于传统设计来说，每一个字线切换开关都需要自己的电平转换电路。那么这样就需要n/4个电平转换电路；产品容量越大，所需要的字线切换开关越多，相应的电平转换电路越多，占用芯片面积越大，不利于小型化，不利于降低成本。
因此，如何进一步减小存储器面积、降低成本，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种行译码电路及存储器，用于解决现有技术中存储器面积大，成本高等问题。
为实现上述目的及其他相关目的，本发明提供一种行译码电路，所述行译码电路至少包括：
第一地址译码模块，接收第一至第J位地址信号，并译码得到字线逻辑信号；
字线预译码模块，连接于所述第一地址译码模块的输出端，基于低压电压源和/或高压电压源对所述字线逻辑信号进行译码，得到字线预译码信号及第一开关信号；
第二地址译码模块，接收第J+1至第M+2位地址信号，并译码得到第一选择信号及第二选择信号；
第三地址译码模块，接收第M+3至第
Figure 464520DEST_PATH_IMAGE001
位地址信号，并译码得到第三选择信 号；
第一电平转换模块，连接于所述第二地址译码模块的输出端，基于所述低压电压源和/或所述高压电压源对所述第一选择信号进行电平转换，得到第一控制信号及第二控制信号；
第二电平转换模块，连接于所述第二地址译码模块的输出端，基于所述低压电压源和/或所述高压电压源对所述第二选择信号进行电平转换，得到第三控制信号及第四控制信号；
第三电平转换模块，连接于所述第三地址译码模块的输出端，基于所述低压电压源和/或所述高压电压源对所述第三选择信号进行电平转换，得到第五控制信号；
字线切换开关信号产生模块，连接于所述第一电平转换模块、所述第二电平转换模块及所述第三电平转换模块的输出端，基于所述第一控制信号、第二控制信号、第三控制信号、第四控制信号及第五控制信号产生第二开关信号；
字线切换模块，连接于所述字线预译码模块及所述字线切换开关信号产生模块的输出端，基于所述第一开关信号及所述第二开关信号产生k位字线信号；
其中，k=2a，则k=n；若k≠2a，则n/2<k<n；n=2a，a为自然数，J为介于1和M+1之间的自然数，M为任意自然数。
可选地，所述行译码电路还包括高负压切换模块，所述高负压切换模块接收负向电压及正向电压，并基于操作模式切换相应电压值的高压电压源及低压电压源输出。
更可选地，所述正向电压的值为5V~9.5V，所述负向电压的值为-8V~-9.75V。
可选地，所述字线切换开关信号产生模块包括多个字线切换开关信号产生单元，各字线切换开关信号产生单元包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；
所述第一PMOS管与所述第一NMOS管的栅极连接所述第五控制信号，所述第一PMOS管的源极连接所述第三控制信号，所述第一NMOS管的源极连接所述第一控制信号；所述第二PMOS管的源极连接所述第三控制信号，栅极连接所述第二控制信号；漏极连接所述第一PMOS管及所述第一NMOS管的漏极；所述第二NMOS管的栅极连接所述第四控制信号，源极连接所述低压电压源；所述第一PMOS管、所述第二PMOS管、所述第一NMOS管及所述第二NMOS管的漏极连接在一起并输出开关信号。
更可选地，编程和读取操作时：
选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管及所述第一NMOS管的栅极、所述第一PMOS管的源极、所述第二PMOS管的栅极和源极接收正向高压，所述第一NMOS管的源极、所述第二NMOS管的栅极和源极接地，对应字线切换开关信号产生单元输出接地；
不选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管及所述第二PMOS管的源极接收正向高压，所述第一PMOS管及所述第一NMOS管的栅极、所述第二PMOS管的栅极、所述第二NMOS管的栅极和源极接地，所述第一NMOS管的源极浮空，对应字线切换开关信号产生单元输出正向高压。
更可选地，擦除操作时：
选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管的源极、所述第二PMOS管的源极和栅极接收电源电压，所述第一PMOS管及所述第一NMOS管的栅极、所述第一NMOS管的源极、所述第二NMOS管的栅极和源极接收负向高压，对应字线切换开关信号产生单元输出电源电压；
不选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管及所述第一NMOS管的栅极、所述第二NMOS管的栅极接收电源电压，所述第二PMOS管的栅极、所述第二NMOS管的源极接收负向高压，所述第一PMOS管及所述第二PMOS管的源极、所述第一NMOS管的源极浮空，对应字线切换开关信号产生单元输出负向高压。
更可选地，过擦检测操作时：
选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管、所述第一NMOS管及所述第二PMOS管的栅极、所述第一PMOS管及所述第二PMOS管的源极接收电源电压，所述第一NMOS管的源极、所述第二NMOS管的栅极和源极接收负向高压，对应字线切换开关信号产生单元输出负向高压；
不选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管及所述第二PMOS管的源极接收电源电压，所述第一PMOS管及所述第一NMOS管的栅极，所述第二PMOS管的栅极、所述第二NMOS管的栅极和源极接收负向高压，所述第一NMOS管的源极浮空，对应字线切换开关信号产生单元输出电源电压。
可选地，所述字线切换模块包括k个字线切换单元，各字线切换单元包括第三PMOS管、第三NMOS管及第四NMOS管；
所述第三PMOS管的源极连接所述字线预译码信号，栅极连接所述第二开关信号；所述第三NMOS管的源极连接所述低压电压源，栅极连接所述第二开关信号；所述第四NMOS管的源极连接所述低压电压源，栅极连接所述第一开关信号；所述第三PMOS管、所述第三NMOS管及所述第四NMOS管的漏极连接在一起并输出字线信号。
更可选地，编程和读取操作时：
选中的字线对应的字线切换单元中，所述第三PMOS管的源极接收正向高压，所述第三PMOS管的栅极、所述第三NMOS管的栅极和源极、所述第四NMOS管的栅极和源极接地，对应字线切换单元输出正向高压；
不选中的字线对应的字线切换单元中，所述第三PMOS管、所述第三NMOS管及所述第四NMOS管的栅极接收正向高压，所述第三PMOS管、所述第三NMOS管及所述第四NMOS管的源极接地，对应字线切换单元输出接地；或者，所述第三PMOS管的栅极和源极、所述第三NMOS管的栅极和源极、所述第四NMOS管的源极接地，所述第四NMOS管的栅极接收正向高压，对应字线切换单元输出接地；或者，所述第三PMOS管的栅极和源极、所述第三NMOS管的栅极接收正向高压，所述第三NMOS管的源极、所述第四NMOS管的栅极和源极接地，对应字线切换单元输出接地。
更可选地，擦除操作时：
选中的字线对应的字线切换单元中，所述第三PMOS管的源极接地，所述第三PMOS管的栅极、所述第三NMOS管的栅极接收电源电压，所述第三NMOS管的源极、所述第四NMOS管的栅极和源极接收负向高压，对应字线切换单元输出负向高压；
不选中的字线对应的字线切换单元中，所述第三PMOS管的源极接地，所述第三PMOS管的栅极、所述第三NMOS管的栅极和源极、所述第四NMOS管的栅极和源极接收负向高压，对应字线切换单元输出接地。
更可选地，过擦检测操作时：
选中的字线对应的字线切换单元中，所述第三PMOS管的源极接地，所述第三PMOS管的栅极、所述第三NMOS管的栅极和源极、所述第四NMOS管的栅极和源极接收负向高压，对应字线切换单元输出接地；
不选中的字线对应的字线切换单元中，所述第三PMOS管的源极及所述第三NMOS管和所述第四NMOS管的源极接负向高压，所述第三PMOS管、所述第三NMOS管及所述第四NMOS管的栅极接收电源电压，对应字线切换单元输出负向高压。
更可选地，
当
Figure 257026DEST_PATH_IMAGE002
为奇数时，
Figure 342489DEST_PATH_IMAGE003
；
当
Figure 737698DEST_PATH_IMAGE004
为偶数时，
Figure 614387DEST_PATH_IMAGE005
。
为实现上述目的及其他相关目的，本发明提供一种存储器，所述存储器至少包括：
存储阵列，列译码电路，读出电路及上述行译码电路；
所述行译码电路连接所述存储阵列的字线，基于地址信号选通所述存储阵列的相应行；
所述列译码电路连接所述存储阵列的位线，基于所述地址信号选通所述存储阵列的相应列；
所述读出电路连接所述列译码电路，从所述列译码电路获取相应的数据读出。
如上所述，本发明的行译码电路及存储器，具有以下有益效果：
本发明的行译码电路及存储器基于创新结构的字线切换开关信号产生模块及字线切换模块，有效地减少行译码电路中电平转换电路的数量，从而大大减小了行译码电路所占的面积，进一步减小存储器体积、降低成本。
附图说明
图1显示为本发明的行译码电路的结构示意图。
图2显示为本发明的字线切换开关信号产生单元的结构示意图。
图3显示为本发明的字线切换单元的结构示意图。
图4显示为本发明的高负压切换模块的真值表。
图5显示为本发明的地址译码模块以及字线预译码模块的真值表。
图6显示为本发明的地址译码模块以及字线切换开关信号产生模块的真值表。
图7显示为本发明的字线切换开关信号产生模块的真值表。
图8显示为本发明的存储器的结构示意图。
元件标号说明
1-行译码电路；11-第一地址译码模块；12-字线预译码模块；13-第二地址译码模块；14-第三地址译码模块；15-第一电平转换模块；16-第二电平转换模块；17-第三电平转换模块；18-字线切换开关信号产生模块；181-字线切换开关信号产生单元；19-字线切换模块；191-字线切换单元；10-高负压切换模块；2-列译码电路；3-存储阵列；4-读出电路。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1~图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1所示，本实施例提供一种行译码电路1，所述行译码电路1包括：
第一地址译码模块11、字线预译码模块12、第二地址译码模块13、第三地址译码模块14、第一电平转换模块15、第二电平转换模块16、第三电平转换模块17、字线切换开关信号产生模块18及字线切换模块19。
如图1所示，所述第一地址译码模块11接收第一至第J位地址信号，并译码得到字线逻辑信号。
具体地，在本实施例中，J=2，所述第一地址译码模块11为二四译码器，所述第一地址译码模块11接收第一及第二位地址信号ADDR<1:0>，并对第一及第二位地址信号ADDR<1:0>进行译码得到4位的字线逻辑信号WL_LOGIC<3:0>。在实际使用中，可根据需要设置所述地址译码模块的位数，不以本实施例为限。
如图1所示，所述字线预译码模块12连接于所述第一地址译码模块11的输出端，基于电压源对所述字线逻辑信号进行译码，得到字线预译码信号及第一开关信号。
具体地，在本实施例中，所述字线预译码模块12接收4位字线逻辑信号WL_LOGIC<3:0>，通过预译码得到4位字线预译码信号WL_PRE<3:0>及4位第一开关信号NGATE<3:0>。所述字线预译码信号及所述第一开关信号的位数与所述字线逻辑信号的位数一致，可根据实际需要调整所述字线预译码信号及所述第一开关信号的位数，在此不一一赘述。
如图1所示，所述第二地址译码模块13接收第J+1至第M+2位地址信号，并译码得到第一选择信号及第二选择信号。
具体地，在本实施例中，
Figure 249899DEST_PATH_IMAGE006
，此时，
Figure 579249DEST_PATH_IMAGE007
为奇数，所述第二地址译 码模块13接收第3位至第
Figure 89734DEST_PATH_IMAGE008
位地址信号ADDR<
Figure 820929DEST_PATH_IMAGE009
>，并对第3 位至第
Figure 627342DEST_PATH_IMAGE010
位地址信号ADDR<
Figure 443989DEST_PATH_IMAGE011
>进行译码得到
Figure 492585DEST_PATH_IMAGE012
位第一 选择信号PG_SEL<
Figure 78287DEST_PATH_IMAGE013
>及
Figure 321181DEST_PATH_IMAGE014
位第二选择信号NG_SEL<
Figure 562806DEST_PATH_IMAGE015
>。所述 第一选择信号及所述第二选择信号的位数为2M位，可根据M的数值确定所述第一选择信号 及所述第二选择信号的位数，在此不一一赘述。
如图1所示，所述第三地址译码模块14接收第M+3至第
Figure 900247DEST_PATH_IMAGE001
位地址信号，并译码 得到第三选择信号。
具体地，在本实施例中，所述第三地址译码模块14接收第
Figure 855302DEST_PATH_IMAGE016
至第
Figure 65835DEST_PATH_IMAGE017
位地址信号ADDR<
Figure 857073DEST_PATH_IMAGE018
>，并对第
Figure 253331DEST_PATH_IMAGE019
至第
Figure 813626DEST_PATH_IMAGE020
位 地址信号ADDR<
Figure 398322DEST_PATH_IMAGE021
>进行译码得到
Figure 411277DEST_PATH_IMAGE022
位第三选择信号LS_SEL<
Figure 605367DEST_PATH_IMAGE023
>。所述第三选择信号的位数为2M+1位，可根据M的数值确定所述第三选择信号 的位数，在此不一一赘述。
如图1所示，所述第一电平转换模块15连接于所述第二地址译码模块13的输出端，基于所述低压电压源或所述高压电压源对所述第一选择信号进行电平转换，得到第一控制信号及第二控制信号。
具体地，在本实施例中，所述第一电平转换模块15接收第一选择信号PG_SEL<
Figure 20168DEST_PATH_IMAGE024
>，并通过电平转换得到
Figure 306924DEST_PATH_IMAGE025
位第一控制信号ND2<
Figure 807175DEST_PATH_IMAGE026
>及
Figure 539377DEST_PATH_IMAGE027
位第二控制信号PG_OUT<
Figure 339843DEST_PATH_IMAGE028
>。所述第一控制信号及所述第二控制信号的 位数与所述第一选择信号一致，在此不一一赘述。
如图1所示，所述第二电平转换模块16连接于所述第二地址译码模块13的输出端，基于所述低压电压源或所述高压电压源对所述第二选择信号进行电平转换，得到第三控制信号及第四控制信号。
具体地，在本实施例中，所述第二电平转换模块16接收第二选择信号NG_SEL<
Figure 266342DEST_PATH_IMAGE029
>，并通过电平转换得到
Figure 457151DEST_PATH_IMAGE025
位第三控制信号PS0<
Figure 258623DEST_PATH_IMAGE030
>及
Figure 585699DEST_PATH_IMAGE031
位第四控制信号NG_OUT<
Figure 197946DEST_PATH_IMAGE032
>。所述第三控制信号及所述第四控制信号的位数 与所述第二选择信号一致，在此不一一赘述。
如图1所示，所述第三电平转换模块17连接于所述第三地址译码模块14的输出端，基于所述低压电压源或所述高压电压源对所述第三选择信号进行电平转换，得到第五控制信号。
具体地，在本实施例中，所述第三电平转换模块17接收所述第三选择信号LS_SEL<
Figure 626785DEST_PATH_IMAGE033
>，并通过电平转换得到
Figure 982680DEST_PATH_IMAGE034
位第五控制信号LS_OUT<
Figure 493425DEST_PATH_IMAGE035
>。 所述第五控制信号的位数与所述第三选择信号一致，在此不一一赘述。
如图1所示，所述字线切换开关信号产生模块18连接于所述第一电平转换模块15、所述第二电平转换模块16及所述第三电平转换模块17的输出端，基于所述第一控制信号、第二控制信号、第三控制信号、第四控制信号及第五控制信号产生第二开关信号。
具体地，在本实施例中，所述字线切换开关信号产生模块18包括n/4个字线切换开关信号产生单元181，以产生n/4位第二开关信号NPGATE< n/4-1:0>。如图2所示，作为示例，所述字线切换开关信号产生单元181包括第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1及第二NMOS管NM2。所述第一PMOS管PM1与所述第一NMOS管NM1的栅极连接所述第五控制信号（以LS_OUT<0>为例），所述第一PMOS管PM1的源极连接所述第三控制信号（以PS0<0>为例），所述第一NMOS管NM1的源极连接所述第一控制信号（以ND2<0>为例）；所述第二PMOS管PM2的源极连接所述第三控制信号（以PS0<0>为例），栅极连接所述第二控制信号（以PG_OUT<0>为例）；漏极连接所述第一PMOS管PM1 及所述第一NMOS管NM1的漏极；所述第二NMOS管NM2 的栅极连接所述第四控制信号（以NG_OUT<0>为例），源极连接低压电压源NVL_IN；所述第一PMOS管PM1、所述第二PMOS管PM25、所述第一NMOS管NM1及所述第二NMOS管NM2的漏极连接在一起并输出第二开关信号（以NPGATE<0>为例）。
具体地，在编程和读取操作时，选中的字线对应的第五控制信号LS_OUT、第二控制信号PG_OUT和第三控制信号PS0为正向高压VH，第一控制信号ND2、第四控制信号NG_OUT和负压电压源NVL_IN接地GND；此时第一PMOS管PM1、第二PMOS管PM2和第二NMOS管NM2关闭，第一NMOS管NM1打开，输出的第二开关信号NPGATE接地GND。不选中的字线对应的第三控制信号PS0为正向高压VH，第五控制信号LS_OUT、第二控制信号PG_OUT、第四控制信号NG_OUT和负压电压源NVL_IN接地GND，第一控制信号ND2为浮空；此时第一NMOS管NM1和第二NMOS管NM2关闭，第一PMOS管PM1和第二PMOS管PM2打开，输出的第二开关信号NPGATE为正向高压VH。
具体地，在擦除操作的时候，选中的字线对应的第二控制信号PG_OUT和第三控制信号PS0为电源电压VDD（正向电压值），第一控制信号ND2、第四控制信号NG_OUT、第五控制信号LS_OUT和负压电压源NVL_IN为负向高压VN；此时第一NMOS管NM1、第二NMOS管NM2和第二PMOS管PM2关闭，第一PMOS管PM1打开，输出的第二开关信号NPGATE为电源电压VDD。不选中的字线对应的第五控制信号LS_OUT和第四控制信号NG_OUT为电源电压VDD，第二控制信号PG_OUT和负压电压源NVL_IN为负向高压VN，第一控制信号ND2和第三控制信号PS0浮空；此时第一PMOS管PM1关闭，第一NMOS管NM1、第二PMOS管PM2及第二PMOS管NM2打开，输出的第二开关信号NPGATE为负向高压VN。
具体地，在过擦检测操作时，选中的字线对应的第五控制信号LS_OUT、第二控制信号PG_OUT和第三控制信号PS0为电源电压VDD，第一控制信号ND2、第四控制信号NG_OUT和负压电压源NVL_IN为负向高压VN；此时第一PMOS管PM1、第二PMOS管PM2和第二NMOS管NM2关闭，第一NMOS管NM1打开，输出的第二开关信号NPGATE为负向高压VN。不选中的字线对应的第三控制信号PS0为电源电压VDD，第五控制信号LS_OUT、第二控制信号PG_OUT、第四控制信号NG_OUT和负压电压源NVL_IN为负向高压VN，第一控制信号ND2为浮空；此时第一NMOS管NM1和第二NMOS管NM2关闭，第一PMOS管PM1和第二PMOS管PM2打开，输出的第二开关信号NPGATE为电源电压VDD。
如图1所示，所述字线切换模块19连接于所述字线预译码模块12及所述字线切换开关信号产生模块18的输出端，基于所述第一开关信号及所述第二开关信号产生k位字线信号。
具体地，在本实施例中，所述字线切换模块19包括n（其中，n=k）个字线切换单元191，以产生n位字线信号WL<n-1:0>。如图3所示，作为示例，所述字线切换单元191包括第三PMOS管PM3、第三NMOS管NM3及第四NMOS管NM4。所述第三PMOS管PM3的源极连接所述字线预译码信号（以WL_PRE<0>为例），栅极连接所述第二开关信号（以NPGATE<0>为例）；所述第三NMOS管NM3的源极连接所述低压电压源NVL_IN，栅极连接所述第二开关信号（以NPGATE<0>为例）；所述第四NMOS管NM4的源极连接低压电压源NVL_IN，栅极连接所述第一开关信号（以NGATE<0>为例）；所述第三PMOS管PM3、所述第三NMOS管NM3及所述第四NMOS管NM4的漏极连接在一起并输出字线信号。
具体地，在编程和读取操作时，选中的字线对应的字线预译码信号WL_PRE为正向高压VH，第一开关信号NGATE、低压电压源NVL_IN和第二开关信号NPGATE接地GND；此时第三NMOS管NM3和第四NMOS管NM4关闭，第三PMOS管PM3打开，选中的字线WL为正向高压VH。对于不选中的字线分为三种情况，第一种情况：第二开关信号NPGATE和字线预译码信号WL_PRE都不选中，则字线预译码信号WL_PRE和低压电压源NVL_IN接地GND，第二开关信号NPGATE和第一开关信号NGATE为正向高压VH；此时第三PMOS管PM3关闭，第三NMOS管NM3和第四PMOS管NM4打开，不选中的字线WL接地GND。第二种情况：第二开关信号NPGATE选中、字线预译码信号WL_PRE不选中，第一开关信号NGATE为正向高压VH，第二开关信号NPGATE、字线预译码信号WL_PRE和低压电压源NVL_IN接地GND；此时第三PMOS管PM3和第四NMOS管NM4打开，第三NMOS管NM3关闭，不选中的字线WL接地GND。第三种情况：第二开关信号NPGATE不选中、字线预译码信号WL_PRE选中，第二开关信号NPGATE和字线预译码信号WL_PRE为正向高压VH，第一开关信号NGATE和低压电压源NVL_IN接地GND；此时第四NMOS管NM4和第三PMOS管PM3关闭，第三NMOS管NM3打开，不选中的字线WL接地GND。
具体地，在擦除操作时，作为示例，存储单元阵列中至少以4条字线为一个单位同时擦除。所有的字线预译码信号WL_PRE均接地GND，选中的字线对应的第二开关信号NPGATE为电源电压VDD，第一开关信号NGATE和低压电压源NVL_IN为负向高压VN；此时第三PMOS管PM3和第四NMOS管NM4关闭，第三NMOS管NM3打开，选中的字线WL为负向高压VN。不选中的字线对应的第二开关信号NPGATE，第一开关信号NGATE和低压电压源NVL_IN均为负向高压VN，此时第三NMOS管NM3和第四NMOS管NM4关闭，第三PMOS管PM3打开，不选中的字线WL接地GND。
具体地，在过擦检测操作时，作为示例，存储单元阵列中至少以4条字线为一个单位同时做过擦检测。选中的字线对应的字线预译码信号WL_PRE接地GND，第一开关信号NGATE、低压电压源NVL_IN和第二开关信号NPGATE为负向高压VN；此时第三NMOS管NM3和第四NMOS管NM4关闭，第三PMOS管PM3打开，选中的字线WL接地GND。对于不选中字线对应的第二开关信号NPGATE和第一开关信号NGATE接电源电压VDD，字线预译码信号WL_PRE接负向高压VN，低压电压源NVL_IN为负向高压VN；此时第三NOMS管NM3和第四NMOS管NM4打开，第三PMOS管PM3关闭，不选中的字线WL为负向高压VN。
作为示例，在本实施例中，各字线切换单元191以4个为一组，同一组的字线切换单元接收不同的字线预译码信号及不同的第一开关信号。在实际使用中，可根据需要设置各字线切换单元接收的信号，不以本实施例为限。
需要说明的是，在本实施例中，k=2a，则k=n；在实际使用中，若k≠2a，则n/2<k<n；n= 2a，a为自然数；可根据实际需要设置k、n的数值。在本实施例中，
Figure 948677DEST_PATH_IMAGE036
为奇数，则
Figure 176396DEST_PATH_IMAGE037
，所述第一选择信号、所述第二选择信号、所述第一控制信号、所述第二控 制信号、所述第三控制信号及所述第四控制信号的位数为
Figure 758818DEST_PATH_IMAGE012
位，所述第三选择信号及 所述第五控制信号的位数为
Figure 388383DEST_PATH_IMAGE038
位。在实际使用中，若
Figure 60541DEST_PATH_IMAGE039
为偶数，则
Figure 713239DEST_PATH_IMAGE040
，所述第一选择信号、所述第二选择信号、所述第一控制信号、所述第二控 制信号、所述第三控制信号及所述第四控制信号的位数为
Figure 410937DEST_PATH_IMAGE041
位，所述第三选择信号及 所述第五控制信号的位数为
Figure 317844DEST_PATH_IMAGE042
位；在此不一一赘述。
作为本发明的另一种实现方式，所述行译码电路1还包括高负压切换模块10，所述高负压切换模块10接收正向电压HVL及负向电压NVL，并基于操作模式设置相应电压值的高压电压源HVL_IN及低压电压源NVL_IN并输出。作为示例，所述正向电压由高压电荷泵提供，所述负向电压由负压电荷泵提供，所述正向电压的值为5V~9.5V，所述负向电压的值为-8V~-9.75V；在实际使用中可根据需要设置电压值及正向电压和负向电压的来源，不以本实施例为限。如图4所示，在本实施例中，当处于编程或读取模式时，所述高压电压源HVL_IN为正向高压VH，所述低压电压源NVL_IN接地GND；当处于擦除模式时，所述高压电压源HVL_IN为电源电压VDD，所述低压电压源NVL_IN为负向高压VN；处于过擦检测模式时，所述高压电压源HVL_IN为电源电压VDD，所述低压电压源NVL_IN负向高压VN。在实际使用中，可根据需要设置不同模式下所述高压电压源HVL_IN及所述低压电压源NVL_IN对应的电压值。
如图5-图7所示为本实施例的各模块的真值表，作为示例，所述第一地址译码模块11执行编程和读取操作时，选中的WL_LOGIC为逻辑高电平（即逻辑1），不选中的WL_LOGIC为逻辑低电平（即逻辑0）；执行擦除操作时，所有的WL_LOGIC均为逻辑0；执行过擦检测操作时，选中的WL_LOGIC为逻辑0，不选中的WL_LOGIC为逻辑1。所述第二地址译码模块13在执行编程和读取操作时，选中的PG_SEL和NG_SEL均为逻辑1，不选中的PG_SEL为逻辑0，NG_SEL为逻辑1；执行擦除操作时，选中的PG_SEL和NG_SEL均为逻辑1，不选中的PG_SEL和NG_SEL均为逻辑0；执行过擦检测操作时，选中的PG_SEL和NG_SEL均为逻辑1，不选中的PG_SEL为逻辑0，NG_SEL为逻辑1。所述第三地址译码模块14执行编程、读取和过擦检测操作时，选中的LS_SEL为逻辑1，不选中的LS_SEL为逻辑0；做擦除操作时，选中的LS_SEL为逻辑0，不选中的LS_SEL为逻辑1。所述第一电平转换模块15实现的功能是在输入逻辑0时，PG_OUT为NVL_IN，而PS0为浮空；输入逻辑1时，PG_OUT为HVL_IN，而PS0为NVL_IN。所述第二电平转换模块16实现的功能是在输入逻辑0时，NG_OUT为HVL_IN，PS0为浮空；在输入逻辑1时，NG_OUT为NVL_IN，PS0为HVL_IN。所述第三电平转换模块17实现的功能是在输入逻辑1时，LS_OUT为HVL_IN；在输入逻辑0时，LS_OUT为NVL_IN。所述字线预译码模块12实现的功能为执行读取和编程操作时，若输入逻辑0，则WL_PRE为NVL_IN，NGATE为HVL_IN，若输入逻辑1，则WL_PRE为HVL_IN，NGATE为NVL_IN；在执行擦除和过擦检测操作时，若输入逻辑0，则WL_PRE接地GND，NGATE为NVL_IN；若输入逻辑1，则WL_PRE为NVL_IN，NGATE为HVL_IN。所述高负压切换模块10实现的功能为当执行擦除和过擦检测操作时，HVL_IN为电源电压VDD，NVL_IN为负压电荷泵产生的负向高压VN；在执行编程和读取操作时，HVL_IN为正高压电荷泵产生的正向高压VH，NVL_IN接地GND。所述字线切换开关信号产生模块18实现的功能为在执行编程、读取和过擦检测操作时，选中的字线切换开关NPGATE为NVL_IN，不选中的字线切换开关NPGATE为HVL_IN；在做擦除操作时，选中的字线切换开关NPGATE为HVL_IN，不选中的字线切换开关NPGATE为NVL_IN。所述字线切换模块19实现的功能为在执行编程和读取操作时，选中的字线为HVL_IN，不选中的字线为NVL_IN；在执行擦除操作时，选中的字线为负向高压VN，不选中的字线接地GND；在执行过擦检测操作时，选中的字线接地GND，不选中的字线为负向高压VN。在实际使用中，可根据需要设计真值表，不以本实施例为限。
在本实施例中，产生字线切换开关信号只需要
Figure 442795DEST_PATH_IMAGE043
个电平转换电 路（若
Figure 317210DEST_PATH_IMAGE044
为偶数，则需要的电平转换电路数量则为
Figure 802287DEST_PATH_IMAGE045
）。产品容量越 大，所需要的字线切换开关越多，本发明在电平转换电路上相比传统设计减少的数量就越 大，对面积的缩减就越明显。
实施例二
如图8所示，本实施例提供一种存储器，所述存储器包括：
行译码电路1，列译码电路2，存储阵列3及读出电路4。
如图8所示，所述行译码电路1连接所述存储阵列3的字线，基于地址信号选通所述存储阵列3的相应行。所述行译码电路1的结构及工作原理参见实施例一，在此不一一赘述。
如图8所示，所述列译码电路2连接所述存储阵列3的位线，基于所述地址信号选通所述存储阵列3的相应列。任意可实现列译码的电路结构均适用于本发明，在此不一一赘述。
如图8所示，所述读出电路4连接所述列译码电路2，从所述列译码电路2获取相应的数据读出。任意可实现数据读出的电路结构均适用于本发明，在此不一一赘述。
综上所述，本发明提供一种行译码电路及存储器，包括：第一地址译码模块，接收 第一至第J位地址信号，并译码得到字线逻辑信号；字线预译码模块，连接于所述第一地址 译码模块的输出端，基于低压电压源或高压电压源对所述字线逻辑信号进行译码，得到字 线预译码信号及第一开关信号；第二地址译码模块，接收第J+1至第M+2位地址信号，并译码 得到第一选择信号及第二选择信号；第三地址译码模块，接收第M+3至第
Figure 140865DEST_PATH_IMAGE046
位地址信 号，并译码得到第三选择信号；第一电平转换模块，连接于所述第二地址译码模块的输出 端，基于所述低压电压源或所述高压电压源对所述第一选择信号进行电平转换，得到第一 控制信号及第二控制信号；第二电平转换模块，连接于所述第二地址译码模块的输出端，基 于所述低压电压源或所述高压电压源对所述第二选择信号进行电平转换，得到第三控制信 号及第四控制信号；第三电平转换模块，连接于所述第三地址译码模块的输出端，基于所述 低压电压源或所述高压电压源对所述第三选择信号进行电平转换，得到第五控制信号；字 线切换开关信号产生模块，连接于所述第一电平转换模块、所述第二电平转换模块及所述 第三电平转换模块的输出端，基于所述第一控制信号、第二控制信号、第三控制信号、第四 控制信号及第五控制信号产生第二开关信号；字线切换模块，连接于所述字线预译码模块 及所述字线切换开关信号产生模块的输出端，基于所述第一开关信号及所述第二开关信号 产生k位字线信号；其中，k=2a，则k=n；若k≠2a，则n/2<k<n；n为大于等于1的自然数，a为自然 数，J为介于1和M+1之间的自然数。本发明可以有效地减少行译码电路中电平转换电路的数 量，从而大大减小了行译码电路所占的面积，越大容量的存储器需要越多的字线，使用本发 明的行译码电路结构在减少面积上效果越明显。所以，本发明有效克服了现有技术中的种 种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种行译码电路，其特征在于，所述行译码电路至少包括：
第一地址译码模块，接收第一至第J位地址信号，并译码得到字线逻辑信号；
字线预译码模块，连接于所述第一地址译码模块的输出端，基于低压电压源和/或高压电压源对所述字线逻辑信号进行译码，得到字线预译码信号及第一开关信号；
第二地址译码模块，接收第J+1至第M+2位地址信号，并译码得到第一选择信号及第二选择信号；
第三地址译码模块，接收第M+3至第
Figure 970332DEST_PATH_IMAGE001
位地址信号，并译码得到第三选择信号；
第一电平转换模块，连接于所述第二地址译码模块的输出端，基于所述低压电压源和/或所述高压电压源对所述第一选择信号进行电平转换，得到第一控制信号及第二控制信号；
第二电平转换模块，连接于所述第二地址译码模块的输出端，基于所述低压电压源和/或所述高压电压源对所述第二选择信号进行电平转换，得到第三控制信号及第四控制信号；
第三电平转换模块，连接于所述第三地址译码模块的输出端，基于所述低压电压源和/或所述高压电压源对所述第三选择信号进行电平转换，得到第五控制信号；
字线切换开关信号产生模块，连接于所述第一电平转换模块、所述第二电平转换模块及所述第三电平转换模块的输出端，基于所述第一控制信号、第二控制信号、第三控制信号、第四控制信号及第五控制信号产生第二开关信号；
字线切换模块，连接于所述字线预译码模块及所述字线切换开关信号产生模块的输出端，基于所述第一开关信号及所述第二开关信号产生k位字线信号；
其中，k=2a，则k=n；若k≠2a，则n/2<k<n；n=2a，a为自然数，J为介于1和M+1之间的自然数，M为任意自然数。
2.根据权利要求1所述的行译码电路，其特征在于：所述行译码电路还包括高负压切换模块，所述高负压切换模块接收负向电压及正向电压，并基于操作模式切换相应电压值的高压电压源及低压电压源输出。
3.根据权利要求2所述的行译码电路，其特征在于：所述正向电压的值为5V~9.5V，所述负向电压的值为-8V~-9.75V。
4.根据权利要求1所述的行译码电路，其特征在于：所述字线切换开关信号产生模块包括多个字线切换开关信号产生单元，各字线切换开关信号产生单元包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；
所述第一PMOS管与所述第一NMOS管的栅极连接所述第五控制信号，所述第一PMOS管的源极连接所述第三控制信号，所述第一NMOS管的源极连接所述第一控制信号；所述第二PMOS管的源极连接所述第三控制信号，栅极连接所述第二控制信号；漏极连接所述第一PMOS管及所述第一NMOS管的漏极；所述第二NMOS管的栅极连接所述第四控制信号，源极连接所述低压电压源；所述第一PMOS管、所述第二PMOS管、所述第一NMOS管及所述第二NMOS管的漏极连接在一起并输出开关信号。
5.根据权利要求4所述的行译码电路，其特征在于：编程和读取操作时：
选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管及所述第一NMOS管的栅极、所述第一PMOS管的源极、所述第二PMOS管的栅极和源极接收正向高压，所述第一NMOS管的源极、所述第二NMOS管的栅极和源极接地，对应字线切换开关信号产生单元输出接地；
不选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管及所述第二PMOS管的源极接收正向高压，所述第一PMOS管及所述第一NMOS管的栅极、所述第二PMOS管的栅极、所述第二NMOS管的栅极和源极接地，所述第一NMOS管的源极浮空，对应字线切换开关信号产生单元输出正向高压。
6.根据权利要求4所述的行译码电路，其特征在于：擦除操作时：
选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管的源极、所述第二PMOS管的源极和栅极接收电源电压，所述第一PMOS管及所述第一NMOS管的栅极、所述第一NMOS管的源极、所述第二NMOS管的栅极和源极接收负向高压，对应字线切换开关信号产生单元输出电源电压；
不选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管及所述第一NMOS管的栅极、所述第二NMOS管的栅极接收电源电压，所述第二PMOS管的栅极、所述第二NMOS管的源极接收负向高压，所述第一PMOS管及所述第二PMOS管的源极、所述第一NMOS管的源极浮空，对应字线切换开关信号产生单元输出负向高压。
7.根据权利要求4所述的行译码电路，其特征在于：过擦检测操作时：
选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管、所述第一NMOS管及所述第二PMOS管的栅极、所述第一PMOS管及所述第二PMOS管的源极接收电源电压，所述第一NMOS管的源极、所述第二NMOS管的栅极和源极接收负向高压，对应字线切换开关信号产生单元输出负向高压；
不选中的字线对应的字线切换开关信号产生单元中，所述第一PMOS管及所述第二PMOS管的源极接收电源电压，所述第一PMOS管及所述第一NMOS管的栅极，所述第二PMOS管的栅极、所述第二NMOS管的栅极和源极接收负向高压，所述第一NMOS管的源极浮空，对应字线切换开关信号产生单元输出电源电压。
8.根据权利要求1所述的行译码电路，其特征在于：所述字线切换模块包括k个字线切换单元，各字线切换单元包括第三PMOS管、第三NMOS管及第四NMOS管；
所述第三PMOS管的源极连接所述字线预译码信号，栅极连接所述第二开关信号；所述第三NMOS管的源极连接所述低压电压源，栅极连接所述第二开关信号；所述第四NMOS管的源极连接所述低压电压源，栅极连接所述第一开关信号；所述第三PMOS管、所述第三NMOS管及所述第四NMOS管的漏极连接在一起并输出字线信号。
9.根据权利要求8所述的行译码电路，其特征在于：编程和读取操作时：
选中的字线对应的字线切换单元中，所述第三PMOS管的源极接收正向高压，所述第三PMOS管的栅极、所述第三NMOS管的栅极和源极、所述第四NMOS管的栅极和源极接地，对应字线切换单元输出正向高压；
不选中的字线对应的字线切换单元中，所述第三PMOS管、所述第三NMOS管及所述第四NMOS管的栅极接收正向高压，所述第三PMOS管、所述第三NMOS管及所述第四NMOS管的源极接地，对应字线切换单元输出接地；或者，所述第三PMOS管的栅极和源极、所述第三NMOS管的栅极和源极、所述第四NMOS管的源极接地，所述第四NMOS管的栅极接收正向高压，对应字线切换单元输出接地；或者，所述第三PMOS管的栅极和源极、所述第三NMOS管的栅极接收正向高压，所述第三NMOS管的源极、所述第四NMOS管的栅极和源极接地，对应字线切换单元输出接地。
10.根据权利要求8所述的行译码电路，其特征在于：擦除操作时：
选中的字线对应的字线切换单元中，所述第三PMOS管的源极接地，所述第三PMOS管的栅极、所述第三NMOS管的栅极接收电源电压，所述第三NMOS管的源极、所述第四NMOS管的栅极和源极接收负向高压，对应字线切换单元输出负向高压；
不选中的字线对应的字线切换单元中，所述第三PMOS管的源极接地，所述第三PMOS管的栅极、所述第三NMOS管的栅极和源极、所述第四NMOS管的栅极和源极接收负向高压，对应字线切换单元输出接地。
11.根据权利要求8所述的行译码电路，其特征在于：过擦检测操作时：
选中的字线对应的字线切换单元中，所述第三PMOS管的源极接地，所述第三PMOS管的栅极、所述第三NMOS管的栅极和源极、所述第四NMOS管的栅极和源极接收负向高压，对应字线切换单元输出接地；
不选中的字线对应的字线切换单元中，所述第三PMOS管的源极及所述第三NMOS管和所述第四NMOS管的源极接负向高压，所述第三PMOS管、所述第三NMOS管及所述第四NMOS管的栅极接收电源电压，对应字线切换单元输出负向高压。
12.根据权利要求1-11任意一项所述的行译码电路，其特征在于：
当
Figure 128781DEST_PATH_IMAGE002
为奇数时，
Figure 840385DEST_PATH_IMAGE003
；
当
Figure 518622DEST_PATH_IMAGE004
为偶数时，
Figure 719796DEST_PATH_IMAGE005
。
13.一种存储器，其特征在于，所述存储器至少包括：
存储阵列，列译码电路，读出电路及如权利要求1-12任意一项所述的行译码电路；
所述行译码电路连接所述存储阵列的字线，基于地址信号选通所述存储阵列的相应行；
所述列译码电路连接所述存储阵列的位线，基于所述地址信号选通所述存储阵列的相应列；
所述读出电路连接所述列译码电路，从所述列译码电路获取相应的数据读出。
CN202110669338.6A 2021-06-17 2021-06-17 行译码电路及存储器 Active CN113129976B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202110669338.6A CN113129976B (zh) 2021-06-17 2021-06-17 行译码电路及存储器
TW110141861A TWI797825B (zh) 2021-06-17 2021-11-10 行解碼電路及記憶體
KR1020210190723A KR102413281B1 (ko) 2021-06-17 2021-12-29 로우 디코딩 회로 및 메모리
US17/566,643 US11410738B1 (en) 2021-06-17 2021-12-30 Word line decoding circuit and memory
JP2022007377A JP7044953B1 (ja) 2021-06-17 2022-01-20 行デコーダ回路及びメモリ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110669338.6A CN113129976B (zh) 2021-06-17 2021-06-17 行译码电路及存储器

Publications (2)

Publication Number Publication Date
CN113129976A true CN113129976A (zh) 2021-07-16
CN113129976B CN113129976B (zh) 2021-09-03

Family

ID=76783033

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110669338.6A Active CN113129976B (zh) 2021-06-17 2021-06-17 行译码电路及存储器

Country Status (5)

Country Link
US (1) US11410738B1 (zh)
JP (1) JP7044953B1 (zh)
KR (1) KR102413281B1 (zh)
CN (1) CN113129976B (zh)
TW (1) TWI797825B (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1164926A (zh) * 1995-08-04 1997-11-12 爱特梅尔股份有限公司 高速、低压非易失存储器
US20040230736A1 (en) * 2003-01-21 2004-11-18 Stmicroelectronics S.A. Negative voltage word line decoder, having compact terminating elements
CN1744232A (zh) * 2004-09-03 2006-03-08 海力士半导体有限公司 闪存装置及其闪存单元的擦除方法
CN1985330A (zh) * 2004-08-05 2007-06-20 富士通株式会社 半导体存储器
CN101079323A (zh) * 2006-05-23 2007-11-28 恩益禧电子股份有限公司 稳定地进行擦除操作的非易失性半导体存储装置及其操作方法
CN101471133A (zh) * 2007-12-27 2009-07-01 株式会社日立制作所 半导体装置
US20140269140A1 (en) * 2013-03-14 2014-09-18 Padmaraj Sanjeevarao Non-volatile memory (nvm) with word line driver/decoder using a charge pump voltage
CN104658604A (zh) * 2015-02-10 2015-05-27 上海华虹宏力半导体制造有限公司 高压行译码电路
US20180233204A1 (en) * 2016-06-24 2018-08-16 SK Hynix Inc. Semiconductor memory device and operating method thereof
CN112652337A (zh) * 2019-10-10 2021-04-13 上海磁宇信息科技有限公司 存储器的行译码器
CN112652338A (zh) * 2019-10-10 2021-04-13 上海磁宇信息科技有限公司 存储器的行译码器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001338490A (ja) * 2000-05-25 2001-12-07 Nec Corp 半導体記憶装置
KR102053282B1 (ko) * 2012-08-08 2019-12-06 에스케이하이닉스 주식회사 어드레스 디코더, 그것의 포함하는 반도체 메모리 장치, 그리고 그것의 동작 방법
JP6495024B2 (ja) * 2015-01-29 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
US9406375B1 (en) * 2015-12-04 2016-08-02 International Business Machines Corporation Write address synchronization in 2 read/1write SRAM arrays
JP7065637B2 (ja) * 2018-02-22 2022-05-12 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1164926A (zh) * 1995-08-04 1997-11-12 爱特梅尔股份有限公司 高速、低压非易失存储器
CN1479317A (zh) * 1995-08-04 2004-03-03 ÷˹���ɷݹ�˾ 高速、低压非易失存储器
US20040230736A1 (en) * 2003-01-21 2004-11-18 Stmicroelectronics S.A. Negative voltage word line decoder, having compact terminating elements
CN1985330A (zh) * 2004-08-05 2007-06-20 富士通株式会社 半导体存储器
CN1744232A (zh) * 2004-09-03 2006-03-08 海力士半导体有限公司 闪存装置及其闪存单元的擦除方法
CN101079323A (zh) * 2006-05-23 2007-11-28 恩益禧电子股份有限公司 稳定地进行擦除操作的非易失性半导体存储装置及其操作方法
CN101471133A (zh) * 2007-12-27 2009-07-01 株式会社日立制作所 半导体装置
US20140269140A1 (en) * 2013-03-14 2014-09-18 Padmaraj Sanjeevarao Non-volatile memory (nvm) with word line driver/decoder using a charge pump voltage
CN104658604A (zh) * 2015-02-10 2015-05-27 上海华虹宏力半导体制造有限公司 高压行译码电路
US20180233204A1 (en) * 2016-06-24 2018-08-16 SK Hynix Inc. Semiconductor memory device and operating method thereof
CN112652337A (zh) * 2019-10-10 2021-04-13 上海磁宇信息科技有限公司 存储器的行译码器
CN112652338A (zh) * 2019-10-10 2021-04-13 上海磁宇信息科技有限公司 存储器的行译码器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
T. TANZAWA等: "Circuit techniques for a 1.8-V-only NAND flash memory", 《 IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *

Also Published As

Publication number Publication date
KR102413281B1 (ko) 2022-06-24
JP2023000998A (ja) 2023-01-04
JP7044953B1 (ja) 2022-03-30
TWI797825B (zh) 2023-04-01
US11410738B1 (en) 2022-08-09
TW202301337A (zh) 2023-01-01
CN113129976B (zh) 2021-09-03

Similar Documents

Publication Publication Date Title
US9466380B2 (en) Semiconductor memory column decoder device and method
US6665229B2 (en) Semiconductor memory device row decoder structures having reduced layout area, and methods of operating the same
JP2008010082A (ja) 不揮発性半導体記憶装置及びワード線駆動方法
US5991198A (en) Local row decoder and associated control logic for fowler-nordheim tunneling based flash memory
US6198685B1 (en) Word-line driving circuit and semiconductor memory device
US7362614B2 (en) Non-volatile semiconductor storage apparatus
CN106158022B (zh) 一种用于共源架构嵌入式闪存的字线驱动电路及其方法
US9275708B2 (en) Row address decoding block for non-volatile memories and methods for decoding pre-decoded address information
US6064623A (en) Row decoder having global and local decoders in flash memory devices
US8213235B2 (en) Nonvolatile memory device
CN115910129A (zh) 非易失性存储器和电子装置
CN113129976B (zh) 行译码电路及存储器
US8873312B2 (en) Decoder circuit of semiconductor storage device
US20070195605A1 (en) Row selector with reduced area occupation for semiconductor memory devices
JP5183677B2 (ja) 半導体記憶装置
US7035162B2 (en) Memory devices including global row decoders and operating methods thereof
JP5745086B2 (ja) Ｎｏｒロジックワード線選択
JP6744893B2 (ja) 不揮発性半導体記憶装置
US11735275B2 (en) High voltage switch circuit and semiconductor memory device having the same
JP2011187141A (ja) 転送回路及びそれを用いた不揮発性半導体記憶装置
US7889550B1 (en) Control driver for memory and related method
CN118136067A (zh) 字线解码电路、存储芯片和字线解码控制方法
CN115985374A (zh) 读出数据的比较电路和芯片
CN117912510A (zh) 一种字线解码电路与半导体存储器
CN112885393A (zh) 一种闪存存储器字线驱动电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant