TWI797825B - 行解碼電路及記憶體 - Google Patents

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Abstract

一種行解碼電路及記憶體，包括：第一地址解碼模組，得到字線邏輯訊號；字線預解碼模組，解碼得到字線預解碼訊號及第一開關訊號；第二地址解碼模組，得到第一及第二選擇訊號；第三地址解碼模組，得到第三選擇訊號；第一電平轉換模組，對第一選擇訊號電平轉換得到第一及第二控制訊號；第二電平轉換模組，對第二選擇訊號電平轉換得到第三及第四控制訊號；第三電平轉換模組，對第三選擇訊號電平轉換得到第五控制訊號；字線切換開關訊號產生模組，基於各控制訊號產生第二開關訊號；字線切換模組，基於第一及第二開關訊號產生字線訊號。本發明可以有效地減少行解碼電路中電平轉換電路的數量，從而大大減小了行解碼電路所佔的面積。

Description

行解碼電路及記憶體
本發明涉及半導體存儲技術領域，特別係涉及一種行解碼電路及記憶體。
當前時代下，現代電子設備和嵌入式結構的飛速發展和廣泛應用，高集成度電路晶片的需求日益提高，從而催生出一系列對積體電路晶片面積的限制要求。對於存放裝置而言，減小FLASH記憶體的晶片面積，一直是大容量甚至超大容量記憶體晶片所追求的目標。
非易失性記憶體在編程和讀取操作時選中的字線需要正向高電壓，在擦除操作時選中的字線需要負向高電壓。以n=2a為例，a為自然數，行解碼電路要產生n條帶有正向高電壓或者負向高電壓的字線，需要n/4個字線切換開關。那麼這些字線切換開關也必須是正向高電壓或者負向高電壓的。對於傳統設計來說，每一個字線切換開關都需要自己的電平轉換電路。那麼這樣就需要n/4個電平轉換電路；產品容量越大，所需要的字線切換開關越多，相應的電平轉換電路越多，佔用晶片面積越大，不利於小型化，不利於降低成本。
因此，如何進一步減小記憶體面積、降低成本，已成為本領域技術人員亟待解決的問題之一。
鑒於上述現有技術的缺點，本發明的目的在於提供一種行解碼電路及記憶體(或稱為存儲器)，用於解決現有技術中記憶體面積大，成本高等問題。
為實現上述目的及其他相關目的，本發明提供一種行解碼電路，該行解碼電路至少包括：第一位址解碼模組，接收第一至第J位元位址(或稱為地址)訊號，並解碼(或稱為譯碼)得到字線邏輯訊號；字線預解碼模組，連接於該第一位址解碼模組的輸出端，基於低壓電壓源和/或高壓電壓源對該字線邏輯訊號進行解碼，得到字線預解碼訊號及第一開關訊號；第二位址解碼模組，接收第J+1至第M+2位元位址訊號，並解碼得到第一選擇訊號及第二選擇訊號；第三位址解碼模組，接收第M+3至第log2 n位元位址訊號，並解碼得到第三選擇訊號；第一電平轉換模組，連接於該第二位址解碼模組的輸出端，基於該低壓電壓源和/或該高壓電壓源對該第一選擇訊號進行電平轉換，得到第一控制訊號及第二控制訊號；第二電平轉換模組，連接於該第二位址解碼模組的輸出端，基於該低壓電壓源和/或該高壓電壓源對該第二選擇訊號進行電平轉換，得到第三控制訊號及第四控制訊號； 第三電平轉換模組，連接於該第三位址解碼模組的輸出端，基於該低壓電壓源和/或該高壓電壓源對該第三選擇訊號進行電平轉換，得到第五控制訊號；字線切換開關訊號產生模組，連接於該第一電平轉換模組、該第二電平轉換模組及該第三電平轉換模組的輸出端，基於該第一控制訊號、第二控制訊號、第三控制訊號、第四控制訊號及第五控制訊號產生第二開關訊號；字線切換模組，連接於該字線預解碼模組及該字線切換開關訊號產生模組的輸出端，基於該第一開關訊號及該第二開關訊號產生k位元字線訊號；其中，k=2a，則k=n；若k≠2a，則n/2<k<n；n=2a，a為自然數，J為介於1和M+1之間的自然數，M為任意自然數。
可選地，該行解碼電路還包括高負壓切換模組，該高負壓切換模組接收負向電壓及正向電壓，並基於操作模式切換相應電壓值的高壓電壓源及低壓電壓源輸出。
更可選擇性地，該正向電壓的值為5V~9.5V，該負向電壓的值為-8V~-9.75V。
可選地，該字線切換開關訊號產生模組包括多個字線切換開關訊號產生單元，各字線切換開關訊號產生單元包括第一PMOS電晶體、第二PMOS電晶體、第一NMOS電晶體及第二NMOS電晶體；該第一PMOS電晶體與該第一NMOS電晶體的柵極連接該第五控制訊號，該第一PMOS電晶體的源極連接該第三控制訊號，該第一NMOS電晶體的源極連接該第一控制訊號；該第二PMOS電晶體的源極連接該第三控制訊號， 柵極連接該第二控制訊號；汲極連接該第一PMOS電晶體及該第一NMOS電晶體的汲極；該第二NMOS電晶體的柵極連接該第四控制訊號，源極連接該低壓電壓源；該第一PMOS電晶體、該第二PMOS電晶體、該第一NMOS電晶體及該第二NMOS電晶體的汲極連接在一起並輸出開關訊號。
更可選地，編程和讀取操作時：選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體及該第一NMOS電晶體的柵極、該第一PMOS電晶體的源極、該第二PMOS電晶體的柵極和源極接收正向高壓，該第一NMOS電晶體的源極、該第二NMOS電晶體的柵極和源極接地，對應字線切換開關訊號產生單元輸出接地；不選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體及該第二PMOS電晶體的源極接收正向高壓，該第一PMOS電晶體及該第一NMOS電晶體的柵極、該第二PMOS電晶體的柵極、該第二NMOS電晶體的柵極和源極接地，該第一NMOS電晶體的源極浮空，對應字線切換開關訊號產生單元輸出正向高壓。
更可選地，擦除操作時：選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體的源極、該第二PMOS電晶體的源極和柵極接收電源電壓，該第一PMOS電晶體及該第一NMOS電晶體的柵極、該第一NMOS電晶體的源極、該第二NMOS電晶體的柵極和源極接收負向高壓，對應字線切換開關訊號產生單元輸出電源電壓；不選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體及該第一NMOS電晶體的柵極、該第二NMOS電晶體的柵極接收電 源電壓，該第二PMOS電晶體的柵極、該第二NMOS電晶體的源極接收負向高壓，該第一PMOS電晶體及該第二PMOS電晶體的源極、該第一NMOS電晶體的源極浮空，對應字線切換開關訊號產生單元輸出負向高壓。
更可選地，過擦檢測操作時：選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體、該第一NMOS電晶體及該第二PMOS電晶體的柵極、該第一PMOS電晶體及該第二PMOS電晶體的源極接收電源電壓，該第一NMOS電晶體的源極、該第二NMOS電晶體的柵極和源極接收負向高壓，對應字線切換開關訊號產生單元輸出負向高壓；不選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體及該第二PMOS電晶體的源極接收電源電壓，該第一PMOS電晶體及該第一NMOS電晶體的柵極，該第二PMOS電晶體的柵極、該第二NMOS電晶體的柵極和源極接收負向高壓，該第一NMOS電晶體的源極浮空，對應字線切換開關訊號產生單元輸出電源電壓。
可選地，該字線切換模組包括k個字線切換單元，各字線切換單元包括第三PMOS電晶體、第三NMOS電晶體及第四NMOS電晶體；該第三PMOS電晶體的源極連接該字線預解碼訊號，柵極連接該第二開關訊號；該第三NMOS電晶體的源極連接該低壓電壓源，柵極連接該第二開關訊號；該第四NMOS電晶體的源極連接該低壓電壓源，柵極連接該第一開關訊號；該第三PMOS電晶體、該第三NMOS電晶體及該第四NMOS電晶體的汲極連接在一起並輸出字線訊號。
更可選地，編程和讀取操作時： 選中的字線對應的字線切換單元中，該第三PMOS電晶體的源極接收正向高壓，該第三PMOS電晶體的柵極、該第三NMOS電晶體的柵極和源極、該第四NMOS電晶體的柵極和源極接地，對應字線切換單元輸出正向高壓；不選中的字線對應的字線切換單元中，該第三PMOS電晶體、該第三NMOS電晶體及該第四NMOS電晶體的柵極接收正向高壓，該第三PMOS電晶體、該第三NMOS電晶體及該第四NMOS電晶體的源極接地，對應字線切換單元輸出接地；或者，該第三PMOS電晶體的柵極和源極、該第三NMOS電晶體的柵極和源極、該第四NMOS電晶體的源極接地，該第四NMOS電晶體的柵極接收正向高壓，對應字線切換單元輸出接地；或者，該第三PMOS電晶體的柵極和源極、該第三NMOS電晶體的柵極接收正向高壓，該第三NMOS電晶體的源極、該第四NMOS電晶體的柵極和源極接地，對應字線切換單元輸出接地。
更可選地，擦除操作時：選中的字線對應的字線切換單元中，該第三PMOS電晶體的源極接地，該第三PMOS電晶體的柵極、該第三NMOS電晶體的柵極接收電源電壓，該第三NMOS電晶體的源極、該第四NMOS電晶體的柵極和源極接收負向高壓，對應字線切換單元輸出負向高壓；不選中的字線對應的字線切換單元中，該第三PMOS電晶體的源極接地，該第三PMOS電晶體的柵極、該第三NMOS電晶體的柵極和源極、該第四NMOS電晶體的柵極和源極接收負向高壓，對應字線切換單元輸出接地。
更可選地，過擦檢測操作時： 選中的字線對應的字線切換單元中，該第三PMOS電晶體的源極接地，該第三PMOS電晶體的柵極、該第三NMOS電晶體的柵極和源極、該第四NMOS電晶體的柵極和源極接收負向高壓，對應字線切換單元輸出接地；不選中的字線對應的字線切換單元中，該第三PMOS電晶體的源極及該第三NMOS電晶體和該第四NMOS電晶體的源極接負向高壓，該第三PMOS電晶體、該第三NMOS電晶體及該第四NMOS電晶體的柵極接收電源電壓，對應字線切換單元輸出負向高壓。
更可選地，當log2 n為奇數時，
Figure 110141861-A0305-02-0009-1
；當log2 n為偶數時，
Figure 110141861-A0305-02-0009-2
為實現上述目的及其他相關目的，本發明提供一種記憶體，該記憶體至少包括：存儲陣列，列解碼電路，讀出電路及上述行解碼電路；該行解碼電路連接該存儲陣列的字線，基於位址訊號選通該存儲陣列的相應行；該列解碼電路連接該存儲陣列的位元線，基於該位址訊號選通該存儲陣列的相應列；該讀出電路連接該列解碼電路，從該列解碼電路獲取相應的資料讀出。如上所述，本發明的行解碼電路及記憶體，具有以下有益效果：本發明的行解碼電路及記憶體基於創新結構的字線切換開關訊號產生模組及字線切換模組，有效地減少行解碼電路中電平轉換電路的數量， 從而大大減小了行解碼電路所占的面積，進一步減小記憶體體積、降低成本。
1:行解碼電路
11:第一位址解碼模組
12:字線預解碼模組
13:第二位址解碼模組
14:第三位址解碼模組
15:第一電平轉換模組
16:第二電平轉換模組
17:第三電平轉換模組
18:字線切換開關訊號產生模組
181:字線切換開關訊號產生單元
19:字線切換模組
191:字線切換單元
10:高負壓切換模組
2:列解碼電路
3:存儲陣列
4:讀出電路
圖1，係本發明的行解碼電路的結構示意圖。
圖2，係本發明的字線切換開關訊號產生單元的結構示意圖。
圖3，係本發明的字線切換單元的結構示意圖。
圖4，係本發明的高負壓切換模組的真值表。
圖5，係本發明的位址解碼模組以及字線預解碼模組的真值表。
圖6，係本發明的位址解碼模組以及字線切換開關訊號產生模組的真值表。
圖7，係本發明的字線切換開關訊號產生模組的真值表。
圖8，係本發明的記憶體的結構示意圖。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
請參閱圖1~圖8。需要說明的是，本實施例中所提供的圖式僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局型態也可能更為複雜。
實施例一
如圖1所示，本實施例提供一種行解碼電路1，該行解碼電路1包括：第一位址解碼模組11、字線預解碼模組12、第二位址解碼模組13、第三位址解碼模組14、第一電平轉換模組15、第二電平轉換模組16、第三電平轉換模組17、字線切換開關訊號產生模組18及字線切換模組19。
如圖1所示，該第一位址解碼模組11接收第一至第J位元位址訊號，並解碼(或稱為譯碼)得到字線邏輯訊號。
具體地，在本實施例中，J=2，該第一位址解碼模組11為二四解碼器，該第一位址解碼模組11接收第一及第二位元位址訊號ADDR<1：0>，並對第一及第二位元位址訊號ADDR<1：0>進行解碼得到4位元的字線邏輯訊號WL_LOGIC<3：0>。在實際使用中，可根據需要設置該位址(或稱為地址)解碼模組的位元數，不以本實施例為限。
如圖1所示，該字線預解碼模組12連接於該第一位址解碼模組11的輸出端，基於電壓源對該字線邏輯訊號進行解碼，得到字線預解碼訊號及第一開關訊號。
具體地，在本實施例中，該字線預解碼模組12接收4位元字線邏輯訊號WL_LOGIC<3：0>，通過預解碼得到4位元字線預解碼訊號WL_PRE<3：0>及4位元第一開關訊號NGATE<3：0>。該字線預解碼訊號及該第一開關訊號的位元數與該字線邏輯訊號的位元數一致，可根據實際需要調整該字線預解碼訊號及該第一開關訊號的位元數，在此不一一贅述。
如圖1所示，該第二位址解碼模組13接收第J+1至第M+2位元位址訊號，並解碼得到第一選擇訊號及第二選擇訊號。
具體地，在本實施例中，
Figure 110141861-A0305-02-0012-3
，此時，log2 n為奇數，該第二位址解碼模組13接收第3位元至第log2
Figure 110141861-A0305-02-0012-14
+2位元位址訊號ADDR<log2
Figure 110141861-A0305-02-0012-13
+1：2>，並對第3位至第log2
Figure 110141861-A0305-02-0012-15
+2位元位址訊號ADDR<log2
Figure 110141861-A0305-02-0012-16
+1：2>進行解碼得到
Figure 110141861-A0305-02-0012-10
位元第一選擇訊號PG_SEL<
Figure 110141861-A0305-02-0012-8
-1：0>及
Figure 110141861-A0305-02-0012-7
位元第二選擇訊號NG_SEL<
Figure 110141861-A0305-02-0012-9
-1：0>。該第一選擇訊號及該第二選擇訊號的位元數為2M位元，可根據M的數值確定該第一選擇訊號及該第二選擇訊號的位元數，在此不一一贅述。
如圖1所示，該第三位址解碼模組14接收第M+3至第log2 n位元位址訊號，並解碼得到第三選擇訊號。
具體地，在本實施例中，該第三位址解碼模組14接收第log2
Figure 110141861-A0305-02-0012-17
+3至第log2 n位元位址訊號ADDR<log2 n-1：log2
Figure 110141861-A0305-02-0012-19
+2>，並對第log2
Figure 110141861-A0305-02-0012-18
+3至第log2 n位元位址訊號ADDR<log2 n-1：log2
Figure 110141861-A0305-02-0012-22
+2>進行解碼得到
Figure 110141861-A0305-02-0012-20
位元第三選擇訊號LS_SEL<
Figure 110141861-A0305-02-0012-21
-1：0>。該第三選擇訊號的位元數為2M+1位元，可根據M的數值確定該第三選擇訊號的位元數，在此不一一贅述。
如圖1所示，該第一電平轉換模組15連接於該第二位址解解碼模組13的輸出端，基於該低壓電壓源或該高壓電壓源對該第一選擇訊號進行電平轉換，得到第一控制訊號及第二控制訊號。
具體地，在本實施例中，該第一電平轉換模組15接收第一選擇訊號PG_SEL<
Figure 110141861-A0305-02-0013-27
-1：0>，並通過電平轉換得到
Figure 110141861-A0305-02-0013-25
位元第一控制訊號ND2<
Figure 110141861-A0305-02-0013-24
-1：0>及
Figure 110141861-A0305-02-0013-28
位元第二控制訊號PG_OUT<
Figure 110141861-A0305-02-0013-26
-1：0>。該第一控制訊號及該第二控制訊號的位元數與該第一選擇訊號一致，在此不一一贅述。
如圖1所示，該第二電平轉換模組16連接於該第二位址解碼模組13的輸出端，基於該低壓電壓源或該高壓電壓源對該第二選擇訊號進行電平轉換，得到第三控制訊號及第四控制訊號。
具體地，在本實施例中，該第二電平轉換模組16接收第二選擇訊號NG_SEL<
Figure 110141861-A0305-02-0013-31
-1：0>，並通過電平轉換得到
Figure 110141861-A0305-02-0013-29
位元第三控制訊號PS0<
Figure 110141861-A0305-02-0013-30
-1：0>及
Figure 110141861-A0305-02-0013-32
位元第四控制訊號NG_OUT<
Figure 110141861-A0305-02-0013-33
-1：0>。該第三控制訊號及該第四控制訊號的位元數與該第二選擇訊號一致，在此不一一贅述。
如圖1所示，該第三電平轉換模組17連接於該第三位址解碼模組14的輸出端，基於該低壓電壓源或該高壓電壓源對該第三選擇訊號進行電平轉換，得到第五控制訊號。
具體地，在本實施例中，該第三電平轉換模組17接收該第三選擇訊號LS_SEL<
Figure 110141861-A0305-02-0013-36
-1：0>，並通過電平轉換得到
Figure 110141861-A0305-02-0013-35
位元第五控制訊號LS_OUT<
Figure 110141861-A0305-02-0013-37
-1：0>。該第五控制訊號的位元數與該第三選擇訊號一致，在此不一一贅述。
如圖1所示，該字線切換開關訊號產生模組18連接於該第一電平轉換模組15、該第二電平轉換模組16及該第三電平轉換模組17的輸出端，基於該第一控制訊號、第二控制訊號、第三控制訊號、第四控制訊號及第五控制訊號產生第二開關訊號。
具體地，在本實施例中，該字線切換開關訊號產生模組18包括n/4個字線切換開關訊號產生單元181，以產生n/4位元第二開關訊號NPGATE< n/4-1：0>。如圖2所示，作為示例，該字線切換開關訊號產生單元181包括第一PMOS電晶體PM1、第二PMOS電晶體PM2、第一NMOS電晶體NM1及第二NMOS電晶體NM2。該第一PMOS電晶體PM1與該第一NMOS電晶體NM1的柵極連接該第五控制訊號(以LS_OUT<0>為例)，該第一PMOS電晶體PM1的源極連接該第三控制訊號(以PS0<0>為例)，該第一NMOS電晶體NM1的源極連接該第一控制訊號(以ND2<0>為例)；該第二PMOS電晶體PM2的源極連接該第三控制訊號(以PS0<0>為例)，柵極連接該第二控制訊號(以PG_OUT<0>為例)；汲極連接該第一PMOS電晶體PM1及該第一NMOS電晶體NM1的汲極；該第二NMOS電晶體NM2的柵極連接該第四控制訊號(以NG_OUT<0>為例)，源極連接低壓電壓源NVL_IN；該第一PMOS電晶體PM1、該第二PMOS電晶體PM25、該第一NMOS電晶體NM1及該第二NMOS電晶體NM2的汲極連接在一起並輸出第二開關訊號(以NPGATE<0>為例)。
具體地，在編程和讀取操作時，選中的字線對應的第五控制訊號LS_OUT、第二控制訊號PG_OUT和第三控制訊號PS0為正向高壓VH，第一控制訊號ND2、第四控制訊號NG_OUT和負壓電壓源NVL_IN接地GND；此時第一PMOS電晶體PM1、第二PMOS電晶體PM2和第二NMOS電晶體NM2關閉，第一NMOS電晶體NM1打開，輸出的第二開關訊號NPGATE接地GND。不選中的字線對應的第三控制訊號PS0為正向高壓VH，第五控制訊號LS_OUT、第二控制訊號PG_OUT、第四控制訊號NG_OUT和負壓電壓源NVL_IN接地GND，第一控制訊號ND2為浮空；此時第一NMOS電晶體NM1和第二NMOS電晶體NM2關閉，第一PMOS電晶體PM1和第二PMOS電晶體PM2打開，輸出的第二開關訊號NPGATE為正向高壓VH。
具體地，在擦除操作的時候，選中的字線對應的第二控制訊號PG_OUT和第三控制訊號PS0為電源電壓VDD(正向電壓值)，第一控制訊號ND2、第四控制訊號NG_OUT、第五控制訊號LS_OUT和負壓電壓源NVL_IN為負向高壓VN；此時第一NMOS電晶體NM1、第二NMOS電晶體NM2和第 二PMOS電晶體PM2關閉，第一PMOS電晶體PM1打開，輸出的第二開關訊號NPGATE為電源電壓VDD。不選中的字線對應的第五控制訊號LS_OUT和第四控制訊號NG_OUT為電源電壓VDD，第二控制訊號PG_OUT和負壓電壓源NVL_IN為負向高壓VN，第一控制訊號ND2和第三控制訊號PS0浮空；此時第一PMOS電晶體PM1關閉，第一NMOS電晶體NM1、第二PMOS電晶體PM2及第二PMOS電晶體NM2打開，輸出的第二開關訊號NPGATE為負向高壓VN。
具體地，在過擦檢測操作時，選中的字線對應的第五控制訊號LS_OUT、第二控制訊號PG_OUT和第三控制訊號PS0為電源電壓VDD，第一控制訊號ND2、第四控制訊號NG_OUT和負壓電壓源NVL_IN為負向高壓VN；此時第一PMOS電晶體PM1、第二PMOS電晶體PM2和第二NMOS電晶體NM2關閉，第一NMOS電晶體NM1打開，輸出的第二開關訊號NPGATE為負向高壓VN。不選中的字線對應的第三控制訊號PS0為電源電壓VDD，第五控制訊號LS_OUT、第二控制訊號PG_OUT、第四控制訊號NG_OUT和負壓電壓源NVL_IN為負向高壓VN，第一控制訊號ND2為浮空；此時第一NMOS電晶體NM1和第二NMOS電晶體NM2關閉，第一PMOS電晶體PM1和第二PMOS電晶體PM2打開，輸出的第二開關訊號NPGATE為電源電壓VDD。
如圖1所示，該字線切換模組19連接於該字線預解碼模組12及該字線切換開關訊號產生模組18的輸出端，基於該第一開關訊號及該第二開關訊號產生k位元字線訊號。
具體地，在本實施例中，該字線切換模組19包括n(其中，n=k)個字線切換單元191，以產生n位元字線訊號WL<n-1：0>。如圖3所示，作為示例，該字線切換單元191包括第三PMOS電晶體PM3、第三NMOS電晶體NM3及第四NMOS電晶體NM4。該第三PMOS電晶體PM3的源極連接該字線預解碼訊號(以WL_PRE<0>為例)，柵極連接該第二開關訊號(以NPGATE<0>為例)；該第三NMOS電晶體NM3的源極連接該低壓電壓源NVL_IN，柵極連接 該第二開關訊號(以NPGATE<0>為例)；該第四NMOS電晶體NM4的源極連接低壓電壓源NVL_IN，柵極連接該第一開關訊號(以NGATE<0>為例)；該第三PMOS電晶體PM3、該第三NMOS電晶體NM3及該第四NMOS電晶體NM4的汲極連接在一起並輸出字線訊號。
具體地，在編程和讀取操作時，選中的字線對應的字線預解碼訊號WL_PRE為正向高壓VH，第一開關訊號NGATE、低壓電壓源NVL_IN和第二開關訊號NPGATE接地GND；此時第三NMOS電晶體NM3和第四NMOS電晶體NM4關閉，第三PMOS電晶體PM3打開，選中的字線WL為正向高壓VH。對於不選中的字線分為三種情況，第一種情況：第二開關訊號NPGATE和字線預解碼訊號WL_PRE都不選中，則字線預解碼訊號WL_PRE和低壓電壓源NVL_IN接地GND，第二開關訊號NPGATE和第一開關訊號NGATE為正向高壓VH；此時第三PMOS電晶體PM3關閉，第三NMOS電晶體NM3和第四PMOS電晶體NM4打開，不選中的字線WL接地GND。第二種情況：第二開關訊號NPGATE選中、字線預解碼訊號WL_PRE不選中，第一開關訊號NGATE為正向高壓VH，第二開關訊號NPGATE、字線預解碼訊號WL_PRE和低壓電壓源NVL_IN接地GND；此時第三PMOS電晶體PM3和第四NMOS電晶體NM4打開，第三NMOS電晶體NM3關閉，不選中的字線WL接地GND。第三種情況：第二開關訊號NPGATE不選中、字線預解碼訊號WL_PRE選中，第二開關訊號NPGATE和字線預解碼訊號WL_PRE為正向高壓VH，第一開關訊號NGATE和低壓電壓源NVL_IN接地GND；此時第四NMOS電晶體NM4和第三PMOS電晶體PM3關閉，第三NMOS電晶體NM3打開，不選中的字線WL接地GND。
具體地，在擦除操作時，作為示例，存儲單元陣列中至少以4條字線為一個單位同時擦除。所有的字線預解碼訊號WL_PRE均接地GND，選中的字線對應的第二開關訊號NPGATE為電源電壓VDD，第一開關訊號NGATE和低壓電壓源NVL_IN為負向高壓VN；此時第三PMOS電晶體PM3和第四 NMOS電晶體NM4關閉，第三NMOS電晶體NM3打開，選中的字線WL為負向高壓VN。不選中的字線對應的第二開關訊號NPGATE，第一開關訊號NGATE和低壓電壓源NVL_IN均為負向高壓VN，此時第三NMOS電晶體NM3和第四NMOS電晶體NM4關閉，第三PMOS電晶體PM3打開，不選中的字線WL接地GND。
具體地，在過擦檢測操作時，作為示例，存儲單元陣列中至少以4條字線為一個單位同時做過擦檢測。選中的字線對應的字線預解碼訊號WL_PRE接地GND，第一開關訊號NGATE、低壓電壓源NVL_IN和第二開關訊號NPGATE為負向高壓VN；此時第三NMOS電晶體NM3和第四NMOS電晶體NM4關閉，第三PMOS電晶體PM3打開，選中的字線WL接地GND。對於不選中字線對應的第二開關訊號NPGATE和第一開關訊號NGATE接電源電壓VDD，字線預解碼訊號WL_PRE接負向高壓VN，低壓電壓源NVL_IN為負向高壓VN；此時第三NOMS電晶體NM3和第四NMOS電晶體NM4打開，第三PMOS電晶體PM3關閉，不選中的字線WL為負向高壓VN。
作為示例，在本實施例中，各字線切換單元191以4個為一組，同一組的字線切換單元接收不同的字線預解碼訊號及不同的第一開關訊號。在實際使用中，可根據需要設置各字線切換單元接收的訊號，不以本實施例為限。
需要說明的是，在本實施例中，k=2a，則k=n；在實際使用中，若k≠2a，則n/2<k<n；n=2a，a為自然數；可根據實際需要設置k、n的數值。在本實施例中，log2 n為奇數，則
Figure 110141861-A0305-02-0017-38
，該第一選擇訊號、該第二選擇訊號、該第一控制訊號、該第二控制訊號、該第三控制訊號及該第四控制訊號的位元數為
Figure 110141861-A0305-02-0017-41
位元，該第三選擇訊號及該第五控制訊號的位元數為
Figure 110141861-A0305-02-0017-39
位。在實際使用中，若log2 n為偶數，則
Figure 110141861-A0305-02-0017-42
，該第一選擇訊號、該第二選擇訊號、該第一控制訊號、該第二控制訊號、該第三控制訊號及該第四控制訊號的位元 數為
Figure 110141861-A0305-02-0018-43
位元，該第三選擇訊號及該第五控制訊號的位元數為
Figure 110141861-A0305-02-0018-44
位；在此不一一贅述。
作為本發明的另一種實現方式，該行解碼電路1還包括高負壓切換模組10，該高負壓切換模組10接收正向電壓HVL及負向電壓NVL，並基於操作模式設置相應電壓值的高壓電壓源HVL_IN及低壓電壓源NVL_IN並輸出。作為示例，該正向電壓由高壓電荷泵提供，該負向電壓由負壓電荷泵提供，該正向電壓的值為5V~9.5V，該負向電壓的值為-8V~-9.75V；在實際使用中可根據需要設置電壓值及正向電壓和負向電壓的來源，不以本實施例為限。如圖4所示，在本實施例中，當處於編程或讀取模式時，該高壓電壓源HVL_IN為正向高壓VH，該低壓電壓源NVL_IN接地GND；當處於擦除模式時，該高壓電壓源HVL_IN為電源電壓VDD，該低壓電壓源NVL_IN為負向高壓VN；處於過擦檢測模式時，該高壓電壓源HVL_IN為電源電壓VDD，該低壓電壓源NVL_IN負向高壓VN。在實際使用中，可根據需要設置不同模式下該高壓電壓源HVL_IN及該低壓電壓源NVL_IN對應的電壓值。
如圖5-圖7所示為本實施例的各模組的真值表，作為示例，該第一位址解碼模組11執行編程和讀取操作時，選中的WL_LOGIC為邏輯高電平(即邏輯1)，不選中的WL_LOGIC為邏輯低電平(即邏輯0)；執行擦除操作時，所有的WL_LOGIC均為邏輯0；執行過擦檢測操作時，選中的WL_LOGIC為邏輯0，不選中的WL_LOGIC為邏輯1。該第二位址解碼模組13在執行編程和讀取操作時，選中的PG_SEL和NG_SEL均為邏輯1，不選中的PG_SEL為邏輯0，NG_SEL為邏輯1；執行擦除操作時，選中的PG_SEL和NG_SEL均為邏輯1，不選中的PG_SEL和NG_SEL均為邏輯0；執行過擦檢測操作時，選中的PG_SEL和NG_SEL均為邏輯1，不選中的PG_SEL為邏輯0，NG_SEL為邏輯1。該第三位址解碼模組14執行編程、讀取和過擦檢測操作時，選中的LS_SEL為邏輯1，不選中的LS_SEL為邏輯0；做擦除操作時，選中的LS_SEL為邏輯0，不選中的LS_SEL為邏輯1。該第一電平轉換模組15實現的功能是在輸入邏 輯0時，PG_OUT為NVL_IN，而PS0為浮空；輸入邏輯1時，PG_OUT為HVL_IN，而PS0為NVL_IN。該第二電平轉換模組16實現的功能是在輸入邏輯0時，NG_OUT為HVL_IN，PS0為浮空；在輸入邏輯1時，NG_OUT為NVL_IN，PS0為HVL_IN。該第三電平轉換模組17實現的功能是在輸入邏輯1時，LS_OUT為HVL_IN；在輸入邏輯0時，LS_OUT為NVL_IN。該字線預解碼模組12實現的功能為執行讀取和編程操作時，若輸入邏輯0，則WL_PRE為NVL_IN，NGATE為HVL_IN，若輸入邏輯1，則WL_PRE為HVL_IN，NGATE為NVL_IN；在執行擦除和過擦檢測操作時，若輸入邏輯0，則WL_PRE接地GND，NGATE為NVL_IN；若輸入邏輯1，則WL_PRE為NVL_IN，NGATE為HVL_IN。該高負壓切換模組10實現的功能為當執行擦除和過擦檢測操作時，HVL_IN為電源電壓VDD，NVL_IN為負壓電荷泵產生的負向高壓VN；在執行編程和讀取操作時，HVL_IN為正高壓電荷泵產生的正向高壓VH，NVL_IN接地GND。該字線切換開關訊號產生模組18實現的功能為在執行編程、讀取和過擦檢測操作時，選中的字線切換開關NPGATE為NVL_IN，不選中的字線切換開關NPGATE為HVL_IN；在做擦除操作時，選中的字線切換開關NPGATE為HVL_IN，不選中的字線切換開關NPGATE為NVL_IN。該字線切換模組19實現的功能為在執行編程和讀取操作時，選中的字線為HVL_IN，不選中的字線為NVL_IN；在執行擦除操作時，選中的字線為負向高壓VN，不選中的字線接地GND；在執行過擦檢測操作時，選中的字線接地GND，不選中的字線為負向高壓VN。在實際使用中，可根據需要設計真值表，不以本實施例為限。
在本實施例中，產生字線切換開關訊號只需要2×
Figure 110141861-A0305-02-0019-47
+
Figure 110141861-A0305-02-0019-45
個電平轉換電路(若log2 n為偶數，則需要的電平轉換電路數量則為2×
Figure 110141861-A0305-02-0019-48
+
Figure 110141861-A0305-02-0019-46
)。產品容量越大，所需要的字線切換開關越多，本發明在電平轉換電路上相比傳統設計減少的數量就越大，對面積的縮減就越明顯。
實施例二
如圖8所示，本實施例提供一種記憶體(或稱為存儲器)，該記憶體包括：行解碼電路1，列解碼電路2，存儲陣列3及讀出電路4。
如圖8所示，該行解碼電路1連接該存儲陣列3的字線，基於位址訊號選通該存儲陣列3的相應行。該行解碼電路1的結構及工作原理參見實施例一，在此不一一贅述。
如圖8所示，該列解碼電路2連接該存儲陣列3的位元線，基於該位址訊號選通該存儲陣列3的相應列。任意可實現列解碼的電路結構均適用于本發明，在此不一一贅述。
如圖8所示，該讀出電路4連接該列解碼電路2，從該列解碼電路2獲取相應的資料讀出。任意可實現資料讀出的電路結構均適用于本發明，在此不一一贅述。
綜上該，本發明提供一種行解碼電路及記憶體，包括：第一位址解碼模組，接收第一至第J位元位址訊號，並解碼得到字線邏輯訊號；字線預解碼模組，連接於該第一位址解碼模組的輸出端，基於低壓電壓源或高壓電壓源對該字線邏輯訊號進行解碼，得到字線預解碼訊號及第一開關訊號；第二位址解碼模組，接收第J+1至第M+2位元位址訊號，並解碼得到第一選擇訊號及第二選擇訊號；第三位址解碼模組，接收第M+3至第log2 n位元位址訊號，並解碼得到第三選擇訊號；第一電平轉換模組，連接於該第二位址解碼模組的輸出端，基於該低壓電壓源或該高壓電壓源對該第一選擇訊號進行電平轉換，得到第一控制訊號及第二控制訊號；第二電平轉換模組，連接於該第二位址解碼模組的輸出端，基於該低壓電壓源或該高壓電壓源對該第二選擇訊號進行電平轉換，得到第三控制訊號及第四控制訊號；第三電平轉換模組，連接於該第三位址解碼模組的輸出端，基於該低壓電壓源或該高壓電壓源對該第三選擇訊號進行電平轉換，得到第五控制訊號；字線切換開關訊號產生模組，連接於該第一電平轉換模組、該第二電平轉換模組及該第三電平轉換模組的輸出端，基於該第一 控制訊號、第二控制訊號、第三控制訊號、第四控制訊號及第五控制訊號產生第二開關訊號；字線切換模組，連接於該字線預解碼模組及該字線切換開關訊號產生模組的輸出端，基於該第一開關訊號及該第二開關訊號產生k位元字線訊號；其中，k=2a，則k=n；若k≠2a，則n/2<k<n；n為大於等於1的自然數，a為自然數，J為介於1和M+1之間的自然數。本發明可以有效地減少行解碼電路中電平轉換電路的數量，從而大大減小了行解碼電路所占的面積，越大容量的記憶體需要越多的字線，使用本發明的行解碼電路結構在減少面積上效果越明顯。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的申請專利範圍所涵蓋。
1          行解碼電路 11        第一位址解碼模組 12        字線預解碼模組 13        第二位址解碼模組 14        第三位址解碼模組 15        第一電平轉換模組 16        第二電平轉換模組 17        第三電平轉換模組 18        字線切換開關訊號產生模組 19        字線切換模組 10        高負壓切換模組

Claims (13)

  1. 一種行解碼電路，其特徵在於，所述行解碼電路至少包括：第一位址解碼模組，接收第一至第J位元位址訊號，並解碼得到字線邏輯訊號；字線預解碼模組，連接於該第一位址解碼模組的輸出端，基於低壓電壓源和/或高壓電壓源對該字線邏輯訊號進行解碼，得到字線預解碼訊號及第一開關訊號；第二位址解碼模組，接收第J+1至第M+2位元位址訊號，並解碼得到第一選擇訊號及第二選擇訊號；第三位址解碼模組，接收第M+3至第log2 n位元位址訊號，並解碼得到第三選擇訊號；第一電平轉換模組，連接於該第二位址解碼模組的輸出端，基於該低壓電壓源和/或該高壓電壓源對該第一選擇訊號進行電平轉換，得到第一控制訊號及第二控制訊號；第二電平轉換模組，連接於該第二位址解碼模組的輸出端，基於該低壓電壓源和/或該高壓電壓源對該第二選擇訊號進行電平轉換，得到第三控制訊號及第四控制訊號；第三電平轉換模組，連接於該第三位址解碼模組的輸出端，基於該低壓電壓源和/或該高壓電壓源對該第三選擇訊號進行電平轉換，得到第五控制訊號；字線切換開關訊號產生模組，連接於該第一電平轉換模組、該第二電平轉換模組及該第三電平轉換模組的輸出端，基於該第一控制訊號、該第二控制訊號、該第三控制訊號、該第四控制訊號及該第五控制訊號產生第二開關訊號；字線切換模組，連接於該字線預解碼模組及該字線切換開關訊號產生模組的輸出端，基於該第一開關訊號及該第二開關訊號產生k位元字線訊號； 其中，k=2a，則k=n；若k≠2a，則n/2<k<n；n=2a，a為自然數，J為介於1和M+1之間的自然數，M為任意自然數；其中，該字線切換模組包括k個字線切換單元，各字線切換單元包括第三PMOS電晶體、第三NMOS電晶體及第四NMOS電晶體；該第三PMOS電晶體的源極連接該字線預解碼訊號，柵極連接該第二開關訊號；該第三NMOS電晶體的源極連接該低壓電壓源，柵極連接該第二開關訊號；該第四NMOS電晶體的源極連接該低壓電壓源，柵極連接該第一開關訊號；該第三PMOS電晶體、該第三NMOS電晶體及該第四NMOS電晶體的汲極連接在一起並輸出字線訊號。
  2. 如請求項1所述的行解碼電路，其中：該行解碼電路還包括高負壓切換模組，該高負壓切換模組接收負向電壓及正向電壓，並基於操作模式切換相應電壓值的高壓電壓源及低壓電壓源輸出。
  3. 如請求項2所述的行解碼電路，其中：該正向電壓的值為5V~9.5V，該負向電壓的值為-8V~-9.75V。
  4. 如請求項1所述的行解碼電路，其中：該字線切換開關訊號產生模組包括多個字線切換開關訊號產生單元，各字線切換開關訊號產生單元包括第一PMOS電晶體、第二PMOS電晶體、第一NMOS電晶體及第二NMOS電晶體；該第一PMOS電晶體與該第一NMOS電晶體的柵極連接該第五控制訊號，該第一PMOS電晶體的源極連接該第三控制訊號，該第一NMOS電晶體的源極連接該第一控制訊號；該第二PMOS電晶體的源極連接該第三控制訊號，柵極連接該第二控制訊號，汲極連接該第一PMOS電晶體及該第一NMOS電晶體的汲極；該 第二NMOS電晶體的柵極連接該第四控制訊號，源極連接該低壓電壓源；該第一PMOS電晶體、該第二PMOS電晶體、該第一NMOS電晶體及該第二NMOS電晶體的汲極連接在一起並輸出開關訊號。
  5. 如請求項4所述的行解碼電路，其中：編程和讀取操作時：選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體及該第一NMOS電晶體的柵極、該第一PMOS電晶體的源極、該第二PMOS電晶體的柵極和源極接收正向高壓，該第一NMOS電晶體的源極、該第二NMOS電晶體的柵極和源極接地，該選中的字線對應的字線切換開關訊號產生單元輸出接地；不選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體及該第二PMOS電晶體的源極接收正向高壓，該第一PMOS電晶體及該第一NMOS電晶體的柵極、該第二PMOS電晶體的柵極、該第二NMOS電晶體的柵極和源極接地，該第一NMOS電晶體的源極浮空，該不選中的字線對應的字線切換開關訊號產生單元輸出正向高壓。
  6. 如請求項4所述的行解碼電路，其中：擦除操作時：選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體的源極、該第二PMOS電晶體的源極和柵極接收電源電壓，該第一PMOS電晶體及所述第一NMOS電晶體的柵極、該第一NMOS電晶體的源極、該第二NMOS電晶體的柵極和源極接收負向高壓，該選中的字線對應的字線切換開關訊號產生單元輸出電源電壓；不選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體及該第一NMOS電晶體的柵極、該第二NMOS電晶體的柵極接收電源電壓，該第 二PMOS電晶體的柵極、該第二NMOS電晶體的源極接收負向高壓，該第一PMOS電晶體及該第二PMOS電晶體的源極、該第一NMOS電晶體的源極浮空，該不選中的字線對應的字線切換開關訊號產生單元輸出負向高壓。
  7. 如請求項4所述的行解碼電路，其中：過擦檢測操作時：選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體、該第一NMOS電晶體及該第二PMOS電晶體的柵極、該第一PMOS電晶體及該第二PMOS電晶體的源極接收電源電壓，該第一NMOS電晶體的源極、該第二NMOS電晶體的柵極和源極接收負向高壓，該選中的字線對應的字線切換開關訊號產生單元輸出負向高壓；不選中的字線對應的字線切換開關訊號產生單元中，該第一PMOS電晶體及該第二PMOS電晶體的源極接收電源電壓，該第一PMOS電晶體及該第一NMOS電晶體的柵極，該第二PMOS電晶體的柵極、該第二NMOS電晶體的柵極和源極接收負向高壓，該第一NMOS電晶體的源極浮空，該不選中的字線對應的字線切換開關訊號產生單元輸出電源電壓。
  8. 如請求項1所述的行解碼電路，其中：編程和讀取操作時：選中的字線對應的字線切換單元中，該第三PMOS電晶體的源極接收正向高壓，該第三PMOS電晶體的柵極、該第三NMOS電晶體的柵極和源極、該第四NMOS電晶體的柵極和源極接地，該選中的字線對應的字線切換單元輸出正向高壓；不選中的字線對應的字線切換單元中，該第三PMOS電晶體、該第三NMOS電晶體及該第四NMOS電晶體的柵極接收正向高壓，該第三PMOS電晶體、該第三NMOS電晶體及該第四NMOS電晶體的源極接地，對應字線切換單元輸出 接地；或者，該第三PMOS電晶體的柵極和源極、該第三NMOS電晶體的柵極和源極、該第四NMOS電晶體的源極接地，該第四NMOS電晶體的柵極接收正向高壓，對應字線切換單元輸出接地；或者，該第三PMOS電晶體的柵極和源極、該第三NMOS電晶體的柵極接收正向高壓，該第三NMOS電晶體的源極、該第四NMOS電晶體的柵極和源極接地，該不選中的字線對應的字線切換單元輸出接地。
  9. 如請求項1所述的行解碼電路，其中：擦除操作時：選中的字線對應的字線切換單元中，該第三PMOS電晶體的源極接地，該第三PMOS電晶體的柵極、該第三NMOS電晶體的柵極接收電源電壓，該第三NMOS電晶體的源極、該第四NMOS電晶體的柵極和源極接收負向高壓，該選中的字線對應的字線切換單元輸出負向高壓；不選中的字線對應的字線切換單元中，該第三PMOS電晶體的源極接地，該第三PMOS電晶體的柵極、該第三NMOS電晶體的柵極和源極、該第四NMOS電晶體的柵極和源極接收負向高壓，該不選中的字線對應的字線切換單元輸出接地。
  10. 如請求項1所述的行解碼電路，其中：過擦檢測操作時：選中的字線對應的字線切換單元中，該第三PMOS電晶體的源極接地，該第三PMOS電晶體的柵極、該第三NMOS電晶體的柵極和源極、該第四NMOS電晶體的柵極和源極接收負向高壓，該選中的字線對應的字線切換單元輸出接地；不選中的字線對應的字線切換單元中，該第三PMOS電晶體的源極及該第三NMOS電晶體和該第四NMOS電晶體的源極接負向高壓，該第三PMOS電晶體、 該第三NMOS電晶體及該第四NMOS電晶體的柵極接收電源電壓，該不選中的字線對應的字線切換單元輸出負向高壓。
  11. 如請求項1至10中任意一項所述的行解碼電路，其中：當log2 n為奇數時，
    Figure 110141861-A0305-02-0028-50
    ；當log2 n為偶數時，
    Figure 110141861-A0305-02-0028-49
    。
  12. 一種記憶體，該記憶體至少包括：存儲陣列，列解碼電路，讀出電路及如請求項1至10中任意一項所述的行解碼電路；該行解碼電路連接該存儲陣列的字線，基於位址訊號選通該存儲陣列的相應行；該列解碼電路連接該存儲陣列的位元線，基於該位址訊號選通該存儲陣列的相應列；該讀出電路連接該列解碼電路，從該列解碼電路獲取相應的資料讀出。
  13. 一種記憶體，該記憶體至少包括：存儲陣列，列解碼電路，讀出電路及如請求項11所述的行解碼電路；該行解碼電路連接該存儲陣列的字線，基於位址訊號選通該存儲陣列的相應行；該列解碼電路連接該存儲陣列的位元線，基於該位址訊號選通該存儲陣列的相應列；該讀出電路連接該列解碼電路，從該列解碼電路獲取相應的資料讀出。
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