KR20240003636A - 전압 제공 회로 - Google Patents

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Abstract

본 기술은 전압 제공 회로에 관한 것으로, 본 기술에 따른 전압 제공 회로는 외부로부터 제공되는 칩 인에이블 신호에 따라 액티브 모드 인에이블 신호를 생성하고, 상기 외부로부터 제공되는 외부 전압을 이용하여 스탠바이 모드 인에이블 신호를 생성하는 신호 생성 회로, 상기 액티브 모드 인에이블 신호를 수신하고, 상기 액티브 모드 인에이블 신호가 하이(high) 상태이면, 액티브 모드 동작 전압을 출력하는 액티브 전압 레귤레이터 및 상기 액티브 모드 인에이블 신호 및 상기 스탠바이 모드 인에이블 신호를 수신하고, 상기 스탠바이 모드 인에이블 신호가 하이(high) 상태인 동안 스탠바이 모드 동작 전압을 출력하되, 상기 액티브 모드 인에이블 신호가 하이(high) 상태이면, 상기 동작 전압보다 낮은 전압을 출력하는 스탠바이 전압 레귤레이터를 포함한다.

Description

전압 제공 회로{VOLTAGE SUPPLY CIRCUIT}
본 발명은 전압 제공 회로에 관한 것으로, 보다 구체적으로는 전압 강하 레귤레이터에 관한 것이다.
저전압 강하 레귤레이터(low drop-out regulator; LDO)는 전자 장치에 안정적인 전압을 제공하기 위한 장치이다. 저전압 강하 레귤레이터는 외부 입력 전압을 인가받아, 일정한 내부 전압을 출력하여 동작한다. 저전압 강하 레귤레이터는 스탠바이 모드에서 동작하는 스탠바이 전압 레귤레이터(standby regulator; STB LDO)와 액티브 모드에서 동작하는 액티브 전압 레귤레이터(active regulator; ACT LDO)로 구성될 수 있다.
스탠바이 전압 레귤레이터(STB LDO)는 반응 속도가 느리므로, 액티브 모드에서의 영향을 최소화할 필요가 있다. 액티브 모드에서 스탠바이 전압 레귤레이터(STB LDO)가 목표로 하는 타겟 전압을 낮게 설정할 경우, 액티브 전압 레귤레이터가 출력하는 동작 전압이 인가되지만, 회로에는 영향이 없는 상태가 될 수 있으므로, 액티브 모드에서만 스탠바이 전압 레귤레이터(STB LDO)의 타겟 전압을 낮출 필요가 있다.
본 발명의 실시예는 액티브 모드에서 액티브 전압 레귤레이터가 출력하는 동작 전압보다 낮은 타겟 전압을 갖도록 설정된 스탠바이 전압 레귤레이터를 제공한다.
본 발명의 실시예에 따른 전압 제공 회로는 외부로부터 제공되는 칩 인에이블 신호에 따라 액티브 모드 인에이블 신호를 생성하고, 상기 외부로부터 제공되는 외부 전압을 이용하여 스탠바이 모드 인에이블 신호를 생성하는 신호 생성 회로; 상기 액티브 모드 인에이블 신호를 수신하고, 상기 액티브 모드 인에이블 신호가 하이(high) 상태이면, 액티브 모드 동작 전압을 출력하는 액티브 전압 레귤레이터; 및 상기 액티브 모드 인에이블 신호 및 상기 스탠바이 모드 인에이블 신호를 수신하고, 상기 스탠바이 모드 인에이블 신호가 하이(high) 상태인 동안 스탠바이 모드 동작 전압을 출력하되, 상기 액티브 모드 인에이블 신호가 하이(high) 상태이면, 상기 액티브 모드 동작 전압보다 낮은 전압을 출력하는 스탠바이 전압 레귤레이터;를 포함할 수 있다.
본 발명의 실시 예에 따른 전압 강하 레귤레이터는 외부에서 제공되는 기준 전압과 출력 전압 제어부가 제공하는 피드백 전압을 비교하고, 비교 결과에 따른 비교 신호를 출력하는 전압 비교부; 상기 비교 신호와 상기 외부에서 인가하는 전압인 외부 인가 전압에 기초하여 전원이 온-오프 되는 입력 전압 제어부; 및 상기 입력 전압 제어부와 연결되고, 상기 외부로부터 입력되는 칩 인에이블 신호에 기초하여 생성되는 하이(high) 상태의 액티브 모드 인에이블 신호에 응답하여 상기 피드백 전압을 조절하고, 조절된 상기 피드백 전압을 상기 전압 비교부에 제공하고, 로우(low) 상태의 상기 액티브 모드 인에이블 신호 및 상기 외부 인가 전압을 기초로 생성되는 하이(high) 상태의 스탠바이 모드 인에이블 신호에 응답하여 스탠바이 모드에서 사용될 내부 전압을 제공하는 출력 전압 제어부;를 포함할 수 있다.
본 발명의 실시 예에 따른 전압 강하 레귤레이터는 외부에서 제공되는 기준 전압과 출력 전압 제어부가 제공하는 피드백 전압을 비교하고, 비교 결과에 따른 비교 신호를 출력하는 전압 비교부, 상기 외부와 연결된 외부 전압 단자를 통해 외부 전압을 인가받고, 상기 비교 신호가 하이(high) 상태인 경우 전원이 오프되고, 상기 비교 신호가 로우(low) 상태인 경우 전원이 온 되어 출력 전압 제어부에 상기 외부 전압을 전달하는 입력 전압 제어부, 상기 입력 전압 제어부와 연결되고, 상기 외부 전압을 기초로 생성되는 하이(high) 상태의 스탠바이 모드 인에이블 신호에 응답하여 스탠바이 모드에서 사용될 내부 전압을 제공하는 출력 전압 제어부 및 상기 외부로부터 입력되는 칩 인에이블 신호를 기초로 생성되는 하이(high) 상태의 액티브모드 인에이블 신호에 응답하여, 상기 전압 비교부가 상기 하이(high) 상태의 비교 신호를 출력하도록 제어하는 비교 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀들; 외부로부터 제공되는 칩 인에이블 신호에 따라 액티브 모드 인에이블 신호를 생성하고, 상기 외부로부터 제공되는 외부 전압에 따라 스탠바이 모드 인에이블 신호를 생성하는 신호 생성 회로; 상기 액티브 모드 인에이블 신호를 수신하고, 상기 액티브 모드 인에이블 신호가 하이(high) 상태인 액티브 모드에서 메모리 셀들의 액티브 모드 동작 전압을 출력하는 액티브 전압 레귤레이터; 상기 액티브 모드 인에이블 신호 및 상기 스탠바이 모드 인에이블 신호를 수신하고, 상기 스탠바이 모드 인에이블 신호가 하이(high) 상태인 동안 상기 메모리 셀들의 스탠바이 모드 동작 전압을 출력하되, 상기 액티브 모드 인에이블 신호가 하이(high) 상태이면, 상기 메모리 셀들의 액티브 모드 동작 전압보다 낮은 타겟 전압을 출력하도록 설정되고, 출력 단자가 상기 액티브 전압 레귤레이터의 출력 단자와 연결되어 상기 액티브 모드에서 상기 출력 단자에 상기 메모리 셀들의 액티브 모드 동작 전압이 인가되는 스탠바이 전압 레귤레이터;를 포함하는 전압 제공 회로; 및 상기 전압 제공 회로를 제어하는 제어 로직을 포함할 수 있다.
본 기술에 따른 전압 제공 회로는 액티브 모드에서 스탠바이 전압 레귤레이터의 타겟 전압을 동작 전압보다 낮은 값으로 설정하여 액티브 모드에 미치는 영향을 제거할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 전압 제공 회로를 설명하기 위한 도면이다.
도 3은 도 2의 신호 생성 회로의 실시 예를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 스탠바이 전압 레귤레이터의 구조를 설명하기 위한 도면이다.
도 5는 도 4의 레귤레이터의 일 구성의 구조와 동작을 설명하기 위한 도면이다.
도 6은 도 4의 레귤레이터의 다른 구성의 구조와 동작을 설명하기 위한 도면이다.
도 7은 도 4의 레귤레이터의 다른 구성의 구조와 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 스탠바이 전압 레귤레이터의 동작 과정을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 스탠바이 전압 레귤레이터의 스탠바이 모드에서의 구체적인 동작 과정을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 스탠바이 전압 레귤레이터의 액티브 모드에서의 구체적인 동작 과정을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 스탠바이 전압 레귤레이터의 구조를 설명하기 위한 도면이다.
도 12는 도 11의 스탠바이 전압 레귤레이터의 다른 실시 예에서의 동작 과정을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 스탠바이 전압 레귤레이터의 전압 레벨이 감소하는 것을 나타내기 위한 그래프이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1000)는 복수의 입출력 라인들을 통해 외부와 통신할 수 있다. 실시 예에서, 메모리 장치(1000)는 칩 인에이블 라인(CE#), 쓰기 인에이블 라인(WE#), 읽기 인에이블 라인(WE#), 어드레스 래치 인에이블 라인(ALE), 커맨드 래치 인에이블 라인(CLE), 쓰기 방지 라인(WP#) 및 레디/비지 라인(Ready/Busy, RB#)을 포함하는 제어 신호 라인들과 데이터 입출력 라인(DQ)을 통해 외부와 통신할 수 있다.
메모리 장치(1000)는 외부로부터 칩 인에이블 라인(CE#)을 통해 칩 선택 신호를 수신할 수 있다. 칩 선택 신호는 메모리 장치(1000)를 선택하는 신호일 수 있다. 실시 예에서, 외부에서 칩 인에이블 라인(CE#)을 통해 활성화된 칩 선택 신호를 출력하여 메모리 장치(1000)를 선택할 수 있다. 예를 들어, 활성화된 칩 선택 신호는 로직 하이(high)일 수 있다. 메모리 장치(1000)는 활성화된 칩 선택 신호를 수신받으면 외부와 통신이 가능한 상태가 될 수 있다. 비활성화된 칩 선택 신호를 수신받은 메모리 장치(1000)는 동작을 수행하지 않는 대기 상태일 수 있다. 예를 들어, 비활성화된 칩 선택 신호는 로직 로우(low)일 수 있다. 메모리 장치(1000)는 비활성화된 칩 선택 신호를 수신받으면 외부와 통신이 불가능한 상태가 될 수 있다.
메모리 장치(1000)는 쓰기 인에이블 라인(WE#)을 통해 쓰기 인에이블 신호를 수신할 수 있다. 쓰기 인에이블 신호는 커맨드 및 어드레스가 메모리 장치(1000)로 수신될 때 토글(toggle)될 수 있다. 실시 예에서, 커맨드 및 어드레스는 쓰기 인에이블 신호가 로직 하이에서 로직 로우로 변경될 때 메모리 장치(1000)에 입력될 수 있다.
메모리 장치(1000)는 외부로부터 읽기 인에이블 라인(RE#)을 통해 읽기 인에이블 신호를 수신할 수 있다. 읽기 인에이블 신호는 데이터를 외부로 출력할 때 토글될 수 있다. 실시 예에서, 데이터는 읽기 인에이블 신호가 로직 하이에서 로직 로우로 변경될 때 외부로 출력될 수 있다.
메모리 장치(1000)는 외부로부터 어드레스 래치 인에이블 라인(ALE)을 통해 어드레스 래치 인에이블 신호를 수신할 수 있다. 어드레스 래치 인에이블 신호는 어드레스를 입력하기 위한 신호일 수 있다. 실시 예에서, 어드레스 래치 인에이블 신호는 어드레스가 메모리 장치(1000)에 입력되는 동안 로직 하이일 수 있다.
메모리 장치(1000)는 외부로부터 커맨드 래치 인에이블 라인(ALE)을 통해 커맨드 래치 인에이블 신호를 수신할 수 있다. 커맨드 래치 인에이블 신호는 커맨드를 입력하기 위한 신호일 수 있다. 실시 예에서, 커맨드 래치 인에이블 신호는 커맨드가 메모리 장치(1000)에 입력되는 동안 로직 하이일 수 있다.
메모리 장치(1000)는 외부로부터 쓰기 방지 라인(WP#)을 통해 쓰기 방지 신호를 수신할 수 있다. 쓰기 방지 신호는 메모리 장치(1000)의 프로그램 및 소거 동작을 비활성화하기 위한 신호일 수 있다.
메모리 장치(1000)는 외부로부터 데이터 입출력 라인(DQ)을 통해 커맨드, 어드레스 및 데이터를 수신할 수 있다. 메모리 장치(100)는 데이터 입출력 라인(DQ)을 통해 외부로 데이터를 출력할 수 있다. 실시 예에서, 데이터 입출력 라인(DQ)은 8 비트의 데이터를 송수신할 수 있도록 8개의 라인들로 구성될 수 있고, 데이터 입출력 라인(DQ) 각각은 1 비트의 데이터를 송수신할 수 있다. 다른 실시 예에서, 데이터 입출력 라인(DQ)의 개수는 16개 또는 32개 이상으로 확장될 수 있다.
메모리 장치(1000)는 레디/비지 라인(RB#)을 통해 외부로 레디 상태 또는 비지 상태의 외부 상태 신호를 출력할 수 있다. 레디 상태의 외부 상태 신호는 외부로부터 커맨드, 어드레스 또는 데이터를 입력받을 수 있는 상태일 수 있다. 레디 상태의 외부 상태 신호는 로직 하이일 수 있다. 비지 상태의 외부 상태 신호는 외부로부터 커맨드, 어드레스 또는 데이터를 입력받을 수 없는 상태일 수 있다. 비지 상태의 외부 상태 신호는 로직 로우일 수 있다. 즉, 메모리 장치(1000)는 레디 상태일 경우, 레디/비지 라인(RB#)을 통해 반전된 로우 상태의 신호를 출력할 수 있다. 마찬가지로, 메모리 장치(1000)는 비지 상태일 경우, 레디/비지 라인(RB#)을 통해 반전된 하이 상태의 신호를 출력할 수 있다. 외부는 메모리 장치(1000)를 제어하는 메모리 컨트롤러일 수 있다. 외부는 호스트일 수 있다.
도 2는 본 발명의 실시 예에 따른 전압 제공 회로를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치의 내부 전압을 제공하기 위한 전압 제공 회로(1100)가 도시된다.
전압 제공 회로(1100)는 메모리 장치 내부에서 사용될 전압을 제공하는 회로일 수 있다. 전압 제공 회로(1100)는 신호 생성 회로(1110), 액티브 전압 레귤레이터(1120) 및 스탠바이 전압 레귤레이터(1130)를 포함할 수 있다. 신호 생성 회로는 외부에서 입력되는 신호를 기초로 액티브 전압 레귤레이터(1120)와 스탠바이 전압 레귤레이터(1130)를 제어하기 위한 신호를 생성하는 회로일 수 있다. 액티브 전압 레귤레이터(1120)는 액티브 모드에서 사용될 동작 전압을 출력하기 위한 레귤레이터 일 수 있다. 스탠바이 전압 레귤레이터(1130)는 스탠바이 모드에서 사용될 동작 전압을 출력하기 위한 레귤레이터 일 수 있다. 액티브 전압 레귤레이터 및 스탠바이 전압 레귤레이터가 출력하고자 하는 전압은 각각의 레귤레이터의 타겟 전압일 수 있다. 또한 액티브 모드에서의 동작 전압 및 스탠바이 모드에서의 동작 전압은 같은 값일 수 있다.
신호 생성 회로(1110)는 칩 인에이블 신호(CE#), 레디/비지 신호(RB#), 파워 오브 리셋 신호(POR_N) 및 테스트 모드 신호(TESTMODE)에 따라 액티브 모드 인에이블 신호(VDC_EN) 및 스탠바이 모드 인에이블 신호(STB_EN)를 생성할 수 있다. 신호 생성 회로(1110)가 신호를 생성하는 방법은 도 3에서 자세히 설명한다.
신호 생성 회로(1110)는 액티브 전압 레귤레이터를 제어하기 위한 액티브 모드 기준 전압(ACT_REF) 및 액티브 모드 인에이블 신호(VDC_EN)를 생성할 수 있다. 액티브 모드 기준 전압(ACT_REF)은 액티브 전압 레귤레이터에 입력되는 기준 전압일 수 있다. 또한 액티브 모드 인에이블 신호(VDC_EN)는 액티브 모드임을 나타내는 신호일 수 있다. 신호 생성 회로(1110)는 메모리 장치가 액티브 모드에 돌입한 경우, 액티브 전압 레귤레이터(1120)를 제어하기 위해 액티브 모드 기준 전압(ACT_REF)과 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)를 액티브 전압 레귤레이터(1120)에 제공할 수 있다.
신호 생성 회로(1110)는 스탠바이 전압 레귤레이터를 제어하기 위한 스탠바이 모드 기준 전압(STB_REF), 스탠바이 모드 인에이블 신호(STB_EN) 및 액티브 모드 인에이블 신호(VDC_EN)를 생성할 수 있다. 스탠바이 모드 기준 전압(STB_REF)은 스탠바이 모드에서 스탠바이 전압 레귤레이터에 입력되는 기준 전압일 수 있다. 스탠바이 모드 인에이블 신호(STB_EN)는 스탠바이 모드임을 나타내는 신호일 수 있다. 신호 생성 회로(1110)는 메모리 장치가 스탠바이 모드에 돌입한 경우, 스탠바이 전압 레귤레이터(1130)를 제어하기 위해 스탠바이 모드 기준 전압(STB_REF)과 하이(high) 상태의 스탠바이 모드 인에이블 신호(STB_EN)를 스탠바이 전압 레귤레이터(1130)에 제공할 수 있다. 또한 신호 생성 회로(1110)는 메모리 장치가 액티브 모드에 돌입한 경우, 스탠바이 전압 레귤레이터(1130)를 제어하기 위해 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)를 스탠바이 전압 레귤레이터(1130)에 제공할 수 있다.
액티브 전압 레귤레이터(1120)와 스탠바이 전압 레귤레이터(1130)는 메모리 장치에 사용될 동작 전압을 생성할 수 있다. 액티브 전압 레귤레이터(1120)는 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)가 입력되는 경우, 메모리 장치(1000)가 액티브 모드임을 인지하고 액티브 모드에서 사용될 동작 전압을 제공할 수 있다. 스탠바이 전압 레귤레이터(1130)는 하이(high) 상태의 스탠바이 모드 인에이블 신호가 입력되는 경우, 메모리 장치(1000)가 스탠바이 모드임을 인지하고 스탠바이 모드에서 사용될 동작 전압을 제공할 수 있다.
도 3은 도 2의 신호 생성 회로(1110)의 실시 예를 설명하기 위한 도면이다.
도 3을 참조하면, 외부에서 입력되는 신호에 기초하여 신호 생성 회로(1110)가 레귤레이터에 제공하는 신호를 생성하는 과정이 도시된다.
신호 생성 회로(1110)는 인버터(1111), 제1 AND 게이트(1112), OR 게이트(1113) 및 제2 AND 게이트(1114)를 포함하는 논리회로로 구성될 수 있다.
외부에서 메모리 장치가 선택되었음을 나타내는 칩 인에이블 신호(CE#)가 입력되면, 인버터(1111)를 통해 반전되어 제1 AND 게이트(1112)에 제공될 수 있다. 파워 오브 리셋 반전 신호(POR_N)가 제1 AND 게이트(1112)에 제공될 수 있다. 파워 오브 리셋(POR) 신호는 메모리 장치의 파워 업 또는 파워 다운 구간을 나타내는 신호일 수 있다. 따라서 파워 오브 리셋 반전 신호(POR_N)는 메모리 장치의 파워 업 또는 파워 다운 구간을 제외한 모든 구간을 나타내는 신호일 수 있다. 제1 AND 게이트(1112)는 메모리 장치가 선택되고, 메모리 장치의 파워 업 또는 파워 다운 구간이 아닌 경우 하이 상태(high)의 출력을 OR 게이트(1113)에 제공할 수 있다. 제1 AND 게이트(1112)는 메모리 장치가 선택되지 않거나, 메모리 장치가 파워 업 또는 파워 다운 구간에 있는 경우, 로우(low) 상태의 출력을 OR 게이트(1113)에 제공할 수 있다.
OR 게이트는 제1 AND 게이트(1112)로부터 입력 받은 신호가 하이(high) 상태이거나, 메모리 장치가 동작 중임을 나타내는 하이 상태(high)의 반전된 레디/비지 신호(RB#)가 입력되거나, 메모리 장치가 테스트 모드임을 나타내는 테스트 모드 신호(TESTMODE)가 입력되는 경우 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)를 출력할 수 있다. 제1 AND 게이트(1112)로부터 입력받은 신호가 로우(low) 상태이고, 메모리 장치가 레디 상태임을 나타내는 로우(low) 상태의 반전된 레디/비지 신호(RB#)가 입력되고, 메모리 장치가 테스트 모드에 진입하지 않은 경우, OR 게이트는 로우(low) 상태의 액티브 모드 인에이블 신호(VDC_EN)를 생성할 수 있다.
반전된 레디/비지 신호가 하이(high) 상태인 경우, 메모리 장치가 동작 중임을 의미할 수 있다. 반전된 레디/비지 신호가 로우(low) 상태인 경우, 메모리 장치가 레디 상태임을 의미할 수 있다. 테스트 모드 신호(TESTMODE)는 메모리 장치가 테스트 모드에 진입하였음을 나타내는 신호일 수 있다. 신호 생성 회로(1110)는 생성된 액티브 모드 인에이블 신호(VDC_EN)를 액티브 전압 레귤레이터 및 스탠바이 전압 레귤레이터에 동시에 제공할 수 있다.
제2 AND 게이트(1114)는 파워 오브 리셋 반전 신호(POR_N)와 외부 전압 인가 신호(VCCE)를 입력 받을 수 있다. 외부 전압 인가 신호(VCCE)는 외부 전압이 인가되는 상태임을 나타내는 신호일 수 있다. 제2 AND 게이트(1114)는 파워 오브 리셋 반전 신호(PON_N)가 하이(high) 상태이고, 외부 전압 인가 신호(VCCE)가 하이(high) 상태인 경우, 하이(high) 상태의 스탠바이 모드 인에이블 신호(STB_EN)를 스탠바이 전압 레귤레이터에 출력할 수 있다. 스탠바이 모드 인에이블 신호(STB_EN)는 파워 업 또는 파워 다운 구간을 제외한 모든 영역에서 하이(high) 상태일 수 있다.
도 4는 본 발명의 일 실시 예에 따른 스탠바이 전압 레귤레이터의 구조를 설명하기 위한 도면이다.
도 4를 참조하면, 일 실시 예에 따른 스탠바이 전압 레귤레이터(1130)는 전압 비교부(1131), 입력 전압 제어부(1132) 및 출력 전압 제어부(1133)를 포함할 수 있다.
전압 비교부(1131)는 기준 전압(V_REF)과 피드백 전압(V_FB)을 입력 받고, 비교한 결과에 따른 비교 신호를 입력 전압 제어부(1132)에 출력할 수 있다. 기준 전압은 미리 설정된 값일 수 있다. 피드백 전압(V_FB)은 출력 전압 제어부(1133)가 제공하는 전압일 수 있다. 피드백 전압(V_FB)은 출력 전압 제어부(1133) 내부에서 가변 될 수 있다.
전압 비교부(1131)는 기준 전압(V_REF)과 피드백 전압(V_FB)을 비교한 뒤, 피드백 전압(V_FB)이 기준 전압(V_REF)보다 큰 경우, 하이(high) 상태의 비교 신호를 입력 전압 제어부(1132)에 제공할 수 있다. 또한 전압 비교부(1131)는 기준 전압(V_REF)과 피드백 전압(V_FB)을 비교한 뒤, 피드백 전압(V_FB)이 기준 전압(V_REF)보다 작거나 같은 경우, 로우(low) 상태의 비교 신호를 입력 전압 제어부(1132)에 제공할 수 있다. 하이(high) 상태의 비교 신호는 입력 전압 제어부(1132)의 전원을 오프 시키는 신호일 수 있다. 로우(low) 상태의 비교 신호는 입력 전압 제어부(1132)의 전원을 온 시키는 신호일 수 있다. 또한, 하이(high) 상태의 비교 신호는 외부 입력 전압(VCCE)과 동일한 전압 값으로 출력될 수 있다.
입력 전압 제어부(1132)는 외부로부터 입력 전압(VCCE)을 입력 받고, 전압 비교부(1131)로부터 비교 신호를 입력 받을 수 있다. 입력 전압 제어부(1132)는 전원이 켜져 있는 상태에서 출력 전압 제어부(1133)에 입력 받은 입력 전압(VCCE)을 제공할 수 있다. 입력 전압 제어부(1132)는 입력 전압(VCCE)을 입력 받고, 비교 신호가 하이(high) 상태인 경우, 전원이 오프 되어 출력 전압 제어부(1133)에 입력 전압(VCCE)을 제공하지 않을 수 있다. 입력 전압 제어부(1132)는 입력 전압(VCCE)을 입력 받고, 비교 신호가 로우(low) 상태인 경우, 전원이 온 되어 출력 전압 제어부(1133)에 입력 전압(VCCE)을 제공할 수 있다. 입력 전압(VCCE)을 제공하는 과정에서, 입력 전압 제어부(1132) 자체의 전압 강하에 의해, 입력 전압(VCCE)보다 낮은 전압을 출력 전압 제어부(1133)에 제공할 수 있다.
출력 전압 제어부(1133)는 입력 전압 제어부(1132)와 연결되어, 입력 전압 제어부(1132)가 제공하는 외부 입력 전압(VCCE)을 제공받을 수 있다. 출력 전압 제어부(1133)는 신호 생성 회로가 제공하는 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)에 응답하여 피드백 전압을 제어할 수 있다. 출력 전압 제어부(1133)는 피드백 전압을 조절하여, 전압 비교부(1131)에 다시 제공할 수 있다. 출력 전압 제어부(1133)는 메모리 장치에 사용될 내부 전압을 결정하고, 결정된 내부 전압(VCCI)을 출력할 수 있다. 이 과정은 반복될 수 있다.
출력 전압 제어부(1133)는 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)가 입력되면, 전압 비교부(1131)에 제공하는 피드백 전압(V_FB)의 값을 높일 수 있다. 높아진 피드백 전압(V_FB)이 전압 비교부(1131)에 입력되면, 전압 비교부(1131)는 하이(high) 상태의 비교 신호를 입력 전압 제어부(1132)에 제공할 것이다. 하이(high) 상태의 비교 신호를 입력 받은 입력 전압 제어부(1132)는 전원이 오프 될 것이다. 위와 같은 과정을 통해, 출력 전압 제어부(1133)는 입력 전압 제어부(1131)와의 연결을 해제할 수 있다.
도 5는 도 4의 레귤레이터의 일 구성의 구조와 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 도 4의 입력 전압 제어부(1132)의 일 실시 예의 구조와 동작이 도시된다.
신호 생성 회로는 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)를 전압 비교부(1131) 또는 출력 전압 제어부(1133)에 제공할 수 있다. 입력 전압 관리부(1132)는 제1 트랜지스터(M1)로 구성될 수 있다. 제1 트랜지스터는 소스 단자가 외부 입력 전압(VCCE) 단자에 연결되고, 게이트 단자가 비교 신호 출력 단자와 연결되고, 드레인 단자가 출력 전압 제어부(1133)에 연결된 P-MOS 트랜지스터 일 수 있다.
일 실시 예에서, 비교 신호는 하이(high) 상태의 신호일 수 있다. 하이(high) 상태의 비교 신호는 제1 트랜지스터(M1)의 전원을 오프 시키는 전압을 의미할 수 있다. 즉, 비교 신호가 하이(high) 상태인 경우, 게이트 전압과 소스 전압(VCCE)의 차이가 작아, 제1 트랜지스터(M1)가 동작 할 수 없도록 인가되는 전압일 수 있다. 비교 신호가 하이(high)인 경우, 외부 입력 전압(VCCE)과 동일한 전압 값이 제1 트랜지스터(M1)의 게이트에 제공될 수 있다. 이 경우, 제1 트랜지스터(M1)의 게이트와 소스 전압의 차이가 0이 되므로, 제1 트랜지스터(M1)의 전원은 오프 될 것이다. 반대로, 비교 신호가 로우(low) 상태인 경우, 출력되는 신호는 제1 트랜지스터(M1)를 동작시키는 트랜지스터 동작 전압일 수 있다. 트랜지스터 동작 전압은 미리 설정된 값일 수 있다. 트랜지스터 동작 전압은 가변될 수 있다. 따라서, 소스 전압과 트랜지스터 동작 전압의 차이에 의해, 제1 트랜지스터(M1)가 동작할 수 있다.
액티브 모드 인에이블 신호(VDC_EN)가 로우(low) 상태여서, 제1 트랜지스터(M1)가 전원이 온 되는 경우, 출력 전압 제어부(1133)와 연결될 수 있다. 이 경우, 제1 트랜지스터(M1)를 통해 출력 전압 제어부(1133)로 전류가 흐를 수 있다. 외부 입력 전압(VCCE)과 제1 트랜지스터(M1)에 걸리는 전압 강하의 차이가 출력 전압 제어부에 제공될 수 있다. 즉, 출력 전압 제어부(1133)는 외부 입력 전압(VCCE)과 입력 전압 제어부(1132)에 걸리는 전압의 차이만큼 내부 전압(VCCI)으로 제공할 수 있다.
액티브 모드 인에이블 신호(VDC_EN)가 하이(high) 상태여서, 제1 트랜지스터(M1)가 전원이 오프 되는 경우, 출력 전압 제어부(1133)와 연결이 끊어질 수 있다. 이 경우, 제1 트랜지스터(M1)를 통해 전류가 흐를 수 없다. 다만, 출력 전압 제어부(1133)의 내부 전압(VCCI) 제공 단자는 액티브 전압 레귤레이터의 내부 전압 제공 단자와 연결되어 있을 수 있다. 따라서 액티브 전압 레귤레이터가 제공하는 내부 전압이 출력 전압 제어부(1133)에 인가될 수 있다.
도 6은 도 4의 레귤레이터의 다른 구성의 구조와 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 기준 전압(V_REF)과 피드백 전압(V_FB)의 비교기를 포함하는 전압 비교부(1131)가 도시된다.
전압 비교부(1131)는 비반전 입력 단자에 기준 전압(V_REF)이 인가되고, 반전 입력 단자에 피드백 전압(V_FB)이 입력되는 연산 증폭기를 포함할 수 있다. 기준 전압(V_REF)은 미리 설정된 값일 수 있다. 피드백 전압(V_FB)은 출력 전압 제어부(1133)에서 제어하고, 출력 전압 제어부(1133)가 제공한 전압일 수 있다. 반전 입력 단자에 인가되는 피드백 전압(V_FB)이 기준 전압(V_REF)보다 크다면, 연산 증폭기는 하이(high) 상태의 비교 신호를 입력 전압 관리부(1132)에 제공할 수 있다. 피드백 전압(V_FB)이 기준 전압(V_REF)보다 작거나 같은 경우, 연산 증폭기는 로우(low) 상태의 비교 신호를 입력 전압 관리부(1132)에 제공할 수 있다. 하이(high) 상태의 비교 신호는 입력 전압 관리부의 전원을 오프 시키는 신호일 수 있다. 로우(low) 상태의 비교 신호는 입력 전압 관리부의 전원을 온 시키는 신호일 수 있다. 비교 신호는 전압 값을 의미할 수 있다.
도 7은 도 4의 레귤레이터의 다른 구성의 구조와 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 출력 전압 제어부(1133)의 일 실시 예가 도시 된다.
일 실시 예에 따른 출력 전압 제어부(1133)는 내부 전압(VCCI)을 제공하는 출력 단자, 복수의 저항들 및 제2 트랜지스터(M2)를 포함할 수 있다.
제2 트랜지스터(M2)는 드레인 단자가 내부 전압(VCCI) 출력 단자에 연결되고, 소스 단자가 피드백 전압(V_FB)이 걸리는 피드백 전압 단자 및 제2 저항(R1) 사이에 연결되고, 게이트 단자는 액티브 모드 인에이블 신호(VDC_EN)가 출력되는 단자와 연결될 수 있다. 즉, 제2 트랜지스터의 게이트 단자는 신호 생성 회로와 연결될 수 있다.
제1 저항(R0)은 제2 트랜지스터(M2)와 병렬적으로 연결될 수 있다. 즉, 제1 저항(R0)은 내부 전압(VCCI) 출력 단자 및 제2 저항(R1) 사이에 직렬로 연결될 수 있다. 제2 저항(R1)은 제1 저항(R0)과 피드백 전압(V_FB)이 걸리는 피드백 전압 단자 사이에 연결될 수 있다. 제3 저항(R2)은 접지 단자와 피드백 전압 단자 사이에 연결될 수 있다. 설명의 편의를 위해 제1 내지 제3 저항으로 설명하나, 저항의 개수는 설계에 따라 달라질 수 있다.
내부 전압(VCCI) 출력 단자에 전압이 인가되면, 제1 저항 내지 제3 저항의 값에 따라 전압 분배가 발생할 수 있다. 즉 제1 저항(R0)에 걸리는 전압과 제2 저항(R1)에 걸리는 전압과 제3 저항(R2)에 걸리는 전압의 합은 내부 전압(VCCI)일 수 있다. 각각의 저항에 걸리는 전압의 크기는 저항 값마다 달라질 수 있다. 따라서, 가변 저항을 이용하거나 설계를 통해 저항 값을 감소시키면, 피드백 전압 단자에 인가되는 전압의 크기를 증가시킬 수 있다.
출력 전압 제어부(1133)는 접지 단자로부터 제3 저항(R2)에 걸리는 전압을 피드백 전압으로 결정하고, 피드백 전압을 전압 비교부(1131)에 제공할 수 있다. 전압 비교부(1131)는 제공받은 피드백 전압(V_FB)과 기준 전압(V_REF)을 비교하여 입력 전압 제어부(1132)에 비교 신호를 출력할 것이다.
제2 트랜지스터(M2)는 스위치로 동작할 수 있다. 즉, 액티브 모드 인에이블 신호(VDC_EN)가 인가되면, 제2 트랜지스터의 전원이 켜질 수 있다. 이 경우, 내부 전압(VCCI) 출력 단자를 거쳐, 제2 트랜지스터를 통해 전류가 흐를 수 있다. 제2 트랜지스터(M2)의 내부 저항 값은 제1 저항(R0)보다 작을 수 있다.
도 8은 본 발명의 일 실시 예에 따른 스탠바이 전압 레귤레이터의 동작 과정을 설명하기 위한 도면이다.
도 8을 참조하면, 도 5 내지 도 7의 구성들이 모두 도시된 스탠바이 전압 레귤레이터와 그 동작 과정이 도시된다.
스탠바이 모드(STB_MODE)는 스탠바이 모드 인에이블 신호(STB_EN)가 하이(high) 상태이고, 액티브 모드 인에이블 신호(VDC_EN)가 로우(low)인 상태를 의미할 수 있다. 신호 생성 회로가 하이(high) 상태의 스탠바이 모드 인에이블 신호(STB_EN) 및 로우(low) 상태의 액티브 모드 인에이블 신호(VDC_EN)를 스탠바이 전압 레귤레이터에 제공하면, 좌측에 도시된 레귤레이터와 같이 동작할 수 있다.
스탠바이 모드에서, 전압 비교부에 입력되는 기준 전압(V_REF)과 피드백 전압(V_FB)은 같은 값일 수 있다. 이 경우, 비교기는 로우(low) 상태의 비교 신호를 제1 트랜지스터(M1)에 제공할 수 있다. 제1 트랜지스터(M1)는 외부 입력 전압(VCCE) 및 로우(low) 상태의 비교 신호에 기초하여 전원이 온 되어 동작할 수 있다. 이 경우, 외부 입력 전압(VCCE)에서 제1 트랜지스터(M1)에 걸리는 전압 강하를 제외한 전압이 내부 전압으로 제공될 수 있다. 이 때 제공되는 내부 전압은 제2 내부 전압일 수 있다. 제2 내부 전압은 스탠바이 모드에서 스탠바이 전압 레귤레이터가 출력하는 내부 전압일 수 있다.
제2 트랜지스터(M2)는 액티브 모드 인에이블 신호(VDC_EN)가 로우(low) 상태이므로 동작하지 않을 것이다. 스탠바이 전압 레귤레이터가 제공하는 동작 전압은 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)의 값에 따라 분배되어 인가될 것이다. 제3 저항(R3)에 인가되는 전압은 피드백 전압(V_FB)으로 비교기에 입력될 수 있다. 이 때, 피드백 전압(V_FB)은 기준 전압(V_REF)과 같은 값일 수 있다. 피드백 전압(V_FB)은 변경되지 않으므로, 비교 신호도 변경되지 않을 것이다. 위와 같은 과정을 통해, 스탠바이 전압 레귤레이터는 스탠바이 모드에서 일정한 내부 전압을 출력할 수 있다. 이 때 제공하는 일정한 내부 전압은 스탠바이 모드 동작 전압일 수 있다.
액티브 모드(ACT_MODE)는 스탠바이 모드 인에이블 신호(STB_EN) 및 액티브 모드 인에이블 신호(VDC_EN)가 모두 하이(high) 상태임을 의미할 수 있다. 신호 생성 회로가 하이(high) 상태의 스탠바이 모드 인에이블 신호(STB_EN) 및 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)를 스탠바이 전압 레귤레이터에 제공하고, 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)를 액티브 전압 레귤레이터에 제공하면, 스탠바이 모드 레귤레이터는 우측에 도시된 레귤레이터와 같이 동작할 수 있다.
액티브 모드(ACT_MODE)에서, 액티브 전압 레귤레이터는 액티브 모드에서의 메모리 장치의 동작 전압을 출력할 수 있다. 액티브 모드 동작 전압은 액티브 모드에서 액티브 레귤레이터가 메모리 장치 또는 메모리 셀들에 제공하는 내부 전압일 수 있다. 액티브 전압 레귤레이터의 내부 전압 출력 단자와 스탠바이 전압 레귤레이터의 내부 전압 출력 단자는 연결되어 있을 수 있다. 따라서, 액티브 모드에서 스탠바이 전압 레귤레이터의 내부 전압 출력 단자에 인가되는 전압은 액티브 전압 레귤레이터가 출력하는 동작 전압과 동일한 전압일 수 있다. 또한 동작 전압은 일정하게 유지될 수 있다.
동작 전압이 스탠바이 전압 레귤레이터에 인가되는 상황에서, 액티브 모드 인에이블 신호(VDC_EN)가 제2 트랜지스터(M2)의 게이트 단자로 입력되면, 제2 트랜지스터(M2)의 전원이 켜질 수 있다. 제2 트랜지스터(M2)는 스위치로 동작할 수 있다. 제2 트랜지스터(M2)의 내부 저항은 제1 저항(R1)보다 작은 저항 값을 가질 수 있다. 따라서 제2 트랜지스터(M2)의 전원이 켜지는 경우, 전류는 스탠바이 전압 레귤레이터의 내부 전압 출력 단자를 지나 제2 트랜지스터(M2)를 거쳐 접지 단자로 흐를 것이다. 이 경우에, 스탠바이 전압 레귤레이터의 내부 전압 출력 단자에 인가되는 전압은 액티브 모드 동작 전압으로 일정한 상태에서, 제2 트랜지스터(M2)에 걸리는 전압은 스탠바이 모드와 비교해서 작아질 수 있다. 따라서, 제3 저항(R3)에 걸리는 피드백 전압(V_FB)이 스탠바이 모드와 비교해서 증가할 수 있다. 증가된 피드백 전압(V_FB)이 비교기에 입력되면, 입력 전압 제어부는 하이(high) 상태의 비교 신호를 제1 트랜지스터(M1)에 제공할 것이다. 제1 트랜지스터(M1)는 하이(high) 상태의 비교 신호를 입력 받으면 전원이 오프 될 수 있다. 위와 같은 과정을 통해 제1 트랜지스터(M1)의 전원을 오프 시킴으로써, 스탠바이 전압 레귤레이터는 액티브 모드에서 영향을 미치지 않도록 동작할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 스탠바이 전압 레귤레이터의 스탠바이 모드에서의 구체적인 동작 과정을 설명하기 위한 도면이다.
도 9를 참조하면 본 발명의 일 실시 예에 따른 구체적인 회로도가 도시된다.
신호 생성 회로가 하이(high) 상태의 스탠바이 모드 인에이블 신호와 로우(low) 상태의 액티브 모드 인에이블 신호(VDC_EN)를 스탠바이 전압 레귤레이터(1130)에 제공하면, 스탠바이 전압 레귤레이터는 스탠바이 모드에서 메모리 장치의 동작 전압을 제공할 수 있다.
일정한 바이어스 전압(PBIAS)이 인가되어, M1은 일정한 전류를 흘려보내는 전류원의 기능을 수행할 수 있다. 도 8에서 설명한 바와 같이, M2에 입력되는 기준 전압과 M3에 입력되는 피드백 전압(V_FB)의 값은 동일할 수 있다. 따라서, M1이 생성하는 전류는 M2와 M3에 각각 I1, I2로 흐를 수 있다. 기준 전압(V_REF)과 피드백 전압(V_FB)이 같은 값을 가지므로, I1과 I2는 동일한 값을 가질 수 있다.
I1에 흐르는 전류에 의해 M12의 소스-게이트 전압이 일정한 값으로 유지될 수 있다. M10을 통해 M12로 흐르는 전류는 I5일 수 있다. I5는 전류-거울에 의해 복사되어 M9에 그대로 흐를 수 있다. 이 때, I5와 I6는 같은 값을 가질 수 있다. M13 역시 전원이 켜져 있으므로, N3에 인가되는 전압은 특정한 전압 값을 가질 수 있다. 이 때 N3에 인가되는 전압은 트랜지스터 동작 전압일 수 있다.
외부 입력 전압인 VCCE와 동작 전압의 차이에 의해, M14의 전원이 켜지면, N4에 인가되는 전압은 스탠바이 모드에서 메모리 장치의 동작 전압일 수 있다. 즉, 스탠바이 모드에서 제공되는 일정한 내부 전압을 의미할 수 있다. 액티브 모드 인에이블 신호(VDC_EN)가 로우(low) 상태이므로, M16의 전원은 오프 상태일 것이다. 따라서, 제2 내부 전압은 R3, R4 및 R5의 저항 값에 따라 분배되어 각각의 저항에 인가될 것이다. M16의 전원이 오프 상태이므로, 저항 값의 변경이 없을 것이다. 이 경우, N5에 인가되는 피드백 전압(V_FB)은 일정할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 스탠바이 전압 레귤레이터의 액티브 모드에서의 구체적인 동작 과정을 설명하기 위한 도면이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 구체적인 회로도가 도시된다.
액티브 모드에서 신호 생성 회로는, 하이(high) 상태의 스탠바이 모드 인에이블 신호(STB_EN) 및 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)를 각각 스탠바이 전압 레귤레이터에 제공할 수 있다. 액티브 모드에서는 액티브 전압 레귤레이터가 일정한 메모리 장치의 동작 전압을 출력할 수 있다. 액티브 전압 레귤레이터의 내부 전압 출력 단자와 스탠바이 전압 레귤레이터의 내부 전압 출력 단자는 연결되어 있을 수 있다. 따라서, 스탠바이 전압 레귤레이터의 내부 전압 출력 단자에 인가되는 전압은 액티브 전압 레귤레이터가 출력하는 동작 전압과 동일할 수 있다. 액티브 모드 동작 전압의 값은 액티브 모드에서 일정하게 유지될 수 있다.
하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)가 M16에 입력되면, M16의 전원이 켜질 수 있다. 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)는 M16이 동작하도록 제어하는 신호일 수 있다. M16은 스위치로 동작할 수 있다. 즉, M16의 내부 저항은 R3보다 작은 저항 값을 가질 수 있다. M16의 전원이 켜지면, 전류는 N4에서 M16을 지나 접지 단자를 향해 흐를 것이다. 액티브 모드에서, 스탠바이 전압 레귤레이터의 내부 전압 출력 단자에 걸리는 전압이 동작 전압으로 일정한 상태에서, M16의 전원이 켜짐으로 인해, 접지 단자로부터 N4 까지의 전체적인 저항 값이 감소할 수 있다.
전체 저항이 감소하면, 스탠바이 모드에서 R3에서 발생하는 전압 강하의 정도보다 더 작은 전압 강하가 M16에 발생할 수 있다. VCCI는 동작 전압으로 일정하므로, R4와 R5에 걸리는 전압의 크기가 스탠바이 모드에 비해 증가할 수 있다.
N5에 인가되는 전압인 피드백 전압(V_FB)의 크기가 스탠바이 모드에 비해 증가하게 되고, 증가된 피드백 전압(V_FB)은 입력 전압 제어부에 제공될 수 있다. 즉, 조절된 피드백 전압(V_FB)은 M3의 게이트로 입력될 수 있다. 이 경우, M2의 게이트에 인가되는 기준 전압(V_REF)은 일정한 값을 가질 수 있다.
도 9에 도시된 바이어스 전류와 마찬가지로, M1은 일정한 전류를 공급하는 전류원의 기능을 수행할 수 있다. 즉, PBIAS 전압 값이 일정하게 유지되므로, M1에 흐르는 전류의 값도 일정할 것이다. 다만, 기준 전압(V_REF)은 일정한 반면, 피드백 전압(V_FB)은 증가하였으므로, M2에 흐르는 전류 I1과 M3에 흐르는 전류 I2의 크기의 차이가 발생할 수 있다. 피드백 전압(V_FB)이 기준 전압(V_REF)보다 큰 값을 가지므로, M3의 소스-게이트 전압 차이는 M2의 소스-게이트 전압 차이보다 작아질 수 있다. 작아진 소스-게이트 전압 차이로 인해, I2는 I1에 비해 작아질 수 있다. 즉, I1과 I2의 전류양의 합은 M1에 흐르는 전류양으로 일정하나, I1은 I2에 비해 큰 값을 가질 수 있다.
I1이 증가하면, M6에 흐르는 전류 역시 증가할 수 있다. 즉, N1에 인가되는 전압의 크기가 스탠바이 모드와 비교하여 증가할 수 있다. N1에 인가되는 전압의 크기가 증가하면, M10 및 M12에 흐르는 전류의 양도 증가할 수 있다. 즉, 화살표와 같이 아래 방향으로 내려오는 M8의 전류 I5의 전류양이 증가할 수 있다. I5의 전류양이 증가하면, 전류 거울에 의해, M9에 흐르는 전류 I6의 전류양도 증가할 수 있다. 위와 같이 I6의 전류양이 증가하더라도, M11에 흐르는 전류 I4는 전류양이 매우 작거나 흐르지 않을 수 있다. 따라서, I6는 M14의 게이트로 모두 흐를 수 있다. 위와 같은 과정을 통해, N3에 인가되는 전압은 외부 입력 전압(VCCE)과 동일한 전압일 수 있다.
즉, M14의 소스 전압은 외부 입력 전압(VCCE)과 동일하고, M14의 게이트 전압 역시 외부 입력 전압(VCCE)과 동일하므로, 소스-게이트 전압의 차이가 발생하지 않을 수 있다. 소스-게이트 전압의 차이가 없으면, 트랜지스터는 동작할 수 없으므로, M14의 전원이 오프 될 수 있다. 설명의 편의를 위해 N3에 인가되는 전압을 외부 입력 전압(VCCE)과 동일한 전압으로 가정하였으나, M14의 전원을 오프 시킬 수 있는 전압이 N3에 인가될 수 있다.
M14의 전원이 오프 되면, M14에 전압 강하가 발생하지 않게 되고, 스탠바이 전압 레귤레이터의 내부 전압 출력 단자에 영향을 미치지 않을 수 있다. 위와 같은 과정을 통해, 액티브 모드에서 스탠바이 전압 레귤레이터의 영향을 제거할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 스탠바이 전압 레귤레이터의 구조를 설명하기 위한 도면이다.
도 11을 참조하면, 액티브 모드 인에이블 신호(VDC_EN)를 입력 받는 비교 제어부(1134)가 추가된 스탠바이 전압 레귤레이터(1130)가 도시 된다.
전압 비교부(1131)는 기준 전압(V_REF)과 피드백 전압(V_FB)을 비교하고, 비교 결과에 따라 비교 신호를 입력 전압 제어부(1132)에 제공할 수 있다. 전압 비교부(1131)는 피드백 전압(V_FB)이 기준 전압(V_REF)보다 큰 경우, 하이(high) 상태의 비교 신호를 입력 전압 제어부(1132)에 제공할 수 있다. 전압 비교부(1131)는 피드백 전압(V_FB)이 기준 전압(V_REF)보다 작거나 같은 경우, 로우(low) 상태의 비교 신호를 입력 전압 제어부(1132)에 제공할 수 있다. 하이(high) 상태의 비교 신호는 입력 전압 제어부(1132)의 전원을 온 시키는 신호일 수 있다. 로우(low) 상태의 비교 신호는 입력 전압 제어부(1132)의 전원을 오프 시키는 신호일 수 있다. 또한, 비교 신호는 설계에 따라 제공되는 전압 값일 수 있다.
입력 전압 제어부(1132)는 외부 입력 전압(VCCE)과 비교 신호에 기초하여, 전원이 온-오프 될 수 있다. 즉, 외부 입력 전압(VCCE)이 인가되는 상태에서 전압 비교부(1131)가 하이(high) 상태의 비교 신호를 출력하면, 입력 전압 제어부의 전원이 오프될 수 있다. 반대로 외부 입력 전압(VCCE)이 인가되는 상태에서 전압 비교부(1131)가 로우(low) 상태의 비교 신호를 출력하면 입력 전압 제어부(1132)의 전원이 켜지고, 입력 전압(VCCE)과 입력 전압 제어부(1132)에 걸리는 전압 강하의 차이를 출력 전압 제어부(1133)에 제공할 수 있다.
출력 전압 제어부(1133)는 스탠바이 모드에서 사용될 스탠바이 모드 동작 전압을 제공할 수 있다. 스탠바이 모드 동작 전압은 스탠바이 전압 레귤레이터가 제공하는 내부 전압일 수 있다. 스탠바이 모드 동작 전압은 스탠바이 모드에서 일정한 값일 수 있다. 입력 전압 제어부(1132)의 전원이 오프 되는 경우, 출력 전압 제어부(1133)와 입력 전압 제어부(1132)의 연결이 끊어질 수 있다. 이 경우에도, 스탠바이 전압 레귤레이터의 출력 단자와 액티브 전압 레귤레이터의 내부 전압 출력 단자는 연결되어 있으므로, 액티브 모드 동작 전압이 출력 전압 제어부의 내부 전압 출력 단자에 인가될 수 있다.
비교 제어부(1134)는 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)에 응답하여, 전압 비교부(1131)를 제어할 수 있다. 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)가 비교 제어부(1134)에 입력되면, 비교 제어부(1134)는 전압 비교부(1131)가 하이(high) 상태의 비교 신호를 출력하도록 제어 신호를 제공할 수 있다. 비교 제어부(1134)의 제어 신호에 의해 전압 비교부(1131)가 하이(high) 상태의 비교 신호를 출력하는 동안에, 기준 전압(V_REF)과 피드백 전압(V_FB)의 값들은 변하지 않을 수 있다.
비교 제어부(1134)는 액티브 모드 인에이블 신호(VDC_EN)를 게이트 단자로 수신하는 제1 트랜지스터 및 제1 트랜지스터와 캐스코드 구조로 결합된 제2 트랜지스터를 포함할 수 있다. 비교 제어부(1134)를 포함하는 스탠바이 전압 레귤레이터(1130)의 회로도는 도 12에서 설명하기로 한다.
도 12는 도 11의 스탠바이 전압 레귤레이터의 다른 실시 예에서의 동작 과정을 설명하기 위한 도면이다.
도 12를 참조하면, 비교 제어부(1134)를 포함하는 스탠바이 전압 레귤레이터(1130)의 회로도가 도시된다.
하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)와 하이(high) 상태의 스탠바이 모드 인에이블 신호(STB_EN)가 인가되는 액티브 모드에서, M1에 흐르는 전류는 일정할 수 있다. 즉, M1의 게이트에 인가되는 PBIAS 전압이 일정하므로, M1은 전류원의 기능을 수행할 수 있다.
액티브 모드에서 내부 전압이 출력되는 단자인 N4에 인가되는 전압은 액티브 전압 레귤레이터가 액티브 모드에서 제공하는 제1 내부 전압일 수 있다. 제1 내부 전압은 일정하게 유지될 수 있다. 따라서, 제1 내부 전압이 변경되지 않는 한, R3 및 R5에 인가되는 전압의 크기도 변하지 않을 것이다. N5에 인가되는 전압인 피드백 전압(V_FB)도 일정하게 유지될 것이다.
기준 전압(V_REF)과 피드백 전압(V_FB)이 일정한 상태로 유지되므로, M2 및 M3에 각각 흐르는 전류인 I2와 I3는 전류양이 같을 수 있다. 이러한 상황에서, 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)가 비교 제어부(1134)의 M16 게이트로 입력될 수 있다. 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)는 M16의 전원을 온 시키는 신호일 수 있다.
하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)가 M16의 게이트로 인가됨에 따라, M16 및 Madd에 전류 I7이 새롭게 흐를 수 있다. 전류 I7이 새롭게 흘러야 하므로, M8에 흐르는 전류 I5의 전류양은 증가할 수 있다. I5의 전류 양이 증가함에 따라, 아래 방향으로 흐르는 I6의 크기도 전류 거울에 의해 증가할 수 있다. 다만, M11에 흐르는 전류 I4는 전류 양이 적거나 흐르지 않으므로, 증가된 I6는 전부 M14의 게이트로 흐를 수 있다. 따라서, N3에 걸리는 전압은 외부 입력 전압(VCCE)과 동일한 전압이 될 수 있다. N3에 인가되는 전압이 외부 입력 전압과 같아지면, M14의 소스-게이트 전압의 차이가 발생하지 않을 수 있다. M14의 소스 전압이 외부 입력 전압(VCCE)과 동일하고, 게이트 전압이 외부 입력 전압(VCCE)과 동일해지면, M14의 전원이 오프될 수 있다. 설명의 편의를 위해 N3에 인가되는 전압을 외부 입력 전압(VCCE)과 동일한 전압으로 가정하였지만, M14의 전원을 오프 시키는 전압이 N3에 인가될 수 있다. M14의 전원이 오프 됨으로써 액티브 모드에서 스탠바이 전압 레귤레이터가 미치는 영향을 제거할 수 있다.
비교 제어부(1134)는 게이트 단자가 액티브 모드 인에이블 신호(VDC_EN)의 출력 단자와 연결되고, 드레인 단자가 M8의 드레인 단자 및 M10의 드레인 단자 사이에 연결되고, 소스 단자가 Madd의 드레인 단자와 연결된 N-MOS 트랜지스터를 포함할 수 있다. 비교 제어부(1134)는 드레인 단자가 M16의 소스 단자와 연결되고, 게이트 단자가 M10 및 M12의 게이트 단자에 연결되고, 소스 단자가 접지 단자에 연결된 N-MOS 트랜지스터인 Madd를 포함할 수 있다. M16과 Madd는 캐스코드 구조로 구성될 수 있다.
비교 제어부(1134)는 전압 비교부에 흐르는 전류의 양을 제어하여 전압 비교부를 제어할 수 있다. 따라서, 비교 제어부(1134)는 같은 원리에 의해 전압 비교부의 다른 노드에 연결될 수 있다. 예를 들어, 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)에 응답하여, M16 및 Madd에 흐르는 전류 증가량이 M2에 흐름으로써 I1을 증가시킬 수 있다. 증가된 I1에 의해 I5가 증가하고, 증가된 I5에 의해 I6 역시 증가함으로써 동일하게 M14의 전원을 오프 시킬 수 있다. 마찬가지로, 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)에 응답하여, M16 및 Madd에 흐르는 전류 증가량이 M8에 직접 흐름으로써, I5를 증가시킬 수 있다. 증가된 I5에 의해 I6가 증가하고, 동일하게 M14의 전원을 오프시킬 수 있다. 마찬가지로, 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)에 응답하여, M16 및 Madd에 흐르는 전류 증가량이 M9에 직접 흐름으로써, I6의 전류양을 증가시킬 수 있다. 역시 마찬가지로, M14의 전원이 오프될 것이다.
설명의 편의를 위해, 비교 제어부(1134)의 M16의 드레인 단자가 M8과 M10 사이에 연결되고, Madd의 게이트 단자가 N1에 결합된 실시 예로 설명하나, 비교 제어부(1134)는 M2, M8, M9에 결합되어 동일한 동작을 수행할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 스탠바이 전압 레귤레이터의 전압 레벨이 감소하는 것을 나타내기 위한 그래프이다.
도 13을 참고하면, 본 발명의 실시 예에 따른 액티브 모드에서의 출력되는 내부 전압의 관계를 나타내는 그래프이다.
칩 인에이블 신호(CE#)가 로우 상태인 경우, 메모리 장치가 선택됨을 의미할 수 있다. 로우 상태의 칩 인에이블 신호(CE#)와 하이(high) 상태의 액티브 모드 인에이블 신호(VDC_EN)에 기초하여, 스탠바이 전압 레귤레이터는 액티브 전압 레귤레이터의 동작에 영향을 미치지 않도록 동작할 수 있다. 즉, 스탠바이 전압 레귤레이터가 목표로 하는 타겟 전압이 액티브 모드 구간에서만 감소할 수 있다. 액티브 모드 구간에서 액티브 전압 레귤레이터의 동작에 영향을 미치지 않으므로, 액티브 모드 구간에서만 스탠바이 전압 레귤레이터가 목표로 하는 타겟 전압을 감소시킬 수 있다. 이를 통해 스탠바이 전압 레귤레이터의 느린 반응 속도에 따른 문제를 해결할 수 있다.
1000: 메모리 장치 1100: 전압 제공 회로
1110: 신호 생성 회로 1111: 인버터
1112: 제1 AND 게이트 1113: OR 게이트
1114: 제2 AND 게이트 1120: 액티브 전압 레귤레이터
1130: 스탠바이 전압 레귤레이터 1131: 전압 비교부

Claims (21)

  1. 외부로부터 제공되는 칩 인에이블 신호에 따라 액티브 모드 인에이블 신호를 생성하고, 상기 외부로부터 제공되는 외부 전압을 이용하여 스탠바이 모드 인에이블 신호를 생성하는 신호 생성 회로;
    상기 액티브 모드 인에이블 신호를 수신하고, 상기 액티브 모드 인에이블 신호가 하이(high) 상태이면, 액티브 모드 동작 전압을 출력하는 액티브 전압 레귤레이터; 및
    상기 액티브 모드 인에이블 신호 및 상기 스탠바이 모드 인에이블 신호를 수신하고, 상기 스탠바이 모드 인에이블 신호가 하이(high) 상태인 동안 스탠바이 모드 동작 전압을 출력하되, 상기 액티브 모드 인에이블 신호가 하이(high) 상태이면, 상기 액티브 모드 동작 전압보다 낮은 전압을 출력하는 스탠바이 전압 레귤레이터;를 포함하는 전압 제공 회로.
  2. 제 1항에 있어서, 상기 스탠바이 전압 레귤레이터는,
    상기 스탠바이 모드 인에이블 신호가 하이(high) 상태이면, 상기 외부 전압을 이용하여 상기 스탠바이 모드 동작 전압을 생성하는 전압 제공 회로.
  3. 제 1항에 있어서, 상기 스탠바이 전압 레귤레이터는,
    비반전 단자를 통해 입력되는 기준 전압과 반전 단자를 통해 입력되는 피드백 전압의 비교 결과에 따라 출력 단자에 비교 신호를 출력하는 연산 증폭기;
    상기 출력 단자, 상기 외부 전압이 인가되는 외부 전압 단자 및 상기 스탠바이 모드 동작 전압이 출력되는 단자인 제1 노드 사이에 연결되는 제1 트랜지스터;
    상기 제1 노드와 상기 피드백 전압이 걸리는 단자인 제2 노드 사이에 연결되는 제1 저항 및 제2 저항;
    상기 제2 노드와 접지 전압 단자 사이에 연결되는 제3 저항; 및
    상기 제1 저항과 병렬로 연결된 제2 트랜지스터;를 포함하는 전압 제공 회로.
  4. 제 1항에 있어서,
    상기 액티브 모드 동작 전압이 출력되는 상기 액티브 전압 레귤레이터의 출력 단자와 상기 스탠바이 모드 동작 전압이 출력되는 상기 스탠바이 전압 레귤레이터의 출력 단자는 서로 연결되는 전압 제공 회로.
  5. 제 4항에 있어서,
    상기 액티브 모드 인에이블 신호가 하이(high) 상태인 액티브 모드에서 상기 스탠바이 전압 레귤레이터의 상기 출력 단자의 전압은 상기 액티브 모드 동작 전압인 전압 제공 회로.
  6. 제 3항에 있어서, 상기 연산 증폭기는,
    상기 피드백 전압이 상기 기준 전압보다 큰 경우, 상기 제1 트랜지스터의 전원을 오프 시키는 하이(high) 상태의 비교 전압을 출력하고, 상기 피드백 전압이 상기 기준 전압보다 작거나 같은 경우, 상기 제1 트랜지스터의 전원을 온 시키는 로우(low) 상태의 비교 신호를 출력하는 전압 제공 회로.
  7. 제 3항에 있어서, 상기 제1 저항은,
    상기 제2 트랜지스터의 내부 저항보다 높은 저항 값을 갖는 전압 제공 회로.
  8. 제 7항에 있어서, 상기 제2 트랜지스터는,
    상기 하이(high) 상태의 액티브 모드 인에이블 신호를 게이트 단자로 수신하고, 상기 하이(high) 상태의 액티브 모드 인에이블 신호에 응답하여 동작하는 전압 제공 회로.
  9. 제 8항에 있어서, 상기 스탠바이 전압 레귤레이터는,
    상기 제2 트랜지스터가 동작하면, 상기 제2 노드의 전압인 상기 피드백 전압이 증가하고, 상기 연산 증폭기가 상기 하이(high) 상태의 비교 신호를 출력하고, 상기 하이(high) 상태의 비교 신호를 입력 받아 상기 제1 트랜지스터의 전원이 오프 되는 전압 제공 회로.
  10. 제 3항에 있어서, 상기 제1 트랜지스터는,
    게이트 단자가 상기 출력 단자에 연결되고, 소스 단자가 상기 외부 전압 단자에 연결되고, 드레인 단자가 상기 제1 노드에 연결된 P-MOS 트랜지스터인 전압 제공 회로.
  11. 제 3항에 있어서, 상기 제2 트랜지스터는,
    드레인 단자가 상기 제1 노드에 연결되고, 소스 단자가 상기 제2 노드에 연결되고, 게이트 단자가 상기 액티브 모드 인에이블 신호가 출력되는 단자에 연결된 N-MOS 트랜지스터인 전압 제공 회로.
  12. 제 1항에 있어서, 상기 신호 생성 회로는,
    상기 외부 전압의 파워 업 또는 파워 다운 구간을 제외한 구간에서 상기 스탠바이 모드 인에이블 신호를 출력하는 전압 제공 회로.
  13. 제 12항에 있어서, 상기 신호 생성 회로는,
    상기 파워 업 또는 상기 파워 다운 구간을 제외한 구간이거나, 상기 메모리 장치가 동작 중에 발생되는 비지 신호 또는 상기 메모리 장치의 테스트 모드에서 발생되는 테스트 모드 신호에 응답하여 상기 액티브 모드 인에이블 신호를 출력하는 전압 제공 회로.
  14. 외부에서 제공되는 기준 전압과 출력 전압 제어부가 제공하는 피드백 전압을 비교하고, 비교 결과에 따른 비교 신호를 출력하는 전압 비교부;
    상기 비교 신호와 상기 외부에서 인가하는 전압인 외부 인가 전압에 기초하여 전원이 온-오프 되는 입력 전압 제어부; 및
    상기 입력 전압 제어부와 연결되고, 상기 외부로부터 입력되는 칩 인에이블 신호에 기초하여 생성되는 하이(high) 상태의 액티브 모드 인에이블 신호에 응답하여 상기 피드백 전압을 조절하고, 조절된 상기 피드백 전압을 상기 전압 비교부에 제공하고, 로우(low) 상태의 상기 액티브 모드 인에이블 신호 및 상기 외부 인가 전압을 이용하여 생성되는 하이(high) 상태의 스탠바이 모드 인에이블 신호에 응답하여 스탠바이 모드에서 사용될 내부 전압을 제공하는 출력 전압 제어부;를 포함하는 전압 강하 레귤레이터.
  15. 제 14항에 있어서, 상기 전압 비교부는,
    상기 피드백 전압이 상기 기준 전압보다 큰 경우, 상기 입력 전압 제어부의 전원을 오프 시키는 하이(high) 상태의 상기 비교 신호를 출력하고, 상기 피드백 전압이 상기 기준 전압보다 작거나 같은 경우, 상기 입력 전압 제어부의 전원을 온 시키는 로우(low) 상태의 상기 비교 신호를 출력하는 전압 강하 레귤레이터.
  16. 제 14항에 있어서, 상기 출력 전압 제어부는,
    상기 하이(high) 상태의 액티브 모드 인에이블 신호에 응답하여 상기 피드백 전압이 상기 기준 전압보다 큰 값을 갖도록 동작하는 전압 강하 레귤레이터.
  17. 외부에서 제공되는 기준 전압과 출력 전압 제어부가 제공하는 피드백 전압을 비교하고, 비교 결과에 따른 비교 신호를 출력하는 전압 비교부;
    상기 외부와 연결된 외부 전압 단자를 통해 외부 전압을 인가받고, 상기 비교 신호가 하이(high) 상태인 경우 전원이 오프되고, 상기 비교 신호가 로우(low) 상태인 경우 전원이 온 되어 출력 전압 제어부에 상기 외부 전압을 전달하는 입력 전압 제어부;
    상기 입력 전압 제어부와 연결되고, 상기 외부 전압을 이용하여 생성되는 하이(high) 상태의 스탠바이 모드 인에이블 신호에 응답하여 스탠바이 모드에서 사용될 내부 전압을 제공하는 출력 전압 제어부; 및
    상기 외부로부터 입력되는 칩 인에이블 신호를 기초로 생성되는 하이(high) 상태의 액티브모드 인에이블 신호에 응답하여, 상기 전압 비교부가 상기 하이(high) 상태의 비교 신호를 출력하도록 제어하는 비교 제어부;를 포함하는 전압 강하 레귤레이터.
  18. 제 17항에 있어서, 상기 비교 제어부는,
    상기 하이(high) 상태의 액티브 모드 인에이블 신호에 응답하여 턴 온 되는 제1 트랜지스터; 및
    상기 제1 트랜지스터와 캐스코드 구조로 결합된 제2 트랜지스터;를 포함하고,
    상기 제2 트랜지스터는, 드레인 단자가 상기 제1 트랜지스터의 소스 단자와 연결되고, 게이트 단자가 상기 전압 비교부와 연결되고, 소스 단자가 접지 단자와 연결된 N-MOS 트랜지스터인 전압 강하 레귤레이터.
  19. 제 18항에 있어서, 상기 비교 제어부는,
    상기 하이(high) 상태의 액티브 모드 인에이블 신호가 인가되면, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 흐르는 전류를 증가시키고, 상기 전류가 증가함에 따라 변경되는 상기 전압 비교부에 흐르는 전류를 기초로 상기 비교 신호를 제어하는 전압 강하 레귤레이터.
  20. 제 19항에 있어서, 상기 전압 비교부는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 전원이 온 되는 경우, 하이(high) 상태의 상기 비교 신호를 출력하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 전원이 오프 되는 경우, 로우(low) 상태의 상기 비교 신호를 출력하는 전압 강하 레귤레이터.
  21. 메모리 셀들;
    외부로부터 제공되는 칩 인에이블 신호에 따라 액티브 모드 인에이블 신호를 생성하고, 상기 외부로부터 제공되는 외부 전압에 따라 스탠바이 모드 인에이블 신호를 생성하는 신호 생성 회로;
    상기 액티브 모드 인에이블 신호를 수신하고, 상기 액티브 모드 인에이블 신호가 하이(high) 상태인 액티브 모드에서 메모리 셀들의 액티브 모드 동작 전압을 출력하는 액티브 전압 레귤레이터; 및
    상기 액티브 모드 인에이블 신호 및 상기 스탠바이 모드 인에이블 신호를 수신하고, 상기 스탠바이 모드 인에이블 신호가 하이(high) 상태인 동안 상기 메모리 셀들의 스탠바이 모드 동작 전압을 출력하되, 상기 액티브 모드 인에이블 신호가 하이(high) 상태이면, 상기 메모리 셀들의 동작 전압보다 낮은 전압을 출력하고, 출력 단자가 상기 액티브 전압 레귤레이터의 출력 단자와 연결되어 상기 액티브 모드에서 상기 출력 단자에 상기 메모리 셀들의 상기 액티브 모드 동작 전압이 인가되는 스탠바이 전압 레귤레이터;를 포함하는 전압 제공 회로; 및
    상기 전압 제공 회로를 제어하는 제어 로직;을 포함하는 메모리 장치.
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