KR100449558B1 - 차지 펌프 회로 - Google Patents

Abstract

본 발명은 차지 펌프 회로에 관한 것으로, 적어도 하나 이상의 클럭 신호에 따라 전원 전압을 펌핑하기 위한 펌핑 회로와, 기준 전압을 발생시키기 위한 기준 전압 발생 회로와, 어드레스 신호에 따라 프로그램하기 위한 섹터를 선택하는 적어도 하나 이상의 섹터 정보 신호를 발생시키기 위한 섹터 정보 신호 발생 회로와, 상기 펌핑 회로로부터의 펌핑 전압을 상기 기준 전압과 상기 섹터 정보 신호에 따라 레귤레이션하여 섹터에 따른 다양한 전압을 출력하기 위한 레귤레이션 회로를 포함하여 이루어져, 하나의 전원 전압으로 다양한 레벨의 펌핑 전압을 생성하여 차지 펌프 회로와 섹터의 거리에 따른 로딩 효과에 의한 프로그램 효율의 저하를 방지할 수 있는 차지 펌프 회로가 제시된다.

Description

차지 펌프 회로{Charge pump circuit}

본 발명은 차지 펌프 회로에 관한 것으로, 특히 하나의 전원 전압으로 디양한 레벨의 펌핑 전압을 생성하여 차지 펌프 회로와 섹터의 거리에 따른 로딩 효과에 의한 프로그램 효율의 저하를 방지할 수 있는 차지 펌프 회로에 관한 것이다.

일반적인 플래쉬 메모리 셀은 비휘발성 특성과 전기적인 소거 및 프로그램 특성을 동시에 확보할 수 있는데, 이러한 장점을 이용하여 여러가지 반도체 메모리 소자에 응용하고 있다. 이러한 플래쉬 메모리 셀은 다수를 블럭화하여 다수의 섹터를 구성하고, 다수의 섹터중에서 하나의 섹터 및 그에 포함된 셀을 선택하여 구동시키기 위해 다수의 주변 회로를 포함하여 플래쉬 메모리 장치가 구성된다. 이러한 플래쉬 메모리 장치에서 하나의 셀을 선택하여 구동시키기 위해서는 구동에 따른 어드레스 신호, 즉 섹터를 선택하기 위한 섹터 어드레스 신호, 섹터의 셀을 선택하기 위한 비트라인 및 워드라인 어드레스 신호등에 의해 하나의 셀이 구동된다. 예를들어 플래쉬 메모리 셀에 데이터를 저장하는 프로그램을 실시하기 위해서는 셀의 게이트 단자 및 드레인 단자에 각각 포지티브 고전압을 인가해야 하는데, 이를 위한 구성의 예를 도 1에 도시하였다.

도 1은 플래쉬 메모리 셀을 프로그램하기 위해 두개의 차지 펌프 회로를 이용하여 셀의 게이트 단자에 9V, 드레인 단자에 5V의 전압을 인가하는 회로의 개략적인 구성도이다. 제 1 차지 펌프 회로(11)는 인에이블 신호(EN)에 따라 구동되어 셀의 게이트 단자에 인가하기 위한 고전압을 생성하는 제 1 펌핑 회로와 제 1 펌핑 회로의 출력을 분배하고 분배된 전압을 기준 전압과 비교하여 제 1 펌핑 회로의 출력을 일정 레벨로 레귤레이션하는 제 1 레귤레이션 회로로 구성된다. 제 2 차지 펌프 회로(12)는 인에이블 신호(EN)에 따라 구동되어 셀의 드레인 단자에 인가하기 위한 고전압을 생성하는 제 2 펌핑 회로와 제 2 펌핑 회로의 출력을 분배하고 분배된 전압을 기준 전압과 비교하여 제 2 펌핑 회로의 출력을 일정 레벨로 레귤레이션하는 제 2 레귤레이션 회로로 구성된다. 한편, 기준 전압 발생기(13)는 인에이블 신호(EN)에 따라 구동되어 제 1 및 제 2 레귤레이션 회로가 제 1 및 제 2 펌핑 회로의 출력을 레귤레이션 할 때 기준이 되는 기준 전압을 발생시킨다.

상기와 같이 구성되는 플래쉬 메모리 셀을 프로그램시키기 위한 회로는 하나의 전원 전압을 이용하여 고전압을 생성한다. 그런데, 도 2에 도시된 바와 같이 섹터0 내지 섹터14는 동일한 크기로 구성되고, 섹터15 내지 섹터18의 크기 합이 나머지 섹터중 하나의 섹터와 같은 크기로 구성되는 다수의 섹터로 구성된 플래쉬 메모리 장치에서는 셀을 프로그램시키기 위해 차지 펌프 회로에서 고전압이 인가되어도 실제로 셀에 인가되는 전압은 셀에 이르는 동안 중간의 로딩 효과에 의해 감소된다. 즉, 차지 펌프 회로로부터 먼 거리에 위치한 섹터일수록 거리에 따라 높아지는 라인 저항에 의해 전압이 감소되어 인가된다. 이러한 현상은 플래쉬 메모리 소자의 구조를 고려하지 않고 하나의 전압 레벨만을 생성하여 공급함으로써 발생하는 것으로, 플래쉬 메모리 소자의 용량이 증가함에 따라 더욱 현저하게 나타난다. 이는 셀의 프로그램 효율을 감소시키고, 더욱 심해지면 전압 레벨의 저하에 따른 프로그램 페일을 발생시킨다.

본 발명의 목적은 섹터의 위치에 따른 섹터 정보를 펌핑시에 이용하여 섹터의 위치에 따라 다양한 레벨의 펌핑 전압을 생성할 수 있는 차지 펌프 회로를 제공하는데 있다.

본 발명의 다른 목적은 다양한 레벨의 펌핑 전압을 생성할 수 있어 섹터의 위치에 관계없이 프로그램 효율을 증가시킬 수 있는 차지 펌프 회로를 제공하는데 있다.

도 1은 일반적인 플래쉬 메모리 셀의 프로그램을 위한 회로의 개략도.

도 2는 다수의 섹터로 분할된 플래쉬 메모리 소자의 개략도.

도 3은 본 발명의 제 1 실시 예에 따른 차지 펌프 회로의 구성도.

도 4(a) 및 도 4(b)는 본 발명에 적용되는 펌핑 회로의 일예 및 이의 동작 파형도.

도 5는 본 발명의 제 1 실시 예에 적용되는 레귤레이션 회로도.

도 6은 도 5의 레귤레이션 회로에 적용되는 제 1 센스 증폭기 회로도.

도 7은 도 5의 레귤레이션 회로에 적용되는 제 2 센스 증폭기 회로도.

도 8은 본 발명의 제 1 실시 예에 적용되는 기준 전압 발생 회로도.

도 9는 본 발명의 제 2 실시 예에 따른 차지 펌프 회로의 구성도.

도 10은 본 발명의 제 2 실시 예에 적용되는 레귤레이션 회로도.

도 11은 본 발명의 제 2 실시 예에 적용되는 기준 전압 발생 회로도.

<도면의 주요 부분에 대한 부호의 설명>

31 및 91 : 펌핑 회로 32 및 92 : 레귤레이션 회로

33 및 93 : 기준 전압 발생 회로 34 및 94 : 섹터 정보 발생 회로

본 발명의 일 실시 예에 따른 차지 펌프 회로는 적어도 하나 이상의 클럭 신호에 따라 전원 전압을 펌핑하기 위한 펌핑 회로와, 기준 전압을 발생시키기 위한 기준 전압 발생 회로와, 어드레스 신호에 따라 프로그램하기 위한 섹터를 선택하는 적어도 하나 이상의 섹터 정보 신호를 발생시키기 위한 섹터 정보 신호 발생 회로와, 상기 기준 전압과 상기 섹터 정보 신호에 따라 상기 프로그램할 섹터에 따른 바이어스 레벨이 조절되도록 상기 펌핑 회로로부터의 펌핑 전압을 레귤레이션하기 위한 레귤레이션 회로를 포함하여 이루어진 것을 특징으로 한다.

본 발명의 다른 실시 예에 따른 차지 펌프 회로는 적어도 하나 이상의 클럭 신호에 따라 전원 전압을 펌핑하기 위한 펌핑 회로와, 어드레스 신호에 따라 프로그램하기 위한 섹터를 선택하는 적어도 하나 이상의 섹터 정보 신호를 발생시키기 위한 섹터 정보 신호 발생 회로와, 상기 섹터 정보 신호에 따라 상기 프로그램할 섹터에 따른 바이어스 레벨이 조절되도록 기준 전압을 조절하여 발생시키기 위한 기준 전압 발생 회로와, 상기 펌핑 회로로부터의 펌핑 전압을 상기 기준 전압에 따라 레귤레이션하기 위한 레귤레이션 회로를 포함하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.

도 3은 본 발명의 제 1 실시 예에 따른 차지 펌프 회로의 개략적인 구성을 나타낸 블럭도로서, 그 구성을 설명하면 다음과 같다.

펌핑 회로(31)는 인에이블 신호(EN)에 의해 구동되어 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)에 따라 고전압을 생성한다. 기준 전압 발생 회로(33)는 인에이블 신호(EN)에 따라 구동되어 소정의 기준 전압(VREF)을 생성한다. 레귤레이션 회로(32)는 인에이블 신호(EN)에 따라 구동되어 펌핑 회로(31)의 출력을 기준 전압(VREF)과 섹터 정보 신호(SEC0 내지 SEC18)에 따라 레귤레이션한다. 섹터 정보 신호(SEC0 내지 SEC18)는 어드레스 신호(A<12:18>)를 이용하여 섹터 정보 발생 회로(34)로부터 발생되는 것으로, 프로그램하기 위한 섹터를 선택하는 신호이다.

상기와 같이 구성되는 본 발명의 제 1 실시 예에 따른 차지 펌프 회로는 섹터 정보 발생 회로(34)로부터의 섹터 정보 신호(SEC0 내지 SEC18)에 따라 레귤레이션 회로(32)에서의 레귤레이션 레벨을 조절한다. 즉, 차지 펌프 회로(31)와 가까운 거리에 위치한 섹터를 프로그램할 때는 라인 저항을 고려하여 바이어스 레벨이 낮아지도록 레귤레이션하고, 차지 펌프 회로와 먼 거리에 위치한 섹터를 프로그램할 때는 라인 저항을 고려하여 바이어스 레벨이 높아지도록 레귤레이션한다. 이렇게 함으로써 섹터의 거리에 따른 라인 저항등으로 인한 바이어스 레벨의 저하를 방지할 수 있다.

도 4(a)는 본 발명의 제 1 실시 예에 따른 차지 펌프 회로에 적용되는 펌핑 회로의 개략도로서, 다음과 같이 구성된다.

전원 단자(VDD)와 제 1 노드(Q41) 사이에 인에이블 신호(EN)에 따라 구동되는 제 1 NMOS 트랜지스터(N41)가 접속된다. 제 1 노드(Q41)와 제 2 노드(Q42) 사이에 제 2 NMOS 트랜지스터(N42)가 다이오드 접속되고, 제 2 노드(Q42)와 제 3노드(Q43) 사이에 제 3 NMOS 트랜지스터(N43)가 다이오드 접속된다. 그리고, 제 3 노드(Q43)와 제 4 노드(Q44) 사이에 제 4 NMOS 트랜지스터(N44)가 다이오드 접속되고, 제 4 노드(Q44)와 출력 단자(PUMP_OUT) 사이에 제 5 NMOS 트랜지스터(N45)가 다이오드 접속된다. 또한, 각 노드(Q41 내지 Q44) 및 출력 단자(PUMP_OUT)에는 제 1 및 제 2 인버터(I41 및 I42)에 의해 각각 반전된 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)에 의해 충전되는 제 1 내지 제 5 캐패시터(C41 내지 C45)가 접속된다. 즉, 제 1 노드(Q41), 제 3 노드(Q43) 및 출력 단자(PUMP_OUT)에는 제 2 인버터(I42)에 의해 반전된 제 2 클럭 신호(CLK2)에 의해 충전되는 제 1, 제 3 및 제 5 캐패시터(C41, C43 및 C45)가 각각 접속되고, 제 2 및 제 4 노드(Q42 및 Q44)에는 제 1 인버터(I41)에 의해 반전된 제 1 클럭 신호(CLK1)에 의해 충전되는 제 2 및 제 4 캐패시터(C42 및 C44)가 각각 접속된다.

상기와 같이 구성되는 본 발명에 따른 차지 펌프 회로를 구성하는 펌핑 회로의 구동 방법을 도 4(b)에 도시된 동작 타이밍도를 이용하여 설명하면 다음과 같다.

인에이블 신호(EN)가 하이 상태로 인가되면 제 1 NMOS 트랜지스터(N41)가 턴온되어 전원 전압(VDD)이 공급된다. 그리고, 서로 반대 위상을 갖는 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)가 각각 제 1 및 제 2 인버터(I41 및 I42)를 통해 반전되어 제 1 내지 제 5 캐패시터(C41 내지 C45)를 충전시킨다. 즉, 로우 상태로 인가되는 제 2 클럭 신호(CLK2)는 제 2 인버터(I42)를 통해 하이 상태로 반전되어 제 1,제 3 및 제 5 캐패시터(C41, C43 및 C45)를 충전시켜 제 1 및 제 3 노드(Q41 및 Q43)와 출력 단자(PUMP_OUT)를 소정 전위로 상승시킨다. 그리고, 로우 상태로 인가되는 제 1 클럭 신호(CLK1)는 제 1 인버터(I41)를 통해 하이 상태로 반전되어 제 2 및 제 4 캐패시터(C42 및 C44)를 충전시켜 제 2 및 제 4 노드(Q42 및 Q44)를 소정 전위로 상승시킨다. 이와 같이 상승된 노드의 전위는 다이오드 접속된 제 2 내지 제 5 NMOS 트랜지스터(N42 내지 N45)를 통해 다음단으로 전달되고, 최종적으로 출력 단자(PUMP_OUT)는 소정의 전위를 유지하게 되는데, 그 전위는 전원 전압(VDD)과 캐패시터의 수 및 그의 용량에 따라 결정된다.

도 5는 본 발명의 제 1 실시 예에 따른 차지 펌프 회로에 적용되는 레귤레이션 회로도로서, 그 구성을 설명하면 다음과 같다.

인에이블 신호(EN)에 따라 구동되는 제 1 센스 증폭기(51)는 기준 전압(Vref)과 입력 전압(VIN)을 비교하여 그 결과를 출력한다. 제 1 센스 증폭기(51)와 접지 단자(Vss) 사이에 전압 분배 수단으로 작용하는 제 1 내지 제 n 저항(R51 내지 R5n)이 접속되는데, 제 1 내지 제 n 저항(R51 내지 R5n)과 제 1 저항(R51)에 의해 분배된 전압이 피드백되어 제 1 센스 증폭기(51)의 입력 전압(VIN)이 된다. 또한, 제 2 저항(R52)과 제 n 저항(R5n)의 각 접속점에는 다수의 섹터 정보 신호(SEC15 내지 SEC0)에 따라 각각 구동되는 제 1 내지 제 m NMOS 트랜지스터(N51 내지 N5m)가 접속된다. 예컨데, 제 2 저항(R52)과 제 3 저항(R53) 사이에 제 19 섹터 정보 신호(SEC18)에 따라 구동되는 제 1 NMOS 트랜지스터(N51)가 접속되며, 제 m 저항(R5m)과 제 n 저항(R5n) 사이에 제 1 섹터 정보 신호(SEC0)에 따라 구동되는 제 m NMOS 트랜지스터(N5m)가 접속된다. 여기서, 섹터 정보 신호(SEC0 내지 SEC18)는 선택된 섹터를 프로그램하기 위한 신호로서, 예컨데 제 1 섹터 정보 신호(SEC0)는 차지 펌프 회로와 가장 가까운 거리에 위치한 제 1 섹터를 프로그램하기 위한 신호이고, 제 19 섹터 정보 신호(SEC18)는 차지 펌프 회로와 가장 먼 거리에 위치한 제 19 섹터를 프로그램하기 위한 신호이다. 예를들어, 제 19 섹터를 프로그램하기 위해 제 19 섹터 정보 신호(SEC18)가 하이 상태로 인가되고, 제 1 내지 제 18 섹터 정보 신호(SEC0 내지 SEC17)가 로우 상태로 인가되면 제 1 NMOS 트랜지스터(N51)가 턴온되고, 나머지 트랜지스터들은 턴오프되기 때문에 제 1 내지 제 n 저항(R51 내지 R5n)과 제 1 및 제 2 저항(R51 및 R52)의 비에 따라 분배된 전압이 조절 기준 전압(REG_REF)이 된다. 또한, 제 1 섹터를 프로그램하기 위해 제 1 섹터 정보 신호(SEC0)가 하이 상태로 인가되고, 제 2 내지 제 19 섹터 정보 신호(SEC1 내지 SEC18)가 로우 상태로 인가되면 제 m NMOS 트랜지스터(N5m)가 턴온되고, 나머지 트랜지스터들은 턴오프되기 때문에 제 1 내지 제 n 저항(R51 내지 R5n)과 제 1 내지 제 m 저항(R51 내지 R5m)의 비에 따라 분배된 전압이 조절 기준 전압(REG_REF)이 된다.

제 2 센스 증폭기(52)는 인에이블 신호(EN)에 따라 구동되며, 조절 기준 전압(REG_REF)과 다이오드 체인에 의해 조절된 레벨 전압(REGLEVEL)을 비교하여 그 결과에 따라 펌핑 회로의 출력 전압(PUMP_OUT)을 출력한다. PMOS 트랜지스터(P50)는 제 2 센스 증폭기(52)의 출력에 따라 구동되어 펌핑 회로의 출력전압(PUMP_OUT)을 출력 단자(VPPD)로 출력한다. 출력 단자(VPPD)와 접지 단자(Vss) 사이에는 다수의 PMOS 트랜지스터(P51 내지 P54)가 다이오드 접속된 다이오드 체인과 인에이블 신호(EN)에 따라 구동되는 NMOS 트랜지스터(N50)가 직렬 접속되는데, 다이오드 체인에 의해 조절된 전압이 조절 레벨 전압(REGLEVEL)으로 제 2 센스 증폭기(52)의 입력 단자로 입력된다.

상기한 바와 같이 본 발명의 제 1 실시 예에 따른 차지 펌프 회로에 적용되는 레귤레이션 회로는 제 1 센스 증폭기의 출력을 다수의 저항과 섹터 정보 신호에 따라 구동되는 다수의 NMOS 트랜지스터를 이용하여 조절하고, 조절된 전압을 제 2 센스 증폭기가 조절 레벨 전압과 비교하여 그 결과에 따라 PMOS 트랜지스터를 구동시켜 펌핑 회로의 출력 전압을 출력 단자로 출력한다.

도 6은 도 5의 제 1 센스 증폭기의 상세 회로도로서, 그 구성을 설명하면 다음과 같다.

전원 단자(VDD)와 제 1 노드(Q61) 사이에 인에이블 신호(EN)가 제 1 인버터(I61)에 의해 반전된 신호에 의해 구동되는 제 1 PMOS 트랜지스터(P61)가 접속된다. 제 1 노드(Q61)와 제 2 노드(Q61) 사이에 제 2 노드(Q62)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P62)가 접속되며, 제 2 노드(Q62)와 접지 단자(Vss) 사이에 제 2 노드(Q62)의 전위에 따라 구동되는 제 1 NMOS 트랜지스터(N61)가 접속된다. 제 1 노드(Q61)와 제 3 노드(Q63) 사이에 제 3 노드(Q63)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P63)가 접속되며, 제 3노드(Q63)와 제 4 노드(Q64) 사이에 제 1 전압(V1), 즉 입력 전압(VIN)에 따라 구동되는 제 2 NMOS 트랜지스터(N62)가 접속된다. 제 1 노드(Q61)와 제 5 노드(Q65) 사이에 제 3 노드(Q63)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P64)가 접속되며, 제 5 노드(Q65)와 제 4 노드(Q64) 사이에 제 2 전압(V2), 즉 기준 전압(VREF)에 따라 구동되는 제 3 NMOS 트랜지스터(N63)가 접속된다. 제 4 노드(Q64)와 접지 단자(Vss) 사이에 제 2 노드(Q62)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N64)가 접속된다. 제 1 노드(Q61)와 출력 단자(OUT) 사이에 제 5 노드(Q65)의 전위에 따라 구동되는 제 5 PMOS 트랜지스터(P65)가 접속된다. 또한, 출력 단자(OUT)와 접지 단자(Vss) 사이에 제 2 노드(Q62)의 전위에 따라 구동되는 제 5 NMOS 트랜지스터(N65) 및 제 1 인버터(I61)에 의해 반전된 인에이블 신호(EN)에 따라 구동되는 제 6 NMOS 트랜지스터(N66)가 병렬 접속된다.

상기와 같이 구성되는 제 1 센스 증폭기의 구동 방법을 설명하면 다음과 같다.

인에이블 신호(EN)가 하이 상태로 인가되면 제 1 인버터(I61)에 의해 로우 상태로 반전되어 제 6 NMOS 트랜지스터(N66)를 턴오프시키고, 제 1 PMOS 트랜지스터(P61)를 턴온시킨다. 턴온된 제 1 PMOS 트랜지스터(P61)를 통해 전원 전압(VDD)이 제 1 노드(Q61)로 공급된다. 제 2 노드(Q62)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P62) 및 제 1 NMOS 트랜지스터(N61)는 제 2 노드(Q62)의 전위가 소정 전압을 유지하도록 한다. 이렇게 소정 전압을 유지하는 제 2 노드(Q62)의 전위에의해 제 4 NMOS 트랜지스터(N64)가 턴온된다. 제 1 전압(V1)과 제 2 전압(V2)의 크기에 의해 제 3 노드(Q63) 및 제 5 노드(Q65)의 전위가 결정되고, 출력 단자(OUT)의 전위가 결정된다. 즉, 제 1 전압(V1)이 제 2 전압(V2)보다 클 경우 제 3 PMOS 트랜지스터(P63) 및 제 2 NMOS 트랜지스터(N62)를 통해 접지 단자(Vss)로 흐르는 전류의 양이 제 4 PMOS 트랜지스터(P64) 및 제 3 NMOS 트랜지스터(N63)를 통해 접지 단자(Vss)로 흐르는 전류의 양보다 많게 된다. 따라서, 제 3 노드(Q63)는 로우 상태를 유지하게 되고, 제 5 노드(Q65)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 5 노드(Q65)의 전위에 의해 제 5 PMOS 트랜지스터(P65)는 턴오프되고, 이에 따라 전원 전압(VDD)이 출력 단자(OUT)로 출력되지 않기 때문에 출력 단자(OUT)는 로우 상태로 된다. 반대로, 제 1 전압(V1)이 제 2 전압(V2)보다 작을 경우 제 3 노드(Q63)는 하이 상태로 되고, 제 5 노드(Q65)는 로우 상태로 된다. 로우 상태를 유지하는 제 5 노드(Q65)의 전위에 의해 제 5 PMOS 트랜지스터(P65)는 턴온되고, 이에 따라 전원 전압(VDD)이 출력 단자(OUT)로 출력되어 출력 단자(OUT)는 하이 상태로 된다.

상기한 바와 같이 제 1 센스 증폭기는 제 1 전압(V1)이 제 2 전압(V2)보다 클 경우 로우 상태의 신호를 출력하고, 작을 경우 하이 상태의 신호를 출력한다.

도 7은 도 5의 제 2 센스 증폭기의 상세 회로도로서, 그 구성을 설명하면 다음과 같다.

펌핑 회로의 출력 전압이 입력되는 입력 단자(VSO)와 제 1 노드(Q71) 사이에인에이블 신호(EN)가 제 1 인버터(I71)에 의해 반전된 신호(ENb)에 의해 구동되는 제 1 PMOS 트랜지스터(P71)가 접속된다. 전원 단자(VDD)와 제 2 노드(Q72) 사이에 제 1 인버터(I71)의 출력에 따라 구동되는 제 2 PMOS 트랜지스터(P72)와 제 2 노드(Q72)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P73)가 직렬 접속되며, 제 2 노드(Q72)와 접지 단자(Vss) 사이에 제 2 노드(Q72)의 전위에 따라 구동되는 제 1 NMOS 트랜지스터(N71)가 접속된다. 제 1 노드(Q71)와 제 3 노드(Q73) 사이에 제 3 노드(Q73)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P74)가 접속되며, 제 3 노드(Q73)와 제 4 노드(Q74) 사이에 제 1 전압(V1), 즉 다이오드 체인에 의해 조절된 레벨 전압(REGLEVEL)에 따라 구동되는 제 2 NMOS 트랜지스터(N72)가 접속된다. 제 1 노드(Q71)와 출력 단자(OUT) 사이에 제 3 노드(Q73)의 전위에 따라 구동되는 제 5 PMOS 트랜지스터(P75)가 접속되며, 출력 단자(OUT)와 제 4 노드(Q74) 사이에 제 2 전압(V2), 즉 조절된 기준 전압(REG_REF)에 따라 구동되는 제 3 NMOS 트랜지스터(N73)가 접속된다. 제 4 노드(Q74)와 접지 단자(Vss) 사이에 제 2 노드(Q72)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N74)가 접속된다. 전원 단자(VDD)와 출력 단자(OUT) 사이에 인에이블 신호(EN)가 반전된 인에이블 바 신호(ENb)에 따라 구동되는 제 5 NMOS 트랜지스터(N75)가 접속된다.

상기와 같이 구성되는 제 2 센스 증폭기의 구동 방법을 설명하면 다음과 같다.

인에이블 신호(EN)가 하이 상태로 인가되면 제 1 인버터(I71)에 의해 로우상태로 반전되어 제 1 및 제 2 PMOS 트랜지스터(P71 및 P72)를 턴온시킨다. 턴온된 제 2 PMOS 트랜지스터(P72)를 통해 전원 전압(VDD)이 공급되는데, 제 2 노드(Q72)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P73) 및 제 1 NMOS 트랜지스터 (N71)는 제 2 노드(Q72)의 전위가 소정 전압을 유지하도록 한다. 이렇게 소정 전압을 유지하는 제 2 노드(Q72)의 전위에 의해 제 4 NMOS 트랜지스터(N74)가 턴온된다. 제 1 PMOS 트랜지스터(P71)를 통해 펌핑 전압(VSO)이 제 1 노드(Q71)로 공급되면, 제 1 전압(V1)과 제 2 전압(V2)의 크기에 의해 제 3 노드(Q73) 및 출력 단자(OUT)의 전위가 결정된다. 즉, 제 1 전압(V1)이 제 2 전압(V2)보다 클 경우 제 4 PMOS 트랜지스터(P74) 및 제 2 NMOS 트랜지스터(N72)를 통해 접지 단자(Vss)로 흐르는 전류의 양이 제 5 PMOS 트랜지스터(P75) 및 제 3 NMOS 트랜지스터(N73)를 통해 접지 단자(Vss)로 흐르는 전류의 양보다 많게 된다. 따라서, 제 3 노드(Q73)는 로우 상태로 되고, 출력 단자(OUT)로 펌핑 전압(VSO)이 출력된다. 반대로, 제 1 전압(V1)이 제 2 전압(V2)보다 작을 경우 제 3 노드(Q73)는 하이 상태로 되고, 출력 단자(OUT)는 로우 상태로 된다. 한편, 전원 단자(VDD)와 출력 단자(OUT) 사이에 접속된 제 5 NMOS 트랜지스터(N75)는 인에이블 신호(EN)가 로우 상태로 인가될 때 턴온되어 출력 단자(OUT)가 하이 상태의 초기화 상태를 갖도록 한다.

상기한 바와 같이 제 2 센스 증폭기는 제 1 전압(V1)이 제 2 전압(V2)보다 클 경우 펌핑 전압을 출력하고, 작을 경우 로우 상태의 신호를 출력한다.

도 8은 본 발명의 제 1 실시 예에 따른 차지 펌프 회로에 적용되는 기준 전압 발생 회로도로서, 그 구성을 설명하면 다음과 같다.

전원 단자(VDD)와 제 1 노드(Q81) 사이에 인에이블 신호(EN)가 제 1 인버터(I81)를 통해 반전된 인에이블 바 신호(ENb)에 따라 구동되는 제 1 PMOS 트랜지스터(P81)가 접속된다. 제 1 노드(Q81)와 제 2 노드(Q82) 사이에 제 2 노드(Q82)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P82)가 접속되며, 제 1 노드(Q81)와 제 3 노드(Q83) 사이에 제 2 노드(Q82)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P83)가 접속된다. 제 2 노드(Q82)와 제 4 노드(Q84) 사이에 기준 전압(VREF)에 따라 구동되는 제 2 NMOS 트랜지스터(N82)가 접속되고, 제 3 노드(Q83)와 제 4 노드(Q84) 사이에 설정 전압(VB)에 따라 구동되는 제 3 NMOS 트랜지스터(N83)가 접속된다. 한편, 제 2 노드(Q82)와 접지 단자(Vss) 사이에 인에이블 바 신호(ENb)에 따라 구동되는 제 1 NMOS 트랜지스터(N81)가 접속되고, 제 4 노드(Q84)와 접지 단자(Vss) 사이에 인에이블 신호(EN)에 따라 구동되는 제 4 NMOS 트랜지스터(N84)가 접속된다.

전원 단자(VDD)와 제 5 노드(Q85) 사이에 인에이블 바 신호(ENb)에 따라 구동되는 제 4 PMOS 트랜지스터(P84)가 접속된다. 제 5 노드(Q85)와 제 6 노드(Q86) 사이에 제 3 노드(Q83)의 전위에 따라 구동되는 제 5 PMOS 트랜지스터(P85)가 접속되고, 제 5 노드(Q85)와 제 7 노드(Q87) 사이에 제 3 노드(Q83)의 전위에 따라 구동되는 제 6 PMOS 트랜지스터(P86)가 접속된다. 여기서, 제 6 노드(Q86)의 전위는 기준 전압(VREF)으로 출력되며, 제 7 노드(Q87)의 전위는 설정 전압(VB)으로 출력되는데, 각각의 출력 단자에는 제 1 및 제 2 캐패시터(C81 및 C82)가 각각 접속된다. 그리고, 제 6 노드(Q86)와 제 8 노드(Q88) 사이에 제 1 저항(R81)과 다이오드 접속된 제 1 바이폴라 트랜지스터(B81)가 직렬 접속되며, 제 7 노드(Q87)와 제 8 노드(Q88) 사이에 제 2 바이폴라 트랜지스터(B82)가 다이오드 접속된다. 한편, 제 3 노드(Q83)와 접지 단자(Vss) 사이에 인에이블 바 신호(ENb)에 따라 구동되는 제 5 NMOS 트랜지스터(N85)가 접속되고, 제 8 노드(Q88)와 접지 단자(Vss) 사이에 제 2 저항(R82)이 접속된다.

상기와 같이 구성되는 기준 전압 발생 회로의 구동 방법을 설명하면 다음과 같다.

인에이블 신호(EN)가 하이 상태로 인가되면 제 1 인버터(I81)에 의해 로우 상태로 반전되어 제 1 NMOS 트랜지스터(N81)는 턴오프되고, 제 4 NMOS 트랜지스터(N84), 제 1 및 제 4 PMOS 트랜지스터(P81 및 P84)는 턴온된다. 제 1 및 제 4 PMOS 트랜지스터(P81 및 P84)를 통해 전원 전압(VDD)이 제 1 및 제 5 노드(Q81 및 Q85)로 공급된다. 전원 전압(VDD)이 제 1 노드(Q81)로 공급되면, 기준 전압(VREF)과 설정 전압(VB)의 크기에 의해 제 2 및 제 3 PMOS 트랜지스터(P82 및 P83)를 통해 인가되는 전압이 조절되어 제 2 노드(Q82) 및 제 3 노드(Q83)의 전위가 결정된다. 즉, 기준 전압(VREF)이 설정 전압(VB)보다 클 경우 제 2 PMOS 트랜지스터(P82) 및 제 2 NMOS 트랜지스터(N82)를 통해 접지 단자(Vss)로 흐르는 전류의 양이 제 3 PMOS 트랜지스터(P83) 및 제 3 NMOS 트랜지스터(N83)를 통해 접지 단자(Vss)로 흐르는 전류의 양보다 많게 된다. 따라서, 제 2 노드(Q82)의 전위는하강하게 되고, 제 3 노드(Q83)의 전위는 상승하게 된다. 반대로, 기준 전압(VREF)이 설정 전압(VB)보다 작을 경우 제 2 노드(Q82)의 전위는 상승하게 되고, 제 3 노드(Q83)의 전위는 하강하게 된다. 제 3 노드(Q83)의 전위가 상승하게 되면, 제 5 및 제 6 PMOS 트랜지스터(P85 및 P86)를 통해 인가되는 전류의 양이 감소하게 되고 기준 전압(VREF) 및 설정 전압(VB)이 감소하게 된다. 반대로, 제 3 노드(Q83)의 전위가 하강하게 되면, 기준 전압(VREF) 및 설정 전압(VB)가 증가하게 된다. 이 기준 전압(VREF) 및 설정 전압(VB)은 각각 피드백되고 재비교되어 위와 같은 동작을 반복하게 되고, 결국 최종적으로 출력되는 기준 전압(VREF)은 일정한 전압을 유지하게 된다. 한편, 제 1 저항(R81)과 직렬 접속된 제 1 바이폴라 트랜지스터(B81)와 제 2 바이폴라 트랜지스터(B82)는 기준 전압(VREF)과 설정 전압(VB)를 결정하는 전류 미러의 역할을 한다.

도 9는 본 발명의 제 2 실시 예에 따른 차지 펌프 회로의 개략적인 구성을 나타낸 블럭도로서, 그 구성을 설명하면 다음과 같다.

펌핑 회로(91)는 인에이블 신호(EN)에 의해 구동되어 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)에 따라 고전압을 생성한다. 레귤레이션 회로(92)는 인에이블 신호(EN)에 따라 구동되어 펌핑 회로(31)의 출력을 기준 전압(VREF)에 따라 레귤레이션한다. 기준 전압 발생 회로(93)는 인에이블 신호(EN) 및 섹터 정보 신호(SEC0 내지 SEC18)에 따라 구동되어 소정의 기준 전압(VREF)을 생성한다. 섹터 정보 신호(SEC0 내지 SEC18)는 어드레스 신호(A<12:18>)를 이용하여 섹터 정보 발생 회로(94)로부터 발생되는 것으로, 프로그램하기 위한 섹터를 선택하는 신호이다.

상기와 같이 구성되는 본 발명의 제 2 실시 예에 따른 차지 펌프 회로는 섹터 정보 발생 회로(94)로부터의 섹터 정보 신호(SEC0 내지 SEC18)에 따라 기준 전압 발생 회로(92)에서 발생되는 기준 전압(VREF)의 레벨을 조절한다. 즉, 차지 펌프 회로와 가까운 거리에 위치한 섹터를 프로그램할 때는 라인 저항을 고려하여 바이어스 레벨이 낮아지도록 하기 위해 설정 전압을 낮추어 기준 전압을 생성하고, 차지 펌프 회로와 먼 거리에 위치한 섹터를 프로그램할 때는 라인 저항을 고려하여 바이어스 레벨이 높아지도록 하기 위해 설정 전압을 높여 기준 전압을 생성한다. 이렇게 조절된 기준 전압을 이용하여 레귤레이션 회로에서 레귤레이션 함으로써 섹터의 거리에 따른 라인 저항등으로 인한 바이어스 레벨의 저하를 방지할 수 있다.

도 10은 본 발명의 제 2 실시 예에 따른 차지 펌프 회로에 적용되는 레귤레이션 회로도로서, 그 구성을 설명하면 다음과 같다.

인에이블 신호(EN)에 따라 구동되는 제 1 센스 증폭기(101)는 기준 전압(VREF)과 입력 전압(VIN)을 비교하여 그 결과를 출력한다. 제 1 센스 증폭기(101)와 접지 단자(Vss) 사이에 전압 분배 수단으로 작용하는 제 1 내지 제 3 저항(R101 내지 R103)이 접속되는데, 제 1 내지 제 3 저항(R101 내지 R103)과 제 1 저항(R101)에 의해 분배된 전압이 피드백되어 제 1 센스 증폭기(101)의 입력 전압(VIN)이 된다. 그리고, 제 1 내지 제 3 저항(R101 내지 R103)과 제 1 및 제 2 저항(R101 및 R102)의 비에 따라 분배된 전압이 조절 기준 전압(REG_REF)이 된다.

제 2 센스 증폭기(102)는 인에이블 신호(EN)에 따라 구동되며, 조절 기준 전압(REG_REF)과 다수의 PMOS 트랜지스터(P101 내지 P104)가 다이오드 접속된 다이오드 체인에 의해 조절된 레벨 전압(REGLEVEL)을 비교하여 그 결과에 따라 펌핑 회로의 출력 전압(PUMP_OUT)을 출력한다. PMOS 트랜지스터(P100)는 제 2 센스 증폭기(102)의 출력에 따라 구동되어 펌핑 회로의 출력 전압(PUMP_OUT)을 출력 단자(VPPD)로 출력한다. 출력 단자(VPPD)와 접지 단자(Vss) 사이에는 다수의 PMOS 트랜지스터(P101 내지 P104)가 다이오드 접속된 다이오드 체인과 인에이블 신호(EN)에 따라 구동되는 NMOS 트랜지스터(N100)가 직렬 접속되는데, 다이오드 체인에 의해 조절된 전압이 조절 레벨 전압(REGLEVEL)으로 제 2 센스 증폭기(102)의 입력 단자로 입력된다.

도 11은 본 발명의 제 2 실시 예에 따른 차지 펌프 회로에 적용되는 기준 전압 발생 회로도로서, 그 구성을 설명하면 다음과 같다.

전원 단자(VDD)와 제 1 노드(Q111) 사이에 인에이블 신호(EN)가 제 1 인버터(I111)를 통해 반전된 인에이블 바 신호(ENb)에 따라 구동되는 제 1 PMOS 트랜지스터(P111)가 접속된다. 제 1 노드(Q111)와 제 2 노드(Q112) 사이에 제 2 노드(Q112)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P112)가 접속되며, 제 1 노드(Q111)와 제 3 노드(Q113) 사이에 제 2 노드(Q112)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P113)가 접속된다. 제 2 노드(Q112)와 제 4 노드(Q114) 사이에 제 1 설정 전압(VFB)에 따라 구동되는 제 2 NMOS 트랜지스터(N112)가 접속되고, 제3 노드(Q113)와 제 4 노드(Q114) 사이에 제 2 설정 전압(VB)에 따라 구동되는 제 3 NMOS 트랜지스터(N113)가 접속된다. 한편, 제 2 노드(Q112)와 접지 단자(Vss) 사이에 인에이블 바 신호(ENb)에 따라 구동되는 제 1 NMOS 트랜지스터(N111)가 접속되고, 제 4 노드(Q114)와 접지 단자(Vss) 사이에 인에이블 신호(EN)에 따라 구동되는 제 4 NMOS 트랜지스터(N114)가 접속된다.

전원 단자(VDD)와 제 5 노드(Q115) 사이에 인에이블 바 신호(ENb)에 따라 구동되는 제 4 PMOS 트랜지스터(P114)가 접속된다. 제 5 노드(Q115)와 제 6 노드(Q116) 사이에 제 3 노드(Q113)의 전위에 따라 구동되는 제 5 PMOS 트랜지스터(P115)가 접속되고, 제 5 노드(Q115)와 제 7 노드(Q117) 사이에 제 3 노드(Q113)의 전위에 따라 구동되는 제 6 PMOS 트랜지스터(P116)가 접속된다. 여기서, 제 6 노드(Q116)의 전위는 제 1 설정 전압(VFB)으로 피드백되며, 제 7 노드(Q117)의 전위는 제 2 설정 전압(VB)으로 피드백되는데, 각각의 출력 단자에는 제 1 및 제 2 캐패시터(C111 및 C112)가 각각 접속된다. 그리고, 제 6 노드(Q116)와 제 8 노드(Q118) 사이에 제 1 저항(R111)과 다이오드 접속된 제 1 바이폴라 트랜지스터(B111)가 직렬 접속되며, 제 7 노드(Q117)와 제 8 노드(Q118) 사이에 제 2 바이폴라 트랜지스터(B112)가 다이오드 접속된다. 한편, 제 3 노드(Q113)와 접지 단자(Vss) 사이에 인에이블 바 신호(ENb)에 따라 구동되는 제 5 NMOS 트랜지스터(N115)가 접속되고, 제 8 노드(Q118)와 접지 단자(Vss) 사이에 제 2 저항(R112)이 접속된다.

한편, 제 6 노드(Q116), 즉 제 1 설정 전압(VFB) 출력 단자와 접지단자(Vss) 사이에 다수의 저항(R113 내지 R11n)이 직렬 접속되고, 각 저항 사이에 섹터 정보 신호(SEC0 내지 SEC18)에 따라 각각 구동되는 다수의 NMOS 트랜지스터(N121 내지 N12m)가 접속된다. 이들 섹터 정보 신호(SEC0 내지 SEC18)에 따라 하나의 NMOS 트랜지스터(N121 내지 N12m)가 턴온되고, 이에 따라 다수의 저항에 의해 분배된 전압이 기준 전압(VREF)으로 출력된다.

상기와 같이 구성되는 본 발명의 제 2 실시 예에 따른 차지 펌프 회로에 적용되는 기준 전압 발생 회로의 구동 방법을 설명하면 다음과 같다.

인에이블 신호(EN)가 하이 상태로 인가되면 제 1 인버터(I111)에 의해 로우 상태로 반전되어 제 1 NMOS 트랜지스터(N111)는 턴오프되고, 제 4 NMOS 트랜지스터(N114), 제 1 및 제 4 PMOS 트랜지스터(P111 및 P114)는 턴온된다. 제 1 및 제 4 PMOS 트랜지스터(P111 및 P114)를 통해 전원 전압(VDD)이 제 1 및 제 5 노드(Q111 및 Q115)로 공급된다. 전원 전압(VDD)이 제 1 노드(Q111)로 공급되면, 제 1 설정 전압(VFB)과 제 2 설정 전압(VB)의 크기에 의해 제 2 및 제 3 PMOS 트랜지스터(P112 및 P113)를 통해 인가되는 전압이 조절되어 제 2 노드(Q112) 및 제 3 노드(Q113)의 전위가 결정된다. 즉, 제 1 설정 전압(VFB)이 제 2 설정 전압(VB)보다 클 경우 제 2 PMOS 트랜지스터(P112) 및 제 2 NMOS 트랜지스터(N82)를 통해 접지 단자(Vss)로 흐르는 전류의 양이 제 3 PMOS 트랜지스터(P113) 및 제 3 NMOS 트랜지스터(N113)를 통해 접지 단자(Vss)로 흐르는 전류의 양보다 많게 된다. 따라서, 제 2 노드(Q112)의 전위는 하강하게 되고, 제 3 노드(Q113)의 전위는 상승하게 된다.반대로, 제 1 설정 전압(VFB)이 제 2 설정 전압(VB)보다 작을 경우 제 2 노드(Q112)의 전위는 상승하게 되고, 제 3 노드(Q113)의 전위는 하강하게 된다. 제 3 노드(Q113)의 전위가 상승하게 되면, 제 5 및 제 6 PMOS 트랜지스터(P115 및 P116)를 통해 인가되는 전류의 양이 감소하게 되고 제 1 및 제 2 설정 전압(VFB VB)이 감소하게 된다. 반대로, 제 3 노드(Q113)의 전위가 하강하게 되면, 제 1 및 제 2 설정 전압(VFB 및 VB)가 증가하게 된다. 이러한 제 1 및 제 2 설정 전압(VFB 및 VB)은 각각 피드백되고 재비교되어 위와 같은 동작을 반복하게 된다. 그리고, 제 1 저항(R111)과 직렬 접속된 제 1 바이폴라 트랜지스터(B111)와 제 2 바이폴라 트랜지스터(B112)는 제 1 및 제 2 설정 전압(VFB 및 VB)을 결정하는 전류 미러의 역할을 한다.

한편, 제 1 설정 전압(VFB)은 섹터 정보 신호(SEC0 내지 SEC18)에 따라 각각 구동되는 다수의 NMOS 트랜지스터(N121 내지 N12m)에 의한 다수의 저항(R113 내지 R11n)에 의해 분배되어 기준 전압(VREF)이 된다. 예를들어, 차지 펌프 회로와 가장 먼 거리에 있는 제 16 섹터를 프로그램하기 위해 제 16 섹터 정보 신호(SEC15)가 하이 상태로 인가되고, 제 1 내지 제 15 섹터 정보 신호(SEC0 내지 SEC14)가 로우 상태로 인가되면 NMOS 트랜지스터(N121)가 턴온되고, 나머지 트랜지스터들은 턴오프되기 때문에 제 3 내지 제 n 저항(R113 내지 R11n)과 제 3 내지 제 m 저항(R113 내지 R11m)의 비에 따라 분배된 전압이 기준 전압(VREF)이 된다. 또한, 차지 펌프 회로와 가장 가까운 거리에 있는 제 1 섹터를 프로그램하기 위해 제 1 섹터 정보 신호(SEC0)가 하이 상태로 인가되고, 제 2 내지 제 19 섹터 정보 신호(SEC1 내지SEC18)가 로우 상태로 인가되면 NMOS 트랜지스터(N12m)가 턴온되고, 나머지 트랜지스터들은 턴오프되기 때문에 제 3 내지 제 n 저항(R113 내지 R11n)과 제 3 저항(R113)의 비에 따라 분배된 전압이 기준 전압(VREF)이 된다.

상기한 바와 같이 본 발명의 제 2 실시 예에 따른 차지 펌프 회로에 적용되는 기준 전압 발생 회로는 제 1 설정 전압을 다수의 저항과 섹터 정보 신호에 따라 구동되는 다수의 NMOS 트랜지스터를 이용하여 조절하여 기준 전압으로 출력한다.

상술한 바와 같이 본 발명에 의하면 섹터의 위치에 따른 섹터 정보 신호를 이용하여 섹터의 위치에 따라 바이어스 레벨이 다른 펌핑 전압을 생성하여 프로그램함으로써 프로그램 효율을 증가시킬 수 있고, 이에 따라 소자의 수율을 향상시킬 수 있다.

Claims (10)

1. 적어도 하나 이상의 클럭 신호에 따라 전원 전압을 펌핑하기 위한 펌핑 회로;

   기준 전압을 발생시키기 위한 기준 전압 발생 회로;

   어드레스 신호에 따라 프로그램하기 위한 섹터를 선택하는 적어도 하나 이상의 섹터 정보 신호를 발생시키기 위한 섹터 정보 신호 발생 회로; 및

   상기 기준 전압과 상기 섹터 정보 신호에 따라 상기 프로그램할 섹터에 따른 바이어스 레벨이 조절되도록 상기 펌핑 회로로부터의 펌핑 전압을 레귤레이션하기 위한 레귤레이션 회로를 포함하여 이루어진 것을 특징으로 하는 차지 펌프 회로.
2. 제 1 항에 있어서, 상기 레귤레이션 회로는 자신의 출력을 재입력하고 상기 기준 전압과 비교하여 출력을 결정하는 제 1 비교 회로;

   상기 비교 회로의 출력을 상기 섹터 정보 신호에 따라 분배하여 조절 기준 전압을 생성하기 위한 분배 수단;

   상기 조절 기준 전압과 조절 레벨 전압을 비교하기 위한 제 2 비교 회로;

   상기 제 2 비교 회로의 출력에 따라 상기 펌핑 회로의 펌핑 전압을 셀에 공급하기 위한 스위칭 수단; 및

   상기 스위칭 수단을 통해 출력되는 상기 펌핑 접압을 강하시켜 상기 조절 레벨 전압을 생성하기 위한 전압 강하 수단을 포함하여 이루어진 것을 특징으로 하는 차지 펌프 회로.
3. 제 2 항에 있어서, 상기 분배 수단은 상기 제 1 비교 회로와 접지 단자 사이에 직렬 연결된 다수의 저항; 및

   상기 다수의 저항 사이에 각각 접속되며, 적어도 하나 이상의 섹터 정보 신호 각각에 따라 구동되는 다수의 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 차지 펌프 회로.
4. 제 3 항에 있어서, 상기 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 차지 펌프 회로.
5. 제 2 항에 있어서, 상기 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 차지 펌프 회로.
6. 제 2 항에 있어서, 상기 전압 강하 수단은 다수의 PMOS 트랜지스터가 다이오드 연결된 것을 특징으로 하는 차지 펌프 회로.
7. 적어도 하나 이상의 클럭 신호에 따라 전원 전압을 펌핑하기 위한 펌핑 회로;

   어드레스 신호에 따라 프로그램하기 위한 섹터를 선택하는 적어도 하나 이상의 섹터 정보 신호를 발생시키기 위한 섹터 정보 신호 발생 회로;

   상기 섹터 정보 신호에 따라 상기 프로그램할 섹터에 따른 바이어스 레벨이 조절되도록 기준 전압을 조절하여 발생시키기 위한 기준 전압 발생 회로; 및

   상기 펌핑 회로로부터의 펌핑 전압을 상기 기준 전압에 따라 레귤레이션하기 위한 레귤레이션 회로를 포함하여 이루어진 것을 특징으로 하는 차지 펌프 회로.
8. 제 7 항에 있어서, 상기 기준 전압 발생 회로는 제 1 및 제 2 설정 전압을 비교하여 그에 따라 전원 전압을 조절하여 출력하기 위한 비교 회로;

   상기 비교 회로의 출력에 따라 상기 전원 전압을 조절하여 상기 제 1 및 제 2 기준 전압을 출력하기 위한 전류 미러; 및

   상기 제 1 기준 전압을 상기 섹터 정보 신호에 따라 분배하여 조절 기준 전압을 생성하기 위한 분배 수단을 포함하여 이루어진 것을 특징으로 하는 차지 펌프 회로.
9. 제 8 항에 있어서, 상기 분배 수단은 상기 제 1 비교 회로와 접지 단자 사이에 직렬 연결된 다수의 저항; 및

   상기 다수의 저항 사이에 각각 접속되며, 적어도 하나 이상의 섹터 정보 신호 각각에 따라 구동되는 다수의 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 차지 펌프 회로.
10. 제 9 항에 있어서, 상기 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 차지 펌프 회로.