CN105718212A - 数据储存装置及其操作方法 - Google Patents

数据储存装置及其操作方法 Download PDF

Info

Publication number
CN105718212A
CN105718212A CN201510477496.6A CN201510477496A CN105718212A CN 105718212 A CN105718212 A CN 105718212A CN 201510477496 A CN201510477496 A CN 201510477496A CN 105718212 A CN105718212 A CN 105718212A
Authority
CN
China
Prior art keywords
data
random
write
memory device
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510477496.6A
Other languages
English (en)
Other versions
CN105718212B (zh
Inventor
金荣均
金台勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN105718212A publication Critical patent/CN105718212A/zh
Application granted granted Critical
Publication of CN105718212B publication Critical patent/CN105718212B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0602Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062Securing storage systems
    • G06F3/0623Securing storage systems in relation to content
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607Interleaved addressing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615Address space extension
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0602Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604Improving or facilitating administration, e.g. storage management
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638Organizing or formatting or addressing of data
    • G06F3/064Management of blocks
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0668Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671In-line storage system
    • G06F3/0673Single storage device
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0668Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671In-line storage system
    • G06F3/0673Single storage device
    • G06F3/0679Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L63/00Network architectures or network communication protocols for network security
    • H04L63/04Network architectures or network communication protocols for network security for providing a confidential data exchange among entities communicating through data packet networks
    • H04L63/0428Network architectures or network communication protocols for network security for providing a confidential data exchange among entities communicating through data packet networks wherein the data content is protected, e.g. by encrypting or encapsulating the payload
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L63/00Network architectures or network communication protocols for network security
    • H04L63/04Network architectures or network communication protocols for network security for providing a confidential data exchange among entities communicating through data packet networks
    • H04L63/0428Network architectures or network communication protocols for network security for providing a confidential data exchange among entities communicating through data packet networks wherein the data content is protected, e.g. by encrypting or encapsulating the payload
    • H04L63/0435Network architectures or network communication protocols for network security for providing a confidential data exchange among entities communicating through data packet networks wherein the data content is protected, e.g. by encrypting or encapsulating the payload wherein the sending and receiving network entities apply symmetric encryption, i.e. same key used for encryption and decryption
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/008Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols involving homomorphic encryption
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/0618Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Software Systems (AREA)
  • Computing Systems (AREA)
  • Storage Device Security (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

一种数据储存装置,包括转换块,转换块适合对写入数据执行混码操作,并产生随机写入数据,其中,混码操作包括反转/未反转处理和基于随机模式的计算处理。

Description

数据储存装置及其操作方法
相关申请的交叉引用
本申请要求于2014年12月18日在韩国知识产权局提交的第10-2014-0183329号韩国申请的优先权,该韩国申请通过引用全部合并于此。
技术领域
各种实施例总体涉及一种数据储存装置,尤其涉及一种数据储存装置的混码(scramble)操作。
背景技术
半导体存储器件可用于储存数据。半导体存储器件可分成非易失性存储器件和易失性存储器件。
非易失性存储器件即使电源被切断仍维持储存于其中的数据。非易失性存储器件包括闪速存储器件,诸如NAND闪存或NOR闪存、铁电随机存取存储器(FerroelectricsRandomAccessMemory,FeRAM)、相变随机存取存储器(Phase-ChangeRandomAccessMemory,PCRAM)、磁阻随机存取存储器(MagnetoresistiveRandomAccessMemory,MRAM)、或者电阻随机存取存储器(ResistiveRandomAccessMemory,ReRAM)。
易失性存储器件在电源被切断时无法维持储存于其中的数据。易失性存储器件包括静态随机存取存储器(StaticRandomAccessMemory,SRAM)和动态随机存取存储器(DynamicRandomAccessMemory,DRAM)。易失性存储器件由于处理速度相对高,因此在数据处理系统中一般用作缓冲存储器件、高速缓冲存储器件、或工作存储器件。
发明内容
各种实施例涉及一种数据储存装置及其操作方法,其藉由不仅进行使用随机模式的计算处理还执行反转/未反转处理而能够最大化混码效应。
在实施例中,一种数据储存装置可包括转换块,转换块适合对写入数据执行混码操作,并产生随机写入数据,其中,混码操作包括反转/未反转处理和基于随机模式的计算处理。
在实施例中,一种数据储存装置可包括适合藉由对写入数据和随机模式执行逻辑操作而输出第一随机写入数据的转换块以及非易失性存储设备,非易失性存储设备包括:反转单元,适合藉由反转/未反转第一随机写入数据而输出第二随机写入数据;以及目标存储块,适合储存第二随机写入数据。
在实施例中,一种数据储存装置的操作方法可包括藉由对写入数据执行混码操作而产生随机写入数据,产生随机写入数据的步骤包括:进行反转/未反转处理;以及基于随机模式执行计算处理。
在实施例中,一种数据储存装置可包括:转换块,适合响应标志信号对写入数据执行混码操作,并产生随机写入数据;存储设备,包括多个存储块,适合执行写入操作以将随机写入数据写入目标存储块;以及处理器,适合基于对应于目标存储块的标志信息将标志信号提供给转换块。
在实施例中,一种数据储存装置的操作方法可包括:基于对应于目标存储块的标志信息输出标志信号;藉由响应标志信号对写入数据执行混码操作而产生随机写入数据;以及执行写入操作以将随机写入数据写入目标存储块。
附图说明
图1为示出根据本发明实施例的数据储存装置的框图。
图2为示出图1所示存储设备的框图。
图3为示出图1所示转换块的示例性实施例的框图。
图4示出对应于存储块而设定的标志和根据标志解释图3所示转换块的反转/未反转处理的表格。
图5为解释图3所示转换块的混码操作的示图。
图6为解释图3所示转换块的恢复(descramble)操作的示图。
图7示出对应于存储块而设定的标志和根据标志解释图3所示转换块的反转/未反转处理的表格。
图8为解释图3所示转换块的混码操作的示图。
图9为解释图1所示数据储存装置的操作方法的流程图。
图10为解释图3所示转换块的操作方法的流程图。
图11为解释图3所示转换块的操作方法的流程图。
图12为示出图1所示转换块的示例性实施例的框图。
图13为解释图12所示转换块的混码操作的示图。
图14为解释图12所示转换块的恢复操作的示图。
图15为解释图12所示转换块的操作方法的流程图。
图16为解释图12所示转换块的操作方法的流程图。
图17为示出图1所示转换块的示例性实施例的框图。
图18为解释图17所示转换块的混码操作的示图。
图19为解释图17所示转换块的恢复操作的示图。
图20为解释图17所示转换块的操作方法的流程图。
图21为解释图17所示转换块的操作方法的流程图。
图22为示出根据本发明实施例的数据储存装置的框图。
具体实施方式
在下文中,将通过本发明的示例性实施例参照附图来描述根据本发明的数据储存装置及其操作方法。然而,本发明可以以不同的形式实施,且不应被理解为限于文中所阐述的实施例。而是,提供这些实施例,以详细地描述本发明到本发明所属领域的技术人员能够实施本发明的技术构思的程度。
将理解的是,本发明的实施例不限于附图中示出的细节,附图不必按比例绘制,且在某些情况下,比例可能被夸大以更清楚描绘本发明的某些特征。虽然使用特定术语,但将理解的是,所使用的术语仅为了描述特定实施例,且不欲限制本发明的范围。
图1为示出根据本发明实施例的数据储存装置10的框图。
参照图1,数据储存装置10可配置成响应来自主机装置(未示出)的写入请求,储存从主机装置提供的数据。此外,数据储存装置10可配置成响应来自主机装置的读取请求,将所储存数据提供给主机装置。主机装置可包括能处理数据的电子装置,如计算机、数字相机、或移动电话。数据储存装置10可藉由嵌入主机装置而操作,或可分开制造并在电耦合于主机装置时操作。
数据储存装置10可由个人计算机存储卡国际协会(PersonalComputerMemoryCardInternationalAssociation,PCMCIA)卡、紧凑闪存(compactflash,CF)卡、智能媒体卡、记忆棒、多媒体卡(multimediacard,MMC)、嵌入式MMC(embeddedMMC,eMMC)、缩尺寸多媒体卡(reduced-sizemultimediacard,RS-MMC)和MMC微型尺寸版本(micro-sizeversionofMMC,MMC-micro)、安全数字(securedigital,SD)卡、迷你安全数字(minisecuredigital,mini-SD)和微型安全数字(microsecuredigital,micro-SD)、通用闪存储存(universalflashstorage,UFS)、或固态驱动器(solidstatedrive,SSD)配置。
数据储存装置10可包括控制器100和存储设备200。
控制器100可包括处理器110、存储器120、和转换块130。
处理器110可控制数据储存装置10的整体操作。处理器110可响应来自主机装置的写入请求或读取请求来控制存储设备200的写入操作或读取操作。处理器110可产生用于控制存储设备200的操作的命令,并将所产生命令提供给存储设备200。处理器110可在存储器120上驱动用于控制数据储存装置10的操作的软件程序。
处理器110可基于标志信息125控制在转换块130的混码(scramble)操作或恢复(descramble)操作中所执行的反转/未反转(inversion/non-inversion)处理。处理器110可在转换块130的混码操作或恢复操作执行时,参照与存储设备200的目标存储块对应的标志。当执行转换块130的混码操作时,目标存储块可为混码数据将写入的存储块。当执行转换块130的恢复操作时,目标存储块可为从其读取将被恢复的读取数据的存储块。处理器110可基于标志信息125,将用于控制转换块130的反转/未反转处理的标志信号提供给转换块130。
处理器110可设定标志信息125。所设定的标志信息125可储存于存储器120中。处理器110可基于存储块的各擦除计数,将对应于存储设备200中所包括的存储块的标志设定为标志信息125。在每次擦除存储块并更新擦除计数时,处理器110皆可重新设定对应于该对应存储块的标志。对应于目标存储块的标志可持续留存,直到更新目标存储块的擦除计数,据此,处理器110可控制转换块130来对相同原始数据持续执行混码操作和恢复操作。
存储器120可用作处理器110的工作存储器、缓冲存储器、或高速缓冲存储器。存储器120可用作储存处理器110所驱动的各种程序数据和软件程序的工作存储器。存储器120可用作缓冲在主机装置与存储设备200之间所传输数据的缓冲存储器。存储器120可用作暂时储存缓存数据的高速缓冲存储器。
转换块130可对将储存于存储设备200中的原始数据执行混码操作,并将所混码数据提供给存储设备200。由于存储设备200储存由转换块130混码的数据,因此可抑制因存储单元之中的干扰现象而导致的数据变形以及因特定数据模式的重复储存而导致的存储单元退化。转换块130可藉由对读取自存储设备200的混码数据执行恢复操作而还原原始数据。
转换块130对原始数据的混码操作可包括使用随机模式的计算处理和反转/未反转处理。转换块130可藉由使用随机模式的计算处理和反转/未反转处理,对原始数据进行混码操作。在实施例中,由于转换块130不仅执行使用随机模式的计算处理还执行反转/未反转处理,因此对原始数据的混码效应可最大化。转换块130可响应标志信号来执行反转/未反转处理。
转换块130对读取自存储设备200的混码数据的恢复操作可包括使用随机模式的计算处理和反转/未反转处理。转换块130可藉由使用随机模式的计算处理和反转/未反转处理,对混码数据执行恢复操作。用于还原原始数据的恢复操作可藉由对对应原始数据所执行的混码操作的反转计算而执行。
图1的数据储存装置10可包括转换块130,其配置成执行如上述的混码操作和恢复操作两者。根据实施例,数据储存装置10可用执行混码操作的混码器和执行恢复操作的恢复器来实现。
存储设备200可包括非易失性存储设备。举例来说,存储设备200可为闪速存储设备,如NAND闪存或NOR闪存、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁性随机存取存储器(MRAM)、或电阻随机存取存储器(ReRAM)。存储设备200可在处理器110的控制下储存数据。虽然图1中示出数据储存装置10包括一个存储设备200,但应注意,在数据储存装置10中所包括的存储设备的数量并未具体限制。
图2为示出图1所示存储设备200的框图。
参照图2,存储设备200可包括控制逻辑210、接口单元220、地址译码器230、数据输入/输出单元240、和存储区域250。
控制逻辑210可响应从控制器100所提供的命令来控制存储设备200的整体操作,如写入操作、读取操作、和擦除操作。
接口单元220可与控制器100交换包括命令和地址的各种控制信号和数据。接口单元220可将输入至接口单元220的各种控制信号和数据传输到存储设备200的内部单元。
地址译码器230可将传输到其的列地址和行地址译码。地址译码器230可响应所译码行地址来控制字线WL被选择性驱动。地址译码器230可控制数据输入/输出单元240,使得响应所译码列地址来选择性驱动位线BL。
数据输入/输出单元240可将从接口单元220传输的数据经由位线BL传输到存储区域250。数据输入/输出单元240可将从存储区域250经由位线BL读取的数据传输到接口单元220。
存储区域250可经由字线WL与地址译码器230电耦合,并可经由位线BL与数据输入/输出单元240电耦合。存储区域250可包括例如三维结构的存储单元阵列。
存储区域250可包括多个存储单元,多个存储单元分别设置于字线WL和位线BL彼此交叉的区域。存储单元可根据储存于每个存储单元中的数据位的数量加以分类。举例来说,存储单元可分类成每个储存1位的单层单元(singlelevelcell)和每个储存至少2位的多层单元(multi-levelcell)。
存储区域250可包括多个存储块B1至Bk。存储块B1至Bk中的每个可包括例如P1至Pn的多个页。当存储单元为多层单元时,页P1至Pn可根据储存于存储单元中的数据加以分类。举例来说,当存储单元为每个储存2位的多层单元时,页P1至Pn可分类成LSB页和MSB页。
存储设备200可以以存储块为单位进行擦除操作。存储设备200可以以页为单位进行写入操作或读取操作。
图3为示出图1所示转换块130的示例性实施例的框图。
参照图3,转换块130_1可接收原始数据作为第一写入数据WD1,对第一写入数据WD1执行混码操作,并输出混码的第一写入数据WD1为随机写入数据RDWD。随机写入数据RDWD可写入存储设备200,并从存储设备200读取为随机读取数据RDRD。转换块130_1可接收读取自存储设备200的随机读取数据RDRD,对随机读取数据RDRD执行恢复操作,并输出恢复的随机读取数据RDRD为第二读取数据RD2。
转换块130_1可包括随机模式产生单元131、反转单元132、和计算单元133。
随机模式产生单元131可接收种子数据SEED,并基于种子数据SEED输出随机模式RDP。在混码操作中,可响应随机写入数据RDWD将写入的目标存储块的目标页的地址来选择种子数据SEED。在恢复操作中,可响应随机读取数据RDRD所读取自的目标存储块的目标页的地址来选择种子数据SEED。随机模式产生单元131可针对相同的目标页在混码操作和恢复操作中接收相同的种子数据SEED,并据此输出相同的随机模式RDP。随机模式产生单元131可藉由例如线性反馈移位寄存器而配置。
在混码操作中,反转单元132可接收第一写入数据WD1,基于标志信号FGS反转/未反转第一写入数据WD1,并将第二写入数据WD2输出到计算单元133。当标志信号FGS被使能时,反转单元132可反转第一写入数据WD1,并输出反转的第一写入数据WD1作为第二写入数据WD2。当标志信号FGS被禁止时,反转单元132可未反转第一写入数据WD1,并输出未反转的第一写入数据WD1作为第二写入数据WD2。
在恢复操作中,反转单元132可从计算单元133接收第一读取数据RD1,基于标志信号FGS反转/未反转第一读取数据RD1,并输出第二读取数据RD2。当标志信号FGS被使能时,反转单元132可反转第一读取数据RD1,并输出反转的第一读取数据RD1作为第二读取数据RD2。反转单元132可基于被禁止的标志信号FGS而未反转第一读取数据RD1,并输出未反转的第一读取数据RD1作为第二读取数据RD2。
在混码操作中,计算单元133可对第二写入数据WD2和随机模式RDP执行逻辑操作,并输出随机写入数据RDWD。在恢复操作中,计算单元133可对随机读取数据RDRD和随机模式RDP执行逻辑操作,并输出第一读取数据RD1。逻辑操作可为例如互斥或(exclusiveOR)逻辑操作。
图4示出对应于存储块B1至Bk所设定的标志F1和根据标志F1解释图3所示转换块130_1的反转/未反转处理的表格T1。
参照图4,处理器110可设定对应于存储设备200中所包括的存储块B1至Bk的标志F1。处理器110可基于各存储块B1至Bk的擦除计数设定对应于存储块B1至Bk的标志F1。根据实施例,处理器110可将对应于存储块B1至Bk中的每个的标志设定为1位。举例来说,处理器110可设定当将存储块的擦除计数除以2时的余数作为对应于存储块的标志。
在每次擦除存储块并更新擦除计数时,处理器110皆可重新设定对应于存储块的标志。对应于目标存储块的标志可留存,直到更新目标存储块的擦除计数,据此,处理器110可控制转换块130来对相同原始数据持续执行混码操作和恢复操作。由于对应标志在每次存储块被擦除时皆重新设定,因此即使转换块130_1在目标存储块的擦除前和擦除后接收相同原始数据,反转/未反转处理仍可响应标志以不同方式执行。因此,混码效应可最大化。
在转换块130_1的混码操作中,处理器110可参照对应于随机写入数据RDWD将写入的目标存储块的标志的设定值。在转换块130_1的恢复操作中,处理器110可参照对应于随机读取数据RDRD所读取自的目标存储块的标志的设定值。处理器110可响应所参照的标志将标志信号FGS传输到转换块130_1。举例来说,处理器110可当所参照标志为“0”时禁止标志信号FGS。举例来说,处理器110可在所参照标志为“1”时使能标志信号FGS。
在混码操作和恢复操作中,反转单元132可基于标志信号FGS反转/未反转输入其中的第一写入数据WD1和第一读取数据RD1。举例来说,反转单元132可在标志信号FGS被禁止时,未反转输入其中的第一写入数据WD1和第一读取数据RD1。举例来说,在标志信号FGS被使能时,反转单元132可反转输入其中的第一写入数据WD1和第一读取数据RD1。
总结来说,在对应于目标存储块的标志设定为“0”时,输入至反转单元132的第一写入数据WD1和第一读取数据RD1可未反转。在对应于目标存储块的标志设定为“1”时,输入至反转单元132的第一写入数据WD1和第一读取数据RD1可反转。
图5为解释图3所示转换块130_1的混码操作的示图。图6为解释图3所示转换块130_1的恢复操作的示图。
参照图5和图6,假设对应于存储设备200的第一存储块B1的标志设定为“1”,对应于存储设备200的第二存储块B2的标志设定为“0”。在图5和图6中,假设响应如上述参照图4设定为1位的标志来执行反转/未反转处理。
在下文中,将参照图3至图5详细描述转换块130_1的混码操作。
在上方示例11和下方示例12中,转换块130_1可接收原始数据,即,第一写入数据WD1,混码第一写入数据WD1,并输出随机写入数据RDWD。随机写入数据RDWD将写入的存储设备200的目标存储块可为上方示例11中的第一存储块B1和下方示例12中的第二存储块B2。
在上方示例11中,反转单元132可接收第一写入数据WD1。反转单元132可基于对应于第一存储块B1的标志“1”接收使能的标志信号FGS。反转单元132可基于标志信号FGS反转第一写入数据WD1,并输出反转的第一写入数据WD1作为第二写入数据WD2。随机模式产生单元131可输出随机模式RDP。计算单元133可对第二写入数据WD2和随机模式RDP执行逻辑操作,例如互斥或逻辑操作,并输出随机写入数据RDWD。所输出的随机写入数据RDWD可传输到存储设备200,并写入第一存储块B1。
在下方示例12中,反转单元132可接收第一写入数据WD1。反转单元132可基于对应于第二存储块B2的标志“0”接收被禁止的标志信号FGS。反转单元132可基于标志信号FGS未反转第一写入数据WD1,并输出未反转的第一写入数据WD1作为第二写入数据WD2。随机模式产生单元131可输出随机模式RDP。计算单元133可对第二写入数据WD2和随机模式RDP执行逻辑操作,例如互斥或逻辑操作,并输出随机写入数据RDWD。输出的随机写入数据RDWD可传输到存储设备200,并写入第二存储块B2。
在下文中,将参照图3、图4、和图6详细描述转换块130_1的恢复操作。
在上方示例21和下方示例22中,转换块130_1可接收混码的数据,即,随机读取数据RDRD,恢复随机读取数据RDRD,并输出原始数据,即,第二读取数据RD2。随机读取数据RDRD所读取自的存储设备200的目标存储块可为上方示例21中的第一存储块B1和下方示例22中的第二存储块B2。
在上方示例21中,计算单元133可接收随机读取数据RDRD。随机模式产生单元131可输出随机模式RDP。计算单元133可对随机读取数据RDRD和随机模式RDP执行逻辑操作,例如互斥或逻辑操作,并输出第一读取数据RD1。反转单元132可基于对应于第一存储块B1的标志“1”接收使能的标志信号FGS。反转单元132可基于标志信号FGS反转第一读取数据RD1,并输出所反转第一读取数据RD1为第二读取数据RD2。
在下方示例22中,反转单元132可基于对应于第二存储块B2的标志“0”接收禁止的标志信号FGS。反转单元132可基于标志信号FGS未反转第一读取数据RD1,并输出所未反转第一读取数据RD1为第二读取数据RD2。
图7示出对应于存储块B1至Bk所设定的标志F2和根据标志F2解释图3所示转换块130_1的反转/未反转处理的表格T2。
参照图7,处理器110可将对应于存储块B1至Bk中的每个的标志F2设定为2位。举例来说,处理器110可设定在将存储块的擦除计数除以4时的余数为对应于存储块的标志。
在对应于某存储块的2位标志F2中的最低有效位可对应于存储块的第一页组,最高有效位可对应于存储块的第二页组。举例来说,在页分成LSB页和MSB页时,对应于存储块的2位标志中的最低有效位可对应于LSB页,最高有效位可对应于MSB页。
在转换块130_1的混码操作中,处理器110可参照对应于随机写入数据RDWD将写入的目标存储块的目标页的标志的设定值。在转换块130_1的恢复操作中,处理器110可参照对应于随机读取数据RDRD所读取自的目标存储块的标志的设定值。举例来说,当目标页为LSB页时,处理器110可参照对应于目标存储块的标志的最低有效位。举例来说,当该目标页为MSB页时,处理器110可参照对应于目标存储块的标志的最高有效位。
处理器110可响应参照的标志将标志信号FGS传输到转换块130_1。反转单元132可基于标志信号FGS执行反转/未反转处理。
总结来说,当对应于目标存储块的标志设定为“00”时,输入至反转单元132的第一写入数据WD1和第一读取数据RD1不论是LSB数据还是MSB数据,皆可未反转。当对应于目标存储块的标志设定为“01”时,输入至反转单元132的第一写入数据WD1和第一读取数据RD1仅在其为LSB数据时可反转。当对应于目标存储块的标志设定为“10”时,输入至反转单元132的第一写入数据WD1和第一读取数据RD1仅在其为MSB数据时可反转。当对应于目标存储块的标志设定为“11”时,输入至反转单元132的第一写入数据WD1和第一读取数据RD1不论是LSB数据还是MSB数据,皆可反转。
图8为解释图3所示转换块130_1的混码操作的示图。
参照图8,假设对应于存储设备200的第一存储块B1的标志设定为“01”。在图8中,假设响应如上述参照图7设定为2位的标志来执行反转/未反转处理。
在下文中,将参照图3、图7、和图8详细描述转换块130_1的混码操作。
在上方示例31和下方示例32中,转换块130_1可接收原始数据,即,第一写入数据WD1,混码第一写入数据WD1,并输出随机写入数据RDWD。在上方示例31中,随机写入数据RDWD将写入的存储设备200的目标存储块可为第一存储块B1,目标页可为LSB页。在下方示例32中,目标存储块可为第一存储块B1,目标页可为MSB页。
在上方示例31中,反转单元132可接收第一写入数据WD1。反转单元132可基于对应于第一存储块B1的标志的最低有效位“1”接收使能的标志信号FGS。反转单元132可基于标志信号FGS反转第一写入数据WD1,并输出反转的第一写入数据WD1作为第二写入数据WD2。随机模式产生单元131可输出随机模式RDP。计算单元133可对第二写入数据WD2和随机模式RDP进行逻辑操作,例如,互斥或逻辑操作,并输出随机写入数据RDWD。输出的随机写入数据RDWD可传输到存储设备200,并写入第一存储块B1的LSB页。
在下方示例32中,反转单元132可基于对应于第一存储块B1的标志的最高有效位“0”接收禁止的标志信号FGS。反转单元132可基于标志信号FGS未反转第一写入数据WD1,并输出未反转的第一写入数据WD1作为第二写入数据WD2。随机模式产生单元131可输出随机模式RDP。计算单元133可对第二写入数据WD2和随机模式RDP进行逻辑操作,例如,互斥或逻辑操作,并输出随机写入数据RDWD。输出的随机写入数据RDWD可传输到存储设备200,并写入第一存储块B1的MSB页。
根据实施例,处理器110可将对应于存储块B1至Bk中的每个的标志皆设定为i位,其中,i为大于1的自然数。举例来说,处理器110可设定在将存储块的擦除计数除以2i时的余数为对应于存储块的标志。在对应于某存储块的i位标志中,各个位可对应于对应存储块的不同页组。在转换块130的混码操作和恢复操作中,处理器110可参照在对应于目标存储块的i位标志中的对应于目标页的位,并使能/禁止标志信号FGS。
图9为解释图1所示数据储存装置10的操作方法的流程图。
在下文中,将参照图1和图9详细描述数据储存装置10的操作方法。
参照图9,在步骤S110,处理器110可控制在存储设备200的存储块上的擦除操作。
在步骤S120,处理器110可更新对应于擦除的存储块的擦除计数。
在步骤S130,处理器110可基于更新的擦除计数重新设定对应于擦除的存储块的标志。
图10为描述图3所示转换块130_1的操作方法的流程图。
在下文中,将参照图3和图10详细描述转换块130_1的混码操作。
参照图10,在步骤S210,转换块130_1可接收第一写入数据WD1。
在步骤S220,反转单元132可基于标志信号FGS通过第一写入数据WD1的反转/未反转处理产生第二写入数据WD2。
在步骤S230,计算单元133可藉由对第二写入数据WD2和随机模式RDP执行逻辑操作而产生随机写入数据RDWD。
在步骤S240,转换块130_1可输出随机写入数据RDWD。
图11为解释图3所示转换块130_1的操作方法的流程图。
在下文中,将参照图3和图11详细描述转换块130_1的恢复操作。
参照图11,在步骤S310,转换块130_1可接收随机读取数据RDRD。
在步骤S320,计算单元133可藉由对随机读取数据RDRD和随机模式RDP执行逻辑操作而产生第一读取数据RD1。
在步骤S330,反转单元132可基于标志信号FGS通过第一读取数据RD1的反转/未反转处理产生第二读取数据RD2。
在步骤S340,转换块130_1可输出第二读取数据RD2。
图12为示出图1所示转换块130的示例性实施例的框图。
参照图12,转换块130_2可接收写入数据WD,对写入数据WD执行混码操作,并输出混码的写入数据WD作为随机写入数据RDWD。随机写入数据RDWD可写入存储设备200,并从存储设备200读取为随机读取数据RDRD。转换块130_2可接收读取自存储设备200的随机读取数据RDRD,对随机读取数据RDRD执行恢复操作,并输出恢复的随机读取数据RDRD作为读取数据RD。
转换块130_2可包括随机模式产生单元231、计算单元233、和反转单元234。不同于图3的转换块130_1,在转换块130_2中,反转单元234可响应标志信号FGS反转第一随机模式RDP1。
随机模式产生单元231可接收种子数据SEED,并基于种子数据SEED输出第一随机模式RDP1。随机模式产生单元231可以以与图3的随机模式产生单元131大体上相同的方式进行配置及操作。
反转单元234可接收第一随机模式RDP1,基于标志信号FGS反转/未反转第一随机模式RDP1,并输出第二随机模式RDP2。反转单元234可在标志信号FGS被使能时反转第一随机模式RDP1,并输出反转的第一随机模式RDP1作为第二随机模式RDP2。反转单元234可在标志信号FGS被禁止时未反转第一随机模式RDP1,并输出未反转的第一随机模式RDP1作为第二随机模式RDP2。
在混码操作中,计算单元233可对写入数据WD和第二随机模式RDP2执行逻辑操作,并输出随机写入数据RDWD。在恢复操作中,计算单元233可对随机读取数据RDRD和第二随机模式RDP2执行逻辑操作,并输出读取数据RD。计算单元233的逻辑操作可为例如互斥或逻辑操作。
图13为解释图12所示转换块130_2的混码操作的示图。图14为解释图12所示转换块130_2的恢复操作的示图。
参照图13和图14,假设对应于存储设备200的第一存储块B1的标志设定为“01”。
在图13和图14中,假设响应如上述参照图7设定为2位的标志来执行反转/未反转处理。即,当目标页为LSB页时,处理器110可藉由参照对应于目标存储块的标志的最低有效位,而输出标志信号FGS。当目标页为MSB页时,处理器110可藉由参照对应于目标存储块的标志的最高有效位,而输出标志信号FGS。
在下文中,将参照图12和图13详细描述转换块130_2的混码操作。
在上方示例41和下方示例42中,转换块130_2可接收写入数据WD,混码写入数据WD,并输出随机写入数据RDWD。随机写入数据RDWD将写入的存储设备200的目标存储块可为第一存储块B1。目标页可为上方示例41中的LSB页和下方示例42中的MSB页。
在上方示例41中,计算单元233可接收写入数据WD。随机模式产生单元231可输出第一随机模式RDP1。反转单元234可基于对应于第一存储块B1的标志的最低有效位“1”接收使能的标志信号FGS。反转单元234可基于标志信号FGS反转第一随机模式RDP1,并输出反转的第一随机模式RDP1作为第二随机模式RDP2。计算单元233可对写入数据WD和第二随机模式RDP2执行逻辑操作,例如,互斥或逻辑操作,并输出随机写入数据RDWD。输出的随机写入数据RDWD可传输到存储设备200,并写入第一存储块B1的LSB页。
在下方示例42中,反转单元234可基于对应于第一存储块B1的标志的最高有效位“0”接收禁止的标志信号FGS。反转单元234可基于标志信号FGS未反转第一随机模式RDP1,并输出未反转的第一随机模式RDP1作为第二随机模式RDP2。计算单元233可对写入数据WD和第二随机模式RDP2进行逻辑操作,例如,互斥或逻辑操作,并输出随机写入数据RDWD。输出的随机写入数据RDWD可传输到存储设备200,并写入第一存储块B1的MSB页。
在下文中,将参照图12和图14详细描述转换块130_2的恢复操作。
在上方示例51和下方示例52中,转换块130_2可接收混码数据,即,随机读取数据RDRD,恢复随机读取数据RDRD,并输出原始数据,即,读取数据RD。随机读取数据RDRD所读取自的存储设备200的目标存储块可为第一存储块B1。目标页可为上方示例51中的LSB页和下方示例52中的MSB页。
在上方示例51中,计算单元233可接收随机读取数据RDRD。随机模式产生单元231可输出第一随机模式RDP1。反转单元234可基于对应于第一存储块B1的标志的最低有效位“1”接收使能的标志信号FGS。反转单元234可基于标志信号FGS反转第一随机模式RDP1,并输出反转的第一随机模式RDP1作为第二随机模式RDP2。计算单元233可对随机读取数据RDRD和第二随机模式RDP2执行逻辑操作,例如,互斥或逻辑操作,并输出读取数据RD。
在下方示例52中,反转单元234可基于对应于第一存储块B1的标志的最高有效位“0”接收禁止的标志信号FGS。反转单元234可基于标志信号FGS未反转第一随机模式RDP1,并输出未反转的第一随机模式RDP1作为第二随机模式RDP2。计算单元233可对随机读取数据RDRD和第二随机模式RDP2执行逻辑操作,例如,互斥或逻辑操作,并输出读取数据RD。
图15为解释图12所示转换块130_2的操作方法的流程图。
在下文中,将参照图12和图15详细描述转换块130_2的混码操作。
参照图15,在步骤S410,转换块130_2可接收写入数据WD。
在步骤S420,反转单元234可基于标志信号FGS通过第一随机模式RDP1的反转/未反转处理产生第二随机模式RDP2。
在步骤S430,计算单元233可藉由对写入数据WD和第二随机模式RDP2执行逻辑操作而产生随机写入数据RDWD。
在步骤S440,转换块130_2可输出随机写入数据RDWD。
图16为解释图12所示转换块130_2的操作方法的流程图。
在下文中,将参照图12和图16详细描述转换块130_2的恢复操作。
参照图16,在步骤S510,转换块130_2可接收随机读取数据RDRD。
在步骤S520,反转单元234可基于标志信号FGS通过第一随机模式RDP1的反转/未反转处理产生第二随机模式RDP2。
在步骤S530,计算单元233可藉由对随机读取数据RDRD和第二随机模式RDP2执行逻辑操作而产生读取数据RD。
在步骤S540,转换块130_2可输出读取数据RD。
图17为示出图1所示转换块130的示例性实施例的框图。
参照图17,转换块130_3可接收写入数据WD,对写入数据WD执行混码操作,并输出混码的写入数据WD作为第二随机写入数据RDWD2。第二随机写入数据RDWD2可写入存储设备200,并从存储设备200读取为第一随机读取数据RDRD1。转换块130_3可接收读取自存储设备200的第一随机读取数据RDRD1,对第一随机读取数据RDRD1执行恢复操作,并输出所恢复的第一随机读取数据RDRD1作为读取数据RD。
转换块130_3可包括随机模式产生单元331、计算单元333、和反转单元335。
随机模式产生单元331可接收种子数据SEED,并基于种子数据SEED输出随机模式RDP。随机模式产生单元331可以以与图3的随机模式产生单元131大体相同的方式进行配置及操作。
在混码操作中,计算单元333可对写入数据WD和随机模式RDP执行逻辑操作,并输出第一随机写入数据RDWD1。在恢复操作中,计算单元333可对第二随机读取数据RDRD2和随机模式RDP执行逻辑操作,并输出读取数据RD。计算单元333的逻辑操作可为例如互斥或逻辑操作。
在混码操作中,反转单元335可接收第一随机写入数据RDWD1,基于标志信号FGS反转/未反转第一随机写入数据RDWD1,并输出第二随机写入数据RDWD2。反转单元335可在标志信号FGS被使能时反转第一随机写入数据RDWD1,并输出反转的第一随机写入数据RDWD1为第二随机写入数据RDWD2。反转单元335可在标志信号FGS被禁止时未反转第一随机写入数据RDWD1,并输出未反转的第一随机写入数据RDWD1作为第二随机写入数据RDWD2。
在恢复操作中,反转单元335可接收第一随机读取数据RDRD1,基于标志信号FGS反转/未反转第一随机读取数据RDRD1,并输出第二随机读取数据RDRD2。反转单元335可在标志信号FGS被使能时反转第一随机读取数据RDRD1,并输出反转的第一随机读取数据RDRD1作为第二随机读取数据RDRD2。反转单元335可在标志信号FGS被禁止时未反转第一随机读取数据RDRD1,并输出未反转的第一随机读取数据RDRD1作为第二随机读取数据RDRD2。
图18为解释图17所示转换块130_3的混码操作的示图。图19为解释图17所示转换块130_3的恢复操作的示图。
参照图18和图19,假设对应于存储设备200的第一存储块B1的标志设定为“01”。在图18和图19中,假设响应如上述参照图7设定为2位的标志来执行反转/未反转处理。
在下文中,将参照图17和图18详细描述转换块130_3的混码操作。
在上方示例61和下方示例62中,转换块130_3可接收写入数据WD,混码写入数据WD,并输出第二随机写入数据RDWD2。第二随机写入数据RDWD2将写入的存储设备200的目标存储块可为第一存储块B1。目标页可为上方示例61中的LSB页和下方示例62中的MSB页。
在上方示例61中,计算单元333可接收写入数据WD。随机模式产生单元331可输出随机模式RDP。计算单元333可对写入数据WD和随机模式RDP执行逻辑操作,例如,互斥或逻辑操作,并输出第一随机写入数据RDWD1。反转单元335可基于对应于第一存储块B1的标志的最低有效位“1”接收使能的标志信号FGS。反转单元335可基于标志信号FGS反转第一随机写入数据RDWD1,并输出反转的第一随机写入数据RDWD1作为第二随机写入数据RDWD2。输出的第二随机写入数据RDWD2可传输到存储设备200,并写入第一存储块B1的LSB页。
在下方示例62中,反转单元335可基于对应于第一存储块B1的标志的最高有效位“0”接收禁止的标志信号FGS。反转单元335可基于标志信号FGS未反转第一随机写入数据RDWD1,并输出未反转的第一随机写入数据RDWD1作为第二随机写入数据RDWD2。输出的第二随机写入数据RDWD2可传输到存储设备200,并写入第一存储块B1的MSB页。
在下文中,将参照图17和图19详细描述转换块130_3的恢复操作。
在上方示例71和下方示例72中,转换块130_3可接收混码数据,即,第一随机读取数据RDRD1,恢复第一随机读取数据RDRD1,并输出原始数据,即,读取数据RD。第一随机读取数据RDRD1所读取自的存储设备200的目标存储块可为第一存储块B1。目标页可为上方示例71中的LSB页和下方示例72中的MSB页。
在上方示例71中,反转单元335可接收第一随机读取数据RDRD1。反转单元335可基于对应于第一存储块B1的标志的最低有效位“1”接收使能的标志信号FGS。反转单元335可基于标志信号FGS反转第一随机读取数据RDRD1,并输出反转的第一随机读取数据RDRD1作为第二随机读取数据RDRD2。随机模式产生单元331可输出随机模式RDP。计算单元333可对第二随机读取数据RDRD2和随机模式RDP执行逻辑操作,例如,互斥或逻辑操作,并输出读取数据RD。
在下方示例72中,反转单元335可基于对应于第一存储块B1的标志的最高有效位“0”接收禁止的标志信号FGS。反转单元335可基于标志信号FGS未反转第一随机读取数据RDRD1,并输出未反转的第一随机读取数据RDRD1作为第二随机读取数据RDRD2。计算单元333可对第二随机读取数据RDRD2和随机模式RDP执行逻辑操作,例如,互斥或逻辑操作,并输出读取数据RD。
图20为解释图17所示转换块130_3的操作方法的流程图。
在下文中,将参照图17和图20详细描述转换块130_3的混码操作。
参照图20,在步骤S610,转换块130_3可接收写入数据WD。
在步骤S620,计算单元333可藉由对写入数据WD和随机模式RDP执行逻辑操作而产生第一随机写入数据RDWD1。
在步骤S630,反转单元335可基于标志信号FGS通过第一随机写入数据RDWD1的反转/未反转处理产生第二随机写入数据RDWD2。
在步骤S640,转换块130_3可输出第二随机写入数据RDWD2。
图21为解释图17所示转换块130_3的操作方法的流程图。
在下文中,将参照图17和图21详细描述转换块130_3的恢复操作。
参照图21,在步骤S710,转换块130_3可接收第一随机读取数据RDRD1。
在步骤S720,反转单元335可基于标志信号FGS通过第一随机读取数据RDRD1的反转/未反转处理产生第二随机读取数据RDRD2。
在步骤S730,计算单元333可藉由对第二随机读取数据RDRD2和随机模式RDP执行逻辑操作而产生读取数据RD。
在步骤S740,转换块130_3可输出读取数据RD。
图22为示出根据实施例的数据储存装置20的框图。
参照图22,数据储存装置20可以以与图1的数据储存装置10大体上相同的方式进行配置,不同之处在于反转单元410并非包括于转换块330中,而是包括于存储设备400中。
数据储存装置20可包括控制器300和存储设备400。
控制器300可包括处理器310、存储器320、和转换块330。处理器310可基于标志信息325将用于控制反转单元410的反转/未反转处理的控制信号传输到存储设备400。举例来说,处理器310可藉由在写入或读取命令中包括控制信号,而将控制信号传输到存储设备400。
转换块330可包括随机模式产生单元336和计算单元337。随机模式产生单元336和计算单元337可以以与图17的随机模式产生单元331和计算单元333大体上相同的方式进行配置及操作。
存储设备400可包括反转单元410。反转单元410可在处理器310的控制下执行反转/未反转处理。反转单元410可以以与图17的反转单元335大体上相同的方式进行配置及操作。
作为参考,在图22中,转换块330的计算单元337可对从随机模式产生单元336输入的写入数据和随机模式执行逻辑操作,例如,互斥或逻辑操作,并在混码操作期间将第一随机写入数据输出到存储设备400的反转单元410。在恢复操作期间,存储设备400的反转单元410可基于标志信号反转/未反转第一随机读取数据,并在恢复操作期间将第二随机读取数据输出到在控制器300中的转换块330的计算单元337。
虽然以上已描述各种实施例,但本领域技术人员将理解,实施例仅为示例。据此,于文中所描述的数据储存装置及其操作方法不应基于所描述实施例加以限制。
通过以上实施例可见,本申请提供了以下技术方案。
技术方案1.一种数据储存装置,包括:
转换块,适合对写入数据执行混码操作,并产生随机写入数据,
其中,混码操作包括反转/未反转处理和基于随机模式的计算处理。
技术方案2.如技术方案1所述的数据储存装置,其中,转换块包括:
反转单元,适合执行反转/未反转处理;以及
计算单元,适合基于随机模式执行计算处理。
技术方案3.如技术方案2所述的数据储存装置,还包括:
处理器,适合响应对应于目标存储块的标志来控制反转单元的反转/未反转处理。
技术方案4.如技术方案3所述的数据储存装置,其中,处理器将标志设定为具有多个位,并通过参照标志中的对应于目标存储块的目标页的位而控制反转单元。
技术方案5.如技术方案3所述的数据储存装置,其中,处理器将标志设定为具有多个位,标志的位分别对应于目标存储块的不同页组。
技术方案6.如技术方案2所述的数据储存装置,
其中,反转单元通过反转/未反转写入数据而输出第二写入数据,
其中,计算单元通过对第二写入数据和随机模式执行逻辑操作而输出随机写入数据。
技术方案7.如技术方案2所述的数据储存装置,
其中,反转单元通过反转/未反转随机模式而输出第二随机模式,
其中,计算单元通过对写入数据和第二随机模式执行逻辑操作而输出随机写入数据。
技术方案8.如技术方案2所述的数据储存装置,
其中,计算单元通过对写入数据和随机模式执行逻辑操作而输出第一随机写入数据,
其中,反转单元通过反转/未反转第一随机写入数据而输出随机写入数据。
技术方案9.如技术方案1所述的数据储存装置,还包括:
非易失性存储设备,包括目标存储块,适合执行写入操作以将随机写入数据写入目标存储块。
技术方案10.一种数据储存装置,包括:
转换块,适合通过对写入数据和随机模式执行逻辑操作而输出第一随机写入数据;以及
非易失性存储设备,
非易失性存储设备包括:
反转单元,适合通过反转/未反转第一随机写入数据而输出第二随机写入数据;以及
目标存储块,适合储存第二随机写入数据。
技术方案11.如技术方案10所述的数据储存装置,还包括:
处理器,适合响应对应于目标存储块的标志来控制反转单元。
技术方案12.如技术方案11所述的数据储存装置,其中,处理器将标志设定为具有多个位,并通过参照标志中的对应于目标存储块的目标页的位而控制反转单元。
技术方案13.如技术方案11所述的数据储存装置,其中,处理器将标志设定为具有多个位,标志的位分别对应于目标存储块的不同页组。
技术方案14.一种数据储存装置的操作方法,包括通过对写入数据执行混码操作而产生随机写入数据,
产生随机写入数据的步骤包括:
执行反转/未反转处理;以及
基于随机模式执行计算处理。
技术方案15.如技术方案14所述的操作方法,还包括:
参照对应于目标存储块的标志来控制反转/未反转处理。
技术方案16.如技术方案14所述的操作方法,还包括:
参照对应于目标存储块的标志中的对应于目标页的位来控制反转/未反转处理。
技术方案17.如技术方案14所述的操作方法,
其中,执行反转/未反转处理的步骤包括通过反转/未反转写入数据而输出第二写入数据,
其中,执行计算处理的步骤包括通过对第二写入数据和随机模式执行逻辑操作而输出随机写入数据。
技术方案18.如技术方案14所述的操作方法,
其中,执行反转/未反转处理的步骤包括通过反转/未反转随机模式而输出第二随机模式,
其中,执行计算处理的步骤包括通过对写入数据和第二随机模式执行逻辑操作而输出随机写入数据。
技术方案19.如技术方案14所述的操作方法,
其中,执行计算处理的步骤包括通过对写入数据和随机模式执行逻辑操作而输出第一随机写入数据,
其中,执行反转/未反转处理的步骤包括通过反转/未反转第一随机写入数据而输出随机写入数据。
技术方案20.如技术方案14所述的操作方法,还包括:
将随机写入数据储存于非易失性存储设备的目标存储块中。

Claims (10)

1.一种数据储存装置,包括:
转换块,适合对写入数据执行混码操作,并产生随机写入数据,
其中,混码操作包括反转/未反转处理和基于随机模式的计算处理。
2.如权利要求1所述的数据储存装置,其中,转换块包括:
反转单元,适合执行反转/未反转处理;以及
计算单元,适合基于随机模式执行计算处理。
3.如权利要求2所述的数据储存装置,还包括:
处理器,适合响应对应于目标存储块的标志来控制反转单元的反转/未反转处理。
4.如权利要求3所述的数据储存装置,其中,处理器将标志设定为具有多个位,并通过参照标志中的对应于目标存储块的目标页的位而控制反转单元。
5.如权利要求3所述的数据储存装置,其中,处理器将标志设定为具有多个位,标志的位分别对应于目标存储块的不同页组。
6.如权利要求2所述的数据储存装置,
其中,反转单元通过反转/未反转写入数据而输出第二写入数据,
其中,计算单元通过对第二写入数据和随机模式执行逻辑操作而输出随机写入数据。
7.如权利要求2所述的数据储存装置,
其中,反转单元通过反转/未反转随机模式而输出第二随机模式,
其中,计算单元通过对写入数据和第二随机模式执行逻辑操作而输出随机写入数据。
8.如权利要求2所述的数据储存装置,
其中,计算单元通过对写入数据和随机模式执行逻辑操作而输出第一随机写入数据,
其中,反转单元通过反转/未反转第一随机写入数据而输出随机写入数据。
9.一种数据储存装置,包括:
转换块,适合通过对写入数据和随机模式执行逻辑操作而输出第一随机写入数据;以及
非易失性存储设备,
非易失性存储设备包括:
反转单元,适合通过反转/未反转第一随机写入数据而输出第二随机写入数据;以及
目标存储块,适合储存第二随机写入数据。
10.一种数据储存装置的操作方法,包括通过对写入数据执行混码操作而产生随机写入数据,
产生随机写入数据的步骤包括:
执行反转/未反转处理;以及
基于随机模式执行计算处理。
CN201510477496.6A 2014-12-18 2015-08-06 数据储存装置及其操作方法 Active CN105718212B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0183329 2014-12-18
KR1020140183329A KR102327076B1 (ko) 2014-12-18 2014-12-18 데이터 저장 장치 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
CN105718212A true CN105718212A (zh) 2016-06-29
CN105718212B CN105718212B (zh) 2019-12-17

Family

ID=56129390

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510477496.6A Active CN105718212B (zh) 2014-12-18 2015-08-06 数据储存装置及其操作方法

Country Status (4)

Country Link
US (1) US9965205B2 (zh)
KR (1) KR102327076B1 (zh)
CN (1) CN105718212B (zh)
TW (1) TWI677786B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108345550A (zh) * 2017-01-23 2018-07-31 爱思开海力士有限公司 存储器系统
CN108376555A (zh) * 2017-01-31 2018-08-07 爱思开海力士有限公司 存储器设备及其测试方法以及存储器模块及使用其的系统
CN109284621A (zh) * 2017-07-19 2019-01-29 阿里巴巴集团控股有限公司 数据保护/恢复方法和装置以及数据存储/保护方法
CN111243644A (zh) * 2019-12-30 2020-06-05 深圳市芯天下技术有限公司 增强型flash的计数方法及增强型flash

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10372948B2 (en) * 2015-12-15 2019-08-06 Taiwan Semiconductor Manufacturing Company Ltd. Scrambling apparatus and method thereof
CN109213625B (zh) * 2017-06-30 2022-02-11 慧荣科技股份有限公司 降低快闪储存介面中传收数据错误方法及装置
US10665303B1 (en) * 2019-05-10 2020-05-26 Macronix International Co., Ltd. Erasing blocks with few programmed pages
KR20220095576A (ko) 2020-12-30 2022-07-07 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101611386A (zh) * 2007-02-14 2009-12-23 株式会社东芝 将数据写入半导体存储器中的方法以及存储器控制器
CN101796498A (zh) * 2007-08-17 2010-08-04 株式会社东芝 存储器系统
US20120278529A1 (en) * 2011-04-28 2012-11-01 Seagate Technology Llc Selective Purge of Confidential Data From a Non-Volatile Memory
CN103246853A (zh) * 2012-02-06 2013-08-14 Arm有限公司 用于控制dram中的数据刷新的装置和方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172366B1 (ko) * 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
US7549011B2 (en) * 2001-08-30 2009-06-16 Micron Technology, Inc. Bit inversion in memory devices
JP4896011B2 (ja) * 2005-03-31 2012-03-14 スパンション エルエルシー 半導体装置及びその制御方法
JP4928830B2 (ja) * 2006-05-18 2012-05-09 株式会社東芝 Nand型フラッシュメモリ装置及びメモリデバイス
JP2008217857A (ja) * 2007-02-28 2008-09-18 Toshiba Corp メモリコントローラ及び半導体装置
KR100857252B1 (ko) * 2007-12-27 2008-09-05 (주)인디링스 마모도를 비트 수준에서 평준화하는 플래시 메모리 장치 및플래시 메모리 프로그래밍 방법
CN101556560B (zh) * 2008-04-09 2011-05-04 群联电子股份有限公司 储存装置、控制器及其数据存取方法
US7855913B2 (en) * 2008-06-10 2010-12-21 Micron Technology, Inc. Dynamically configurable MLC state assignment
KR101541736B1 (ko) * 2008-09-22 2015-08-04 삼성전자주식회사 멀티-레벨 셀 플래시 메모리 장치에서의 lsb 페이지 복구 방법
US8261159B1 (en) * 2008-10-30 2012-09-04 Apple, Inc. Data scrambling schemes for memory devices
JP5458611B2 (ja) * 2009-03-13 2014-04-02 ソニー株式会社 暗号処理装置
KR20100124087A (ko) 2009-05-18 2010-11-26 삼성전자주식회사 메모리 컨트롤러, 그것을 포함하는 메모리 시스템 그리고 그것의 동작 방법
US8429335B2 (en) * 2009-10-13 2013-04-23 Macronix International Co., Ltd. Memory device and operation method to selectively invert data
KR101138404B1 (ko) * 2010-07-09 2012-04-27 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
US8767459B1 (en) * 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
KR20120013085A (ko) * 2010-08-04 2012-02-14 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
KR20120125790A (ko) 2011-05-09 2012-11-19 삼성전자주식회사 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20130053247A (ko) * 2011-11-15 2013-05-23 삼성전자주식회사 불휘발성 메모리 장치에 데이터를 프로그램하는 프로그램 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR20130054738A (ko) * 2011-11-17 2013-05-27 삼성전자주식회사 불휘발성 메모리 장치에 데이터를 프로그램하는 프로그램 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR20130060795A (ko) * 2011-11-30 2013-06-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR102049258B1 (ko) * 2013-03-15 2019-11-28 삼성전자주식회사 레퍼런스 셀을 포함하는 불휘발성 메모리 장치 및 그것의 데이터 관리 방법 및
US9229687B2 (en) * 2013-09-05 2016-01-05 Xerox Corporation Private two-party computation using partially homomorphic encryption

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101611386A (zh) * 2007-02-14 2009-12-23 株式会社东芝 将数据写入半导体存储器中的方法以及存储器控制器
CN101796498A (zh) * 2007-08-17 2010-08-04 株式会社东芝 存储器系统
US20120278529A1 (en) * 2011-04-28 2012-11-01 Seagate Technology Llc Selective Purge of Confidential Data From a Non-Volatile Memory
CN103246853A (zh) * 2012-02-06 2013-08-14 Arm有限公司 用于控制dram中的数据刷新的装置和方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108345550A (zh) * 2017-01-23 2018-07-31 爱思开海力士有限公司 存储器系统
CN108345550B (zh) * 2017-01-23 2023-06-20 爱思开海力士有限公司 存储器系统
CN108376555A (zh) * 2017-01-31 2018-08-07 爱思开海力士有限公司 存储器设备及其测试方法以及存储器模块及使用其的系统
CN108376555B (zh) * 2017-01-31 2021-07-30 爱思开海力士有限公司 存储器设备及其测试方法以及存储器模块及使用其的系统
CN109284621A (zh) * 2017-07-19 2019-01-29 阿里巴巴集团控股有限公司 数据保护/恢复方法和装置以及数据存储/保护方法
CN111243644A (zh) * 2019-12-30 2020-06-05 深圳市芯天下技术有限公司 增强型flash的计数方法及增强型flash

Also Published As

Publication number Publication date
CN105718212B (zh) 2019-12-17
KR20160074836A (ko) 2016-06-29
US9965205B2 (en) 2018-05-08
KR102327076B1 (ko) 2021-11-17
US20160179384A1 (en) 2016-06-23
TW201624287A (zh) 2016-07-01
TWI677786B (zh) 2019-11-21

Similar Documents

Publication Publication Date Title
CN105718212A (zh) 数据储存装置及其操作方法
US10891236B2 (en) Data storage device and operating method thereof
CN105390155B (zh) 数据储存设备及用于操作该数据储存设备的方法
US11709605B2 (en) Storing zones in a zone namespace on separate planes of a multi-plane memory device
US11726690B2 (en) Independent parallel plane access in a multi-plane memory device
US10754768B2 (en) Memory system using descriptor lookup tables to access setting information for a non-volatile memory, and an operating method thereof
CN106201761A (zh) 数据储存装置及其操作方法
US11756604B2 (en) Managing write disturb for units of memory in a memory sub-system using a randomized refresh period
US11720490B2 (en) Managing host input/output in a memory system executing a table flush
US20220391321A1 (en) Concurrent page cache resource access in a multi-plane memory device
US20210405928A1 (en) Converting a multi-plane write operation into multiple single plane write operations performed in parallel on a multi-plane memory device
US20220137856A1 (en) Program operation execution during program operation suspend
US10324835B2 (en) Data storage device and operating method thereof
CN105589810B (zh) 数据储存器件及其操作方法
US11645008B2 (en) Memory system and operating method thereof for controlling a multi-plane read operation
US11899955B2 (en) Managing a memory sub-system using a cross-hatch cursor
US20230059543A1 (en) Independent plane architecture in a memory device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant