KR930001211A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 일실시예의 반도체 메모리 장치의 불량인 메모리 셀을 리던던시 셀로 대체하기 위한 회로 구성을 나타낸 것이다.
제4도는 본 발명에 따른 다른 실시예의 여러개의 셀어레이 블록으로 나뉘어져 있는 반도체 메모리 장치의 불량인 메모리셀을 리던던시 셀로 대체하기 위한 회로 구성을 나타낸 것이다.

Claims (17)

  1. 제1데이타 상태와 제2데이타 상태를 가진 복수개의 노말 메모리 셀어레이와, 상기 제1데이타 상태와 상기 제2데이타 상태를 가진 상기 노말 메모리 셀어레이를 대체하기 위한 리던던트 메모리 셀어레이와, 상기 제1데이타 상태를 가진 불량인 노말 메모리 셀어레이를 상기 제1데이타 상태를 가진 리던던트 메모리 셀어레이로 대체하기 위한 제1제어신호와, 상기 제2데이타 상태를 가진 불량인 노말 메모리 셀어레이를 상기 제2데이타 상태를 가진 리던던트 메모리셀 어레이로 대체하기 위한 제2제어신호와, 상기 메모리 셀어레이로의 데이타의 입출력을 제어하기 위한 입출력 제어회로를 구비한 반도체 메모리 장치에 있어서, 상기 제1데이타 상태를 가진 불량인 노말 메모리 셀어레이를 상기 제2데이타 상태를 가진 리던던트 메모리 셀어레이로 대체하거나 상기 제2데이타 상태를 가진 불량인 노말 메모리 셀어레이를 상기 제1데이타 상태를 가진 리던던트 메모리 셀어레이로 대체하는 경우에, 상기 대체된 리던던트 메모리 셀어레이로 입출력되는 데이타의 상태를 바꿔주기 위한 제어회로를 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어회로는 상기 제1데이타 상태를 가진 리던던트 메모리 셀의 입출력 데이타를 제어하기 위한 제1제어회로와, 상기 제2데이타 상태를 가진 리던던트 메모리 셀의 입출력 데이타를 제어하기 위한 제2제어 회로로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1제어회로는 상기 제1제어신호와 반전 어드레스 입력신호를 입력하는 제1제어게이트와, 상기 제1제어게이트의 출력신호에 응답하여 제1입력데이타와 반전제1입력데이타를 바꾸어 전달하는 제1수단과, 상기 제1제어게이트의 출력신호에 응답하여 제1출력데이타와 반전 제1출력데이타를 바꾸어 전달하는 제2수단으로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1제어게이트는 AND게이트인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1수단의 출력신호는 제1블럭의 입출력 제어회로에 입력되고 상기 입출력 제어회로의 출력신호는 상기 제2수단에 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 제2제어회로는 상기 제2제어신호와 어드레스 입력신호를 입력하는 제2제어게이트와, 상기 제2제어게이트의 출력신호에 응답하여 제2입력데이타와 반전 제2입력데이타를 바꾸어 전달하는 제3수단과, 상기 제2제어게이트의 출력신호에 응답하여 제2출력데이타와 반전 제2출력데이타를 바꾸어 전달하는 제4수단으로 이루어진 것을 특징으로 하는 반도체.
  7. 제6항에 있어서, 상기 제2제어게이트는 AND게이트인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제3수단의 출력신호는 제2블럭의 입출력 제어회로에 입력되고 상기 입출력 제어회로의 출력신호는 상기 제4수단에 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제1수단은 상기 제1제어게이트의 출력신호에 응답하여 턴온되는 2개의 제1CMOS전송게이트와, 상기 제1제어게이트의 반전출력신호에 응답하여 턴온되는 2개의 제2CMOS전송게이트로 이루어져 입출력되는 데이타를 그대로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제2수단은 상기 제1제어게이트의 출력신호에 응답하여 턴온되는 2개의 제3CMOS전송게이트와, 상기 제1제어게이트의 반전출력신호에 응답하여 턴온되는 3개의 제4CMOS전송게이트로 이루어져 출력되는 데이타를 바꾸어 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 제1수단은 상기 제1제어게이트의 출력신호와 상기 제1데이타입력신호와 상기 반전 제1데이타입력신호를 각각 입력하는 두개의 XNOR게이트로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  12. 내용없음
  13. 제10항에 있어서, 상기 제2수단은 상기 제1제어게이트의 출력신호와 상기 제1데이타출력신호와 상기 반전 제1데이타출력신호를 각각 입력하는 두개의 XNOR게이트로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에 있어서, 상기제3수단은 상기 제2제어게이트의 출력신호에 응답하여 턴온되는 2개의 제5CMOS전송게이트와, 상기 제2제어게이트의 반전 출력신호에 응답하여 턴온되는 2개의 제6CMOS전송게이트로 이루어져 입력되는 데이타를 그대로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 제4수단은 상기 제2제어게이트의 출력신호에 응답하여 턴온되는 2개의 제7CMOS전송게이트와, 상기 제2제어게이트의 반전 출력신호에 응답하여 턴온되는 2개의 제8CMOS전송게이트로 이루어져 출력되는 데이타를 바꾸어 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 제3수단은 상기 제2제어게이트의 출력신호와 상기 제2데이타 입력신호와 상기 반전 제2데이타 입력신호를 각각 입력하는 두개의 XNOR게이트로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서, 상기 제4수단은 상기 제2제어게이트의 출력신호와 상기 제2데이타출력신호와 상기 반전 제2데이타 출력신호를 각각 입력하는 두 개의 XNOR게이트로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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