KR920020523A - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

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KR920020523A
KR920020523A KR1019920006472A KR920006472A KR920020523A KR 920020523 A KR920020523 A KR 920020523A KR 1019920006472 A KR1019920006472 A KR 1019920006472A KR 920006472 A KR920006472 A KR 920006472A KR 920020523 A KR920020523 A KR 920020523A
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KR
South Korea
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complementary
semiconductor memory
turns
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Application number
KR1019920006472A
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English (en)
Inventor
시게토시 사코무라
가즈야 이토우
히데토시 이와이
도시유키 사쿠타
도모시 마쓰모토
마사미치 이시하라
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치 세이사쿠쇼
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Publication date
Application filed by 가나이 쓰토무, 가부시키가이샤 히타치 세이사쿠쇼 filed Critical 가나이 쓰토무
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells

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  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용된 메모리의 블럭도,
제2도는 제1도에 나타난 어드레스 신호비교/형성회로(62)의 회로도,
제3도는 제1도에 나타난 컬럼디코더(4)의 내부회로도,
제4도는 제1도에 나타난 컬럼스위치(3) 및 그 주변블럭의 내부 회로도.

Claims (8)

  1. 복수의 데이터선과 적어도 하나의 용장데이터선과 그 데이터선과 용장데이터선에 대응해서 각각 설치된 복수의 메모리 셀과, 그 데이터선과 용장데이터선에 대응해서 각각 설치된 스위치 회로를 통해서 결합되는 커먼데이터선과, 상기 스위치회로의 하나 또는 복수를 온상태로 하기 위한 제어수단과를 포함하고 상기 제어수단은 통상 판독 동작시에 소정의 하나의 스위치 회로를 온상태로 하여 테스트 동작시에 복수의 스위치회로를 오프상태로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 제어수단은, 상기 테스트 동작시에 상기 용장데이터선에 대응하는 스위치회로를 온상태로 하여 상기 용장데이터선에 의해 구제되는 데이터선에 대응하는 스위치회로를 오프상태로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 제어수단은 피 구제 데이터선을 특정하기 위한 제1어드레스 신호형성 회로와, 상기 제1어드레스신호를 수신하는 디코더들을 포함하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 제어수단은, 상기 각 스위치회로에 대하는 제어신호선에 대응해서 각각 설치된 퓨즈를 비치하여 그 퓨즈를 선택적으로 절단상태로 하는 것에 의해 피 구제 데이터선에 대응하는 스위치회로를 오프상태로 하는 반도체 기억장치.
  5. 제3항에 있어서, 상기 디코더에 입력된 상기 제1어드레스신호의 일부가 논리처리되는 것에 의해 피 구제 데이터선을 제외한 복수의 데이터선 및 상기 용장데이터선에 대응하는 스위치 회로가 온상태로 되는 반도체 기억장치.
  6. 복수의 상보데이터선쌍과 적어도 하나의 상보 용장데이터선쌍과, 그 상보데이터선쌍과 상보 용장데이터선쌍에 대응해서 각각 설계된 메모리셀과, 그 상부 데이터쌍과 상보용장데이터선쌍에 대응해서 각각 설치된 스위치회로를 통해서 결합된 커먼데이터선쌍과, 상기 스위치회로의 하나 또는 복수를 온상태로 하기 위한 제어수단들을 포함하고, 상기 제어수단은 통상 판독동작시에 소정의 하나의 스위치 회로를 온상태로 하고, 테스트 동작시에 복수의 스위치회로를 온상태로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 제어수단은 상기 테스트동작시에 상기 상보용장데이터선쌍에 대응하는 스위치회로를 온상태로 하고, 상기 상보 용장데이터선쌍에 의해 구제된 상보 데이터선쌍에 대응하는 스위치회로를 오프상태로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 커먼데이터선쌍에 결합되어 그커먼데이터선쌍에 나타나는 신호의 일치 또는 불일치를 검출하는 회로를 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920006472A 1991-04-23 1992-04-17 반도체 기억장치 KR920020523A (ko)

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JP3091982A JPH04322000A (ja) 1991-04-23 1991-04-23 半導体記憶装置
JP91-91982 1991-04-23

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KR1019920006472A KR920020523A (ko) 1991-04-23 1992-04-17 반도체 기억장치

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JPH04322000A (ja) 1992-11-11
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