CN100414648C

CN100414648C - 半导体装置

Info

Publication number: CN100414648C
Application number: CNB2004100698946A
Authority: CN
Inventors: 元持健治
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-07-15
Filing date: 2004-07-15
Publication date: 2008-08-27
Anticipated expiration: 2024-07-15
Also published as: JP2005038511A; CN1577634A; US20050015690A1; US7379349B2; JP4051008B2

Abstract

本发明提供一种半导体装置，具备：多个存储器宏，其分别具有多个存储单元，并根据对应的激活宏选择信号激活，且在与激活模式控制信号对应的激活模式下动作；和控制部，其为同时激活所述多个存储器宏中的任意多个存储器宏，而根据输入的动作模式控制信号，生成分别对应于所述多个存储器宏的激活宏选择信号以及激活模式控制信号，并进行输出。这样，可以削减检查等所需要的时间。

Description

半导体装置

技术领域

本发明涉及一种具有多个分别包括多个存储单元的存储器宏的半导体装置。

背景技术

半导体装置的高性能化、多功能化在不停发展，到如今，将多个具有特定功能的各种功能块置于单一芯片上，以一个芯片实现尖端功能的系统LSI的开发正迅猛发展。

图12表示以往的半导体装置结构中一例的框图。图12的半导体装置900是系统LSI，并具备存储器宏911、912、913、914和存储器宏控制电路930。

存储器宏控制电路930是从半导体装置900的外部输入控制信号ZI。存储器宏控制电路930，通过将同一信号传达到多个存储器宏的全部的全宏公用信号总线，向存储器宏911～914输出全宏公用信号ZA。另外，存储器宏控制电路930分别对应于存储器宏911～914，输出激活对应的存储器宏911～914的激活宏选择信号ZB1、ZB2、ZB3、ZB4。

全宏公用信号ZA包含用于选择各存储器宏内的特定存储单元的地址信号、写入，读取动作控制信号、写入数据等。而且，半导体装置900还搭载有传输从存储器宏读取的数据的读取数据总线、和其他各种功能块，但在图12中省略了它们。

下面，对具有这种结构的以往的半导体装置900的动作进行说明。存储器宏控制电路930由控制信号ZI所控制，并为了激活多个存储器宏911～914中特定的一个存储器宏，生成全宏公用信号ZA的各信号和激活宏选择信号ZB1～ZB4。

相同的全宏公用信号通过全宏公用信号总线传送到全存储器宏。与此同时，例如，存储器宏911被激活的时候，激活宏选择信号ZB1～ZB4之中，只有激活宏选择信号ZB1成为“H”，而激活宏选择信号ZB2～ZB4则成为“L”(“H”、“L”表示逻辑状态)。

只有在输入的激活宏选择信号为“H”时，各存储器宏才能接收全宏公用信号。此时，只有存储器宏911接受全宏公用信号，并进行动作，对于其他存储器宏912～914，即使输入了全宏公用信号，也不动作。激活其他存储器宏的时候，同样也是只有一个存储器宏动作。

如上所述，在半导体装置900中，不同时激活多个存储器宏，而始终只激活一个存储器宏。

然而，对于搭载有多个存储器宏的半导体装置，当构成始终只激活一个存储器宏时，为了激活所有的存储器宏，需要依次对存储器宏进行逐一激活。因此，随着搭载在半导体装置的存储器宏的数量增多，出现了为消除初期劣化的老化工序所需的时间、合格品筛选工序所需的时间、可靠性评价所需的时间等检查等时间延长的问题。

发明内容

本发明的目的在于对于具备多个存储器宏的半导体装置，可以削减检查等需要的时间。

为了解决上述课题，本发明之一，提供一种半导体装置，包括：多个存储器宏，其分别具有多个存储单元，根据相应的激活宏选择信号激活，且在与相应的激活模式控制信号所对应的激活模式下动作；和控制部，为同时激活上述多个存储器宏中的任意多个存储器宏，而根据输入的动作模式控制信号，生成分别对应于上述多个存储器宏的激活宏选择信号以及激活模式控制信号，并进行输出。

根据该发明，由于能同时激活特定的多个存储器宏，因此，可减少老化工序所需要的时间、合格品筛选工序所需要的时间、可靠性评价所需要的时间等，检查等所需要的时间。

本发明之二，是在本发明之一所述的半导体装置中，上述控制部，根据上述动作模式控制信号，决定该半导体装置的检查模式作为第一动作模式。

根据该发明，可根据动作模式控制信号，决定该半导体装置的检查模式。在这里，所谓检查模式表示在被激活的存储器宏中，只有一个存储器宏进行输出的模式，或是有多个存储器宏进行输出的模式中的任何一个。

本发明之三，是在本发明之一所述的半导体装置中，上述控制部，根据上述动作模式控制信号，决定与在上述多个存储器宏中同时被激活的存储器宏的数量对应的动作模式，作为第二动作模式。

根据该发明，根据动作模式控制信号，可以选择性地决定同时激活的存储器宏的数量。

本发明之四，是在本发明之一所述的半导体装置中，上述控制部，当上述同时被激活的存储器宏在同一激活模式下被激活时，在构成用于选择存储器宏的存储器宏选择地址信号的信号中，根据从最上位的信号依次被选择的、且与上述同时被激活的存储器宏的数量对应的数量的信号以外的信号，选择上述同时被激活的存储器宏。

根据该发明，不需要考虑构成存储器宏选择地址信号的信号的一部分。

本发明之五，是在本发明之一所述的半导体装置中，作为上述动作模式控制信号，向上述控制部输入：表示检查模式的第一动作模式控制信号、和表示应同时被激活的存储器宏的数量的第二动作模式控制信号。上述控制部，根据上述第一动作模式控制信号，决定该半导体装置的检查模式作为第一动作模式；根据上述第二动作模式控制信号，决定对应于上述多个存储器宏中同时被激活的存储器宏的数量的动作模式，作为第二动作模式；并且通过对上述第一及第二动作模式的组合，决定作为该半导体装置整体的动作模式。

根据该发明，由于能独立设定第一和第二动作模式控制信号，因此，作为半导体装置整体，可以设定多种动作模式。

本发明之六，是在本发明之五所述的半导体装置中，在上述第一和第二动作模式控制信号表示的逻辑组合中，多个组合作为上述半导体装置整体的动作模式，对应于规定的标准动作模式。

根据该发明，在不需要使用第一及第二动作模式控制信号的逻辑组合的一部分时，可以对这些组合分配标准动作模式。由于可以对第一及第二动作模式控制信号的全部逻辑组合，分配动作模式，因此，可防止半导体装置不动作或半导体装置在不明的动作模式下进行动作的情况的发生。

本发明之七，是在本发明之六所述的半导体装置中，上述标准动作模式是该半导体装置的通常使用时的动作模式。

根据该发明，由于可以将仅激活一个存储器宏的通常使用时的动作模式，作为标准动作模式使用，因此，半导体装置可进行通常的读取等动作。

本发明之八，是在本发明之五所述的半导体装置中，还包括输出数据传输部，其基于从上述多个存储器宏中的任何一个读取的数据，求得对应于上述第一动作模式的输出数据，并进行输出。

根据该发明，使用1个系统的输出数据传输部，并根据作为半导体装置整体的动作模式，可以传输意思、内容不同的数据。

本发明之九，是在本发明之八所述的半导体装置中，上述输出数据传输部，根据上述第一动作模式，同时基于表示从上述多个存储器宏中的任何多个存储器宏读取的数据是否全部一致的数据、或者从上述多个存储器宏中的一个存储器宏读取的数据，求得上述输出数据。

根据该发明，由于无需按半导体装置的动作模式区分输出数据类的总线布线，且能在半导体装置的全部动作模式下，使用相同的输出数据传输部，因此，可以简化电路并缩小芯片面积。

本发明之十，是在本发明之九所述的半导体装置中，上述数据传输部具备多级对分别输入的数据判断是否一致的一致判断电路。

根据该发明，可以分段减少输出数据总线的数量，可以简化电路且缩小芯片面积。

本发明之十一，是在本发明之十所述的半导体装置中，上述输出数据传输部，具备多个第1一致判断电路和多个第2一致判断电路作为上述一致判断电路，并且还具备多个第一逻辑与电路和第二逻辑与电路；上述第1一致判断电路分别判断在上述多个存储器宏中相应的多个存储器宏输出的数据是否一致，并输出其结果；上述第一逻辑与电路分别将在上述多个第1一致判断电路中相应的多个第1一致判断电路的输出进行逻辑与，并输出；上述第2一致判断电路分别判断在上述多个第一逻辑与电路中相应的多个第一逻辑与电路的输出是否一致，并输出其结果；上述第二逻辑与电路将上述多个第2一致判断电路的输出进行逻辑与，并作为上述输出数据输出。

根据该发明，可以进一步减少输出数据总线的数量，从而可以简化电路且缩小芯片面积。

本发明之十二，是在本发明之十一所述的半导体装置中，上述第1一致判断电路，根据各存储器宏对应的激活模式控制信号，采用上述多个存储器宏中对应于该第1一致判断电路的存储器宏的各自输出。

根据该发明，可根据激活模式控制信号，选择第1一致判断电路的输出。

本发明之十三，是在本发明之九所述的半导体装置中，上述输出数据传输部，基于从上述多个存储器宏中根据分别对应的上述激活模式控制信号所选择的存储器宏中读取的数据，求得上述输出数据。

根据该发明，可以从根据激活模式控制信号被选择的存储器宏，读取数据，并进行输出。

本发明之十四，是在本发明之九所述的半导体装置中，上述输出数据传输部具备数据输出电路，其判断3个以上的信号的逻辑状态是否一致，并输出其结果；上述数据输出电路具有多个2输入一致判断电路，其分别判断两个信号的逻辑状态是否一致，并输出其结果；向上述多个2输入一致判断电路中的两个，输入相同逻辑状态的信号。

根据该发明，即使是从奇数个存储器宏将数据输入到输出数据传输部时，使用2输入一致判断电路，可以容易判断从分别的存储器宏读取的数据是否一致。

本发明之十五，是在本发明之十四所述的半导体装置中，上述2输入一致判断电路是异或电路。

根据本发明，由于可以将特定的多个存储器宏同时激活，因此，可减少老化工序所需要的时间、合格品筛选工序所需要的时间、可靠性评价所需要的时间等的检查等所需要的时间。从而，特别是可以大幅度减少对具有大容量存储器的LSI进行检查等所需要的时间。

附图说明

图1表示有关本发明实施方式的半导体装置的结构例框图。

图2表示图1的第一存储器宏控制电路的第一部分的结构例电路图。

图3表示图1的第一存储器宏控制电路的第二部分的结构例电路图。

图4表示图1的第一存储器宏控制电路的第三部分的结构例电路图。

图5表示图1的第二存储器宏控制电路的结构例电路图。

图6表示激活宏数指定信号MC0～MC2和同时被激活的存储器宏数的关系。

图7表示图2的电路动作的逻辑图表。

图8表示图1的第一存储器宏控制电路的通常检查模式时的逻辑图表。

图9表示对应于各存储器宏的正规激活宏选择信号以及同时激活宏选择信号。

图10表示图1的第一存储器宏控制电路的简易检查模式时的逻辑图表。

图11表示图1的输出数据传输部的结构例电路图。

图12表示以往的半导体装置的结构例框图。

图中：10～21-存储器宏，30-控制部，32-第一存储器宏控制电路，34～39-第二存储器宏控制电路，42-第二数据输出电路，42A，42B-EXOR门(第2一致判断电路)，42C-NAND门(第二逻辑与电路)，44～49-第一数据输出电路，44C-EXOR门(第1一致判断电路)，51～53-AND门(第一逻辑与电路)，100-半导体装置。

具体实施方式

下面，参照附图对本发明的实施方式进行说明。

图1表示有关本发明实施方式的半导体装置的结构例框图。图1的半导体装置100具备存储器宏10，11，12，13，14，15，16，17，18，19，20，21；控制部30；第一数据输出电路44，45，46，47，48，49；第二数据输出电路42；和AND门(第一逻辑与电路)51，52，53。控制部30具备第一存储器宏控制电路32；和第二存储器宏控制电路34，35，36，37，38，39。半导体装置100是系统LSI，还具备其他这样的各种功能块，但这里省略其说明。

数据输出电路(DO电路)42，44～49、AND门51～53构成输出数据传输部。存储器宏10～21中均包括多个存储单元，且具有同样的结构。

存储器宏控制电路32从半导体装置100的外部输入第一动作模式控制信号I1、第二动作模式控制信号I2、以及输入信号I3。第一动作模式控制信号I1中包含检查模式指定信号CMPT和检查模式固定信号BISTMODE。第二动作模式控制信号I2中包含激活宏数指定信号MC0、MC1、MC2。输入信号I3中包含地址信号、写入数据等。地址信号中，例如，上位4比特用于选择存储器宏的存储器宏选择地址信号I3A，而其他比特用于选择存储器宏内的特定存储单元的地址信号I3B。

存储器宏控制电路32，通过全宏公用信号总线，将全宏公用信号SA向存储器宏10～21输出。全宏公用信号SA中包含地址信号I3B、写入数据等。

存储器宏控制电路32，基于第一动作模式控制信号I1、第二动作模式控制信号I2、以及存储器宏选择地址信号I3A，生成宏选择信号SB，并输出到存储器宏控制电路34～39。存储器宏控制电路34～39中，从半导体装置100的外部，输入控制信号SC。

存储器宏控制电路34控制存储器宏10和12，存储器宏控制电路35控制存储器宏11和13，存储器宏控制电路36控制存储器宏14和16，存储器宏控制电路37控制存储器宏15和17，存储器宏控制电路38控制存储器宏18和20，存储器宏控制电路39控制存储器宏19和21。

数据输出电路44对应于存储器宏10及11，数据输出电路45对应于存储器宏12及13，数据输出电路46对应于存储器宏14及15，数据输出电路47对应于存储器宏16及17，数据输出电路48对应于存储器宏18及19，数据输出电路49对应于存储器宏20及21。

激活宏选择信号B0～B11分别对应存储器宏10～21，并激活对应的存储器宏。激活模式控制信号C0～C11分别对应于存储器宏10～21，并控制对应的存储器宏的激活模式。激活模式控制信号C0～C11均由写入读取动作控制信号、读取数据输出控制信号等构成。

存储器宏的激活模式是正规激活模式或是无效激活模式中的任何一个。存储器宏10～21是，在用正规激活模式进行动作之际，进行通常的读取，写入动作，并将读取的数据输出到存储器宏之外。存储器宏10～21是，在用无效激活模式进行动作之际，接收输入的地址信号，并在存储器宏内部进行读取动作，但不将读取的数据输出到存储器宏之外。

存储器宏10是，当激活宏选择信号B0表示应激活时，在对应于激活模式控制信号C0的激活模式，进行写入、读取动作。存储器宏10向对应的数据输出电路44输出读取的数据。存储器宏10对在全宏公用信号SA中包含的地址信号表示的地址，写入全宏公用信号SA中包含的写入数据，或是从该地址进行读取。

对于存储器宏11～21，由于可以用几乎与存储器宏10一样的方法进行说明，因此这里省略对其说明。

存储器宏控制电路34根据宏选择信号SB以及控制信号SC，生成激活宏选择信号B0、B2，以及激活模式控制信号C0、C2，并将激活宏选择信号B0和激活模式控制信号C0输出到存储器宏10，而将激活宏选择信号B2和激活模式控制信号C2输出到存储器宏12。

存储器宏控制电路35根据宏选择信号SB以及控制信号SC，生成激活宏选择信号B1、B3，以及激活模式控制信号C1、C3，并将激活宏选择信号B1和激活模式控制信号C1输出到存储器宏11，而将激活宏选择信号B3和激活模式控制信号C3输出到存储器宏13。

关于存储器宏控制电路36～39，由于可以用几乎与存储器宏控制电路34、35一样的方法进行说明，因此这里省略对其说明。

作为图1的半导体装置100整体(芯片整体)的动作模式，可以采用第一动作模式和第二动作模式的组合表示。在检查模式固定信号BISTMODE为“H”时，控制部30将半导体装置100的检查模式置为通常检查模式，并以此作为第一动作模式。

检查模式指定信号CMPT只有在检查模式固定信号BISTMODE为“L”时才有效。检查模式固定信号BISTMODE为“L”且检查模式指定信号CMPT为“L”的时候，控制部30将第一动作模式决定为通常检查模式。在这样的情况下，存储器宏控制电路32生成宏选择信号SB，以便在同时被激活的多个存储器宏中，仅有一个存储器宏在正规激活模式下动作，而其他存储器宏则在无效激活模式下动作。作为输出数据DOUT，输出从在正规激活模式下动作的存储器宏中实际读取的数据。

检查模式固定信号BISTMODE为“L”且检查模式指定信号CMPT为“H”时，控制部30将第一动作模式决定为简易检查模式(除只有一个存储器宏被激活的情况以外)。在这样的情况下，存储器宏控制电路32生成宏选择信号SB，以便同时被激活的全部的存储器宏都在正规激活模式下动作。作为输出数据DOUT，输出从存储器宏读取的数据的简易良否判断数据。

输出数据传输部根据第一动作模式，并基于表示存储器宏10～21中的任何多个存储器宏中读取的数据是否全部一致的数据，或者从存储器宏10～21中的一个存储器宏读取的数据，求得输出数据DOUT，并输出。

即，数据输出电路44按照激活模式控制信号C0，C1，在简易检查模式中，将对应的存储器宏10和11的输出是否一致的信号输出到AND门51；而在通常检查模式中，将根据存储器宏10或是11的任何一方输出的信号，输出到AND门51。

同样，数据输出电路45～49根据对应的激活模式控制信号，并将基于对应的存储器宏的输出所求得的信号，输出到对应的AND门。

AND门51将数据输出电路44和45的输出进行逻辑与，并输出到数据输出电路42。AND门52将数据输出电路46和47的输出进行逻辑与，并输出到数据输出电路42。AND门53将数据输出电路48和49的输出进行逻辑与，并输出到数据输出电路42。数据输出电路42判断AND门51～53的输出是否一致，并将其结果作为输出数据DOUT进行输出。

接着，对图1的存储器宏控制电路32进行说明。图2、图3，以及图4分别表示图1的第一存储器宏控制电路32的第一、第二、第三部分的结构例电路图。

图2的电路基于激活宏数指定信号MC0～MC2，生成信号G1A，并将此作为信号G1B使用。而且，图2的电路基于检查模式指定信号CMPT、检查模式固定信号BISTMODE、以及信号G1B，生成信号G2。

图3的电路基于包含在输入信号I3中的存储器宏选择地址信号I3A和信号G2，生成信号G3。存储器宏选择地址信号I3A包含信号AD14、AD15、AD16、AD17。信号AD14、AD15、AD16、AD17表示通常动作时为选择存储器宏的地址各比特，而其顺序是从表示下位比特信号到表示上位比特信号的顺序。图4的电路基于信号G3，生成宏选择信号SB，并输出。

图5表示图1的第二存储器宏控制电路34的结构例电路图。存储器宏控制电路35～39，除了分别输入输出对应的信号这一点之外，都具有与存储器宏控制电路34同样的结构。

图6表示激活宏数指定信号MC0～MC2和同时被激活的存储器宏数(同时激活宏数)之间的关系。如图6所示，在半导体装置100中，可以将同时激活宏数设定为1，2，3，4，6，12中的任一个。

存储器宏控制电路32生成宏选择信号SB，以便同时激活与激活宏数指定信号MC0～MC2(即，第二动作模式控制信号I2)对应的数的存储器宏。即，控制部30作为第二动作模式决定对应于同时被激活的存储器宏数的动作模式。

图7是图2的电路动作的逻辑图表。图7表示相对于输入到存储器宏控制电路32的第一及第二动作模式控制信号I1、I2(检查模式固定信号BISTMODE、检查模式指定信号CMPT、激活宏数指定信号MC0、MC1、MC2)的全部逻辑组合(总共32种组合)，包含在由图2的电路生成的信号G2中的各信号的逻辑状态。

图7的最上部表示附加于第一以及第二动作模式控制信号I1、I2的每个组合的组合序号TM(0～31)。控制部30根据这些每个组合，决定作为半导体装置100整体的动作模式。更具体地说，图2的电路，输出使半导体装置100根据动作模式A，B，C，D，E，F，G，H，I，J，K中任何一个动作的信号G2。

这样，作为半导体装置100整体的动作模式，可以设定11个的动作模式A～K。动作模式A作为标准动作模式，是半导体装置100的通常使用时的动作模式。通常使用时的动作模式中，只有一个存储器宏被激活。在图7中，包含在第一及第二动作模式控制信号I1，I2的5个信号的32种组合中，12种组合的情况下，作为半导体装置100整体的动作模式，可设定为动作模式A。

图8表示图1的第一存储器宏控制电路32的通常检查模式时的逻辑图表。图8的逻辑图表与图7的逻辑图表中的组合序号TM为0～5的情况对应。图8中，检查模式指定信号CMPT被固定为“L”。而且，检查模式固定信号BISTMODE被固定为“L”。

图8表示相对于检查模式指定信号CMPT、第二动作模式控制信号I2，以及存储器宏选择地址信号I3A的逻辑组合，宏选择信号SB以及存储器宏(MM)10～21的状态。下面的图中，黑长方形表示在正规激活模式下动作的存储器宏、白长方形表示在无效激活模式下动作的存储器宏、“-”表示非激活的存储器宏。

宏选择信号SB包含：用于选择在正规激活模式下动作的存储器宏(正规激活存储器宏)的正规激活宏选择信号SBA、用于选择不区别正规激活模式和无效激活模式而同时被激活的存储器宏(同时激活存储器宏)的同时激活宏选择信号SBB。由同时激活宏选择信号SBB被选择并且没有由正规激活宏选择信号SBA被选择的存储器宏，在无效激活模式下动作。

图9表示对应于各存储器宏的正规激活宏选择信号SBA以及同时激活宏选择信号SBB。图9中表示，例如，存储器宏12在信号BSEL0和MSEL2为“H”时，作为正规激活存储器宏被选择；而在信号M_BSEL0和M_MSEL2为“H”时，则作为同时激活存储器宏被选择。

图8中，对于每个组合序号TM，都记载了作为半导体装置100整体的动作模式、第一动作模式，以及第二动作模式。第一动作模式在组合序号TM为0～5中任何一个的情况下，也是通常检查模式。另外，第二动作模式，在组合序号TM为0，1，2，3，4，5的情况下，分别是激活单一宏模式、同时激活2个宏模式、同时激活3个宏模式、同时激活4个宏模式、同时激活6个宏模式、同时激活12个宏模式。控制部30根据第一动作模式和第二动作模式的组合，决定半导体装置100整体的动作模式。半导体装置100整体的动作模式在组合序号TM为0，1，2，3，4，5的情况下，分别是动作模式A，B，C，D，E，F。

例如，组合序号TM为2时，第一动作模式为通常检查模式、第二动作模式为同时激活3个宏模式、而半导体装置100整体的动作模式为动作模式C。在这种情况下，在存储器宏选择地址信号I3A中包含的信号AD14～AD17的信号全部为“L”时，正规激活宏选择信号SBA包含的信号中，成为“H”的信号是信号BSEL0和MSEL0。此时，根据图9，存储器宏10成为正规激活存储器宏。

另外，同时激活宏选择信号SBB包含的信号中，成为“H”的信号是信号M_BSEL0、M_BSEL1、M_BSEL2和M_MSEL0。此时，根据图9，10、14、18三个存储器宏成为同时激活存储器宏。由于作为同时激活存储器宏被选择，且没有作为正规激活存储器宏被选择的存储器宏是无效激活存储器宏，此时，存储器宏14、18成为无效激活存储器宏。

图10表示图1的第一存储器宏控制电路32的简易检查模式时的逻辑图表。图10的逻辑图表与图7的逻辑图表中的组合序号TM为8～13的情况对应。图10中，检查模式指定信号CMPT被固定为“H”。而且，检查模式固定信号BISTMODE被固定为“L”。图10，与图8一样，表示相对于检查模式指定信号CMPT、第二动作模式控制信号I2，以及存储器宏选择地址信号I3A的逻辑组合，宏选择信号SB以及存储器宏10～21的状态。

图10中，对每个组合序号TM，都记载了作为半导体装置100整体的动作模式、第一动作模式，以及第二动作模式。第一动作模式在组合序号TM为8的情况下是通常检查模式，而在组合序号TM为9～13的情况下是简易检查模式。另外，第二动作模式，在组合序号TM为8，9，10，11，12，13的情况下，分别是激活单一宏模式、同时激活2个宏模式、同时激活3个宏模式、同时激活4个宏模式、同时激活6个宏模式、同时激活12个宏模式。控制部30根据第一动作模式和第二动作模式的组合，决定半导体装置100整体的动作模式。半导体装置100整体的动作模式在组合序号TM为8，9，10，11，12，13的情况下，分别是动作模式A，G，H，I，J，K。

例如，组合序号TM为11时，第一动作模式为简易检查模式、第二动作模式为同时激活4个宏模式、而作为半导体装置100整体的动作模式为动作模式I。在这种情况下，包含在存储器宏选择地址信号I3A的信号AD14、AD15的信号都为“L”时，正规激活宏选择信号SBA包含的信号中，成为“H”的信号是信号BSEL0和MSEL0、MSEL1、MSEL2以及MSEL3。此时，根据图9，存储器宏10、11、12、13成为正规激活存储器宏。信号AD16，AD17为任何电平时都相同。

另外，同时激活宏选择信号SBB包含的信号中，成为“H”的信号是信号M_BSEL0、M_MSEL0、M_MSEL1、M_MSEL2和M_MSEL3。此时，根据图9，四个存储器宏10、11、12、13成为同时激活存储器宏。此时，不存在无效激活存储器宏，且全部的同时激活存储器宏都成为正规激活存储器宏。

在多个存储器宏同时成为正规激活存储器宏的简易检查模式下，控制部30不使用构成存储器宏选择地址信号I3A的信号AD14～AD17中的一部分(换言之，使其无效)，而生成宏选择信号SB，并据此选择存储器宏，且控制其动作模式。

即，控制部30，在作为同时激活2个宏模式的动作模式G下不使用信号AD17；在作为同时激活3个宏模式的动作模式H、和作为同时激活4个宏模式的动作模式I下不使用信号AD17和AD16；在作为同时激活模式6个宏的动作模式J下不使用信号AD17、AD16和AD15；在作为同时激活12个宏模式的动作模式K下不使用信号AD17、AD16、AD15和AD14的全部。

这样，随着同时被激活的存储器宏的数量增多，不使用的信号也会增多。控制部30，从存储器宏选择地址信号I3A的最上位信号开始依次选择信号，并基于没被选择的信号，生成宏选择信号SB，并根此选择被激活的存储器宏。

图11表示图1的输出数据传输部的结构例电路图。第一数据输出电路44具备：NMOS晶体管44A、44B；和作为第1一致判断电路的、且输出被反相的EXOR门(异或电路)44C。第二数据输出电路42具备：作为第2一致判断电路的、且输出被反相的EXOR门42A、42B；和作为第二逻辑与电路的NAND门42C。

输出数据传输部选择对应的激活模式控制信号为“L”的存储器宏，并基于从被选择的存储器宏中读取的数据，求得输出数据DOUT。

即，存储器宏10在正规激活模式下动作时，由于对应的激活模式控制信号C0为“L”，因此，从存储器宏10读取的数据将作为输出D0，传输到EXOR门44C。另一方面，存储器宏10在无效激活模式下动作时，或是在非激活时，由于激活模式控制信号C0为“H”，因此，NMOS晶体管44A将存储器宏10的输出D0置为“L”。即，从存储器宏10读取的数据，不被EXOR门44C使用。关于其他的存储器宏11～21，也是一样的。

从而，数据输出电路44在存储器宏10、11中任何一个在正规激活模式下都不动作时，将输出“H”传输给AND门51；在存储器宏10、11中的只有一方在正规激活模式下动作时将在正规激活模式下动作的存储器宏的输出反相后传输给AND门51；而在存储器宏10、11的双方都在正规激活模式下动作时，如果存储器宏10、11分别的输出D0、D1一致则将输出“H”，如果不一致则将输出“L”，传输给AND门51。

数据输出电路45～49也和数据输出电路44同样构成，并根据对应的激活模式控制信号以及存储器宏的输出，进行同样的动作，并将输出传输给AND门51～53。

数据输出电路42判断AND门51～53输出的三个信号的逻辑状态是否一致，并输出其结果。即，AND门51、53的输出分别传输给EXOR门42A、42B，而AND门52的输出传输给EXOR门42A、42B。NAND门42C将EXOR门42A、42B的输出进行逻辑与，并作为输出数据DOUT输出。

这样，在通常检查模式中，由于图1的输出数据传输部，基于从在正规激活模式下动作的一个存储器宏中读取的数据，求得DOUT，并进行输出，因此，可以对每个存储器宏是否合格，进行判断。

另外，简易检查模式情况下，由于输出数据传输部能将从在正规激活模式下动作的多个存储器宏中读取的数据是否全部一致的数据作为输出数据DOUT求得，并进行输出，因此，可以判断在正规激活模式下动作的存储器宏是否全部都正常。

如上所述，由于通过图1的半导体装置，可以对被选择的多个存储器宏同时进行激活，并能进行老化、合格品筛选等工序，因此，与对每个存储器宏依次逐一激活的情况相比，能缩短用于检查等所需要的时间。

(产业上利用的可能性)

有关本发明的半导体装置，由于可以谋求减少检查等所需要的时间，因此，作为具备多个分别包括多个存储单元的存储器宏的半导体装置等，是有用的。

Claims

1. 一种半导体装置，其特征在于，包括：

多个存储器宏，其分别具有多个存储单元，根据相应的激活宏选择信号激活，且在与相应的激活模式控制信号所对应的激活模式下动作；和

控制部，为同时激活所述多个存储器宏中的任意多个存储器宏，而根据输入的动作模式控制信号，生成分别对应于所述多个存储器宏的激活宏选择信号以及激活模式控制信号，并进行输出。

2. 根据权利要求1所述的半导体装置，其特征在于，所述控制部，根据所述动作模式控制信号，决定该半导体装置的检查模式作为第一动作模式。

3. 根据权利要求1所述的半导体装置，其特征在于，所述控制部，根据所述动作模式控制信号，决定与在所述多个存储器宏中同时被激活的存储器宏的数量对应的动作模式，作为第二动作模式。

4. 根据权利要求1所述的半导体装置，其特征在于，所述控制部，当所述同时被激活的存储器宏在同一激活模式下被激活时，在构成用于选择存储器宏的存储器宏选择地址信号的信号中，根据从最上位的信号依次被选择的、且与所述同时被激活的存储器宏的数量对应的数量的信号以外的信号，选择所述同时被激活的存储器宏。

5. 根据权利要求1所述的半导体装置，其特征在于，

作为所述动作模式控制信号，向所述控制部输入：表示检查模式的第一动作模式控制信号、和表示应同时被激活的存储器宏的数量的第二动作模式控制信号；

所述控制部，

根据所述第一动作模式控制信号，决定该半导体装置的检查模式作为第一动作模式；

根据所述第二动作模式控制信号，决定对应于所述多个存储器宏中同时被激活的存储器宏的数量的动作模式，作为第二动作模式；并且

通过对所述第一及第二动作模式的组合，决定作为该半导体装置整体的动作模式。

6. 根据权利要求5所述的半导体装置，其特征在于，在所述第一和第二动作模式控制信号表示的逻辑组合中，多个组合作为所述半导体装置整体的动作模式，对应于规定的标准动作模式。

7. 根据权利要求6所述的半导体装置，其特征在于，所述标准动作模式是该半导体装置的通常使用时的动作模式。

8. 根据权利要求5所述的半导体装置，其特征在于，还包括输出数据传输部，其基于从所述多个存储器宏中的任何一个读取的数据，求得对应于所述第一动作模式的输出数据，并进行输出。

9. 根据权利要求8所述的半导体装置，其特征在于，所述输出数据传输部，根据所述第一动作模式，同时基于表示从所述多个存储器宏中的任何多个存储器宏读取的数据是否全部一致的数据、或者从所述多个存储器宏中的一个存储器宏读取的数据，求得所述输出数据。

10. 根据权利要求9所述的半导体装置，其特征在于，所述数据传输部具备多级对分别输入的数据判断是否一致的一致判断电路。

11. 根据权利要求10所述的半导体装置，其特征在于，

所述输出数据传输部，具备多个第1一致判断电路和多个第2一致判断电路作为所述一致判断电路，并且还具备多个第一逻辑与电路和第二逻辑与电路；

所述第1一致判断电路分别判断在所述多个存储器宏中相应的多个存储器宏输出的数据是否一致，并输出其结果；

所述第一逻辑与电路分别将在所述多个第1一致判断电路中相应的多个第1一致判断电路的输出进行逻辑与，并输出；

所述第2一致判断电路分别判断在所述多个第一逻辑与电路中相应的多个第一逻辑与电路的输出是否一致，并输出其结果；

所述第二逻辑与电路将所述多个第2一致判断电路的输出进行逻辑与，并作为所述输出数据输出。

12. 根据权利要求11所述的半导体装置，其特征在于，所述第1一致判断电路，根据各存储器宏对应的激活模式控制信号，采用所述多个存储器宏中对应于该第1一致判断电路的存储器宏的各自输出。

13. 根据权利要求9所述的半导体装置，其特征在于，所述输出数据传输部，基于从所述多个存储器宏中根据分别对应的所述激活模式控制信号所选择的存储器宏中读取的数据，求得所述输出数据。

14. 根据权利要求9所述的半导体装置，其特征在于，

所述输出数据传输部具备数据输出电路，其判断3个以上的信号的逻辑状态是否一致，并输出其结果；

所述数据输出电路具有多个2输入一致判断电路，其分别判断两个信号的逻辑状态是否一致，并输出其结果；

向所述多个2输入一致判断电路中的两个，输入相同逻辑状态的信号。

15. 根据权利要求14所述的半导体装置，其特征在于，所述2输入一致判断电路是异或电路。