CN1246198A - 半导体集成电路器件 - Google Patents

Abstract

一个存储器宏(MM),它是下列功能模块的组合:例如一个主放大器模块(13),每个存储器体都独立工作的存储器体模块(11),一个电源电路(14)等。存储器宏(MM)的存储容量可以很简单地通过改变存储器体模块(11)的数量来从大容量变到小容量。在存储器宏(MM)的存储器体模块(11)中的控制电路(BKCONTH)有一个附加的地址比较功能(COMP)。因此,能够高速地访问同一页而不用任何存储器宏(MM)外部的控制电路。另外,还提供了具有例如存储器访问顺序控制功能的模块(17),并且,当进行存储器访问时,在输入/输出地址或数据的同时产生一个标识信息(ID)。因此,通过用ID来校验数据和地址之间的一致性以及控制存储器访问顺序从而改变地址输入顺序和数据输出顺序,可以实现高速的存储器访问。

Description

半导体集成电路器件

技术领域

本发明涉及一种包括例如DRAM(动态随机存储器)器件等高集成度存储器的半导体集成电路器件，特别涉及一种适用于高集成度存储器快速存取的有效技术。

技术背景

近年来，随着半导体制造技术的进步，LSI(大规模集成电路)器件的高度集成化已经成为可能。这也使得有可能将大容量存储器和大规模逻辑电路一起集成在一个半导体芯片上。就这种半导体芯片而言，很容易增加I/O数据线的数量，从而提高存储器和大规模逻辑电路之间的数据流量。这也使得有可能大大降低数据I/O操作的功耗，而且传送数据比在半导体芯片外部提供I/O引线驱动的情况下更快。因此，这种半导体芯片的优点可望在今后越来越多地加以利用。

有一种将大容量存储器、大规模逻辑电路和高速运行的高速缓冲存储器集成在一起的半导体芯片，这种半导体芯片试图采用高速缓冲存储器来减少大容量存储器和大规模逻辑电路之间的工作速度差。例如，在“Toru Shimizu.等，“A Multimedia 32b RISC Microprocessorwith 16Mb DRAM”，1966IEEE International Solid-State CircuitsConference.Digest of Technical Papers pp.216-217(下文作为现有技术例1)”中描述了这样的半导体芯片。根据这个现有技术例1，一个32-位微处理器、2MB DRAM、和2KB高速缓冲存储器通过128-bit宽的内部总线互相连接。在传送128-位数据时，在微处理器和DRAM之间的操作在五个周期内结束，而在微处理器和高速缓冲存储器之间的操作在一个周期内结束。因此，在高速缓冲存储器命中时，数据传输周期数可减到1/5。

技术方案

例如，对于采用现有技术1所实现的组装在半导体芯片上的一个存储器，如连续读出功能、高速缓冲存储功能、存取控制功能等各种功能都是必不可少的。半导体芯片的容量也必须根据半导体芯片如何使用而改变。然而，大容量存储器和高速缓冲存储器在高速操作要求的区域都分别采用模拟电路。因此，当存储器的功能和容量要改变(即使是很小的变化)时，存储器本身的设计必须作很大的修改。

而且，在采用现有技术1做成的半导体芯片的情况下，缩短技术规划决策和产品完成之间的TAT(转化时间)是很重要的。因此，为满足这个要求，增强功能、易于改变容量和缩短TAT这三点要求必须同时达到。

另外，当高速缓冲存储器在这样的半导体芯片上用作高速存储器存取时，出现了下面的问题。当高速缓冲存储器命中时，高速存储器存取是有保障的。一旦不能命中，则存取主存储器，要花较长的时间，这将使CPU(中心处理单元)的工作受到很大限制。

一般来说，如果在DRAM的单一页中存取连续地址，DRAM可以被相当快地存取。但如果在不同的另一页中存取(出现页面错误)，由于在这种情况下不可避免的目标地址的预充电等原因而使存取变慢。为解决这个问题而提出了采用多重备用结构的方法，因而回避了这种DRAM页面错误。这个方法是本申请的几位发明者在以前的申请(Japanese Patent No.08-301538(filed on November 13,1996))中提出的。

然而，上述以前申请中提出的方法在随机存储器存取时不能避免这种页面错误。

在这种情况下，本发明的一个目标就是要使设计具有各种功能和可变容量的存储器宏更加容易，集成在象微处理器和图象处理器那样的大规模逻辑电路中。

本发明的另一个目标就是要提供一种能易于与微处理器和图象处理器那样的大规模逻辑电路接口的存储器。

本发明还有另一个目标就是要提供能够减少如页面错误等损失的存储器。

本发明上述的、其他和进一步的目标以及新特性将在本申请的描述和附图中清晰可见。

下面对本申请中揭示的本发明的某些代表性条款作简要说明。

为构成一个组装在半导体集成电路器件(芯片)内的存储器宏(MM)，要配备一个数据库(1)。该数据库(1)包含如存储体模块(10，11和12)，主放大器模块(13)，电源模块(14)，控制器模块(15)等这样一些功能块。为数据库(1)配备的每个功能块的构成要使得当该功能块紧邻其他单元放置时，其电源线和信号线能自动对接。这样，仅通过改变功能块的型号和数目分别构成大容量存储器和高速缓冲存储器，就有可能容易设计出具有各种功能和可变容量的存储器宏。

存储体模块(11)中的控制器(BKCONTH)配有地址比较功能(COMP)，由此而构成存储器宏(MM3)。这便有可能构成一种当对单页存取时无须在存储宏本身以外提供任何控制器而能高速存取存储器宏。

存储宏(MM4)是由许多存储器体模块(11)和一个用来控制存储体模块的控制器(17)组成。控制器模块(17)的组成要通过给每个地址和数据附加一个ID(识别字)使之互相对应来管理地址和数据。这便有可能改变地址输入次序和数据输出次序，甚至当出现页面错误而使地址在对应的数据之后进入时能更早地输出早期准备数据，使存储器存取变得更快。

附图简要描述

图1 是存储宏的结构及存储宏如何组成。

图2 是DRAM存储体模块的结构。

图3 是DRAM存储体模块控制器的结构。

图4 展示DRAM存储体模块工作波形

图5 是DRAM存储体模块和SRAM存储体模块间连接的例子。

图6 是高速缓冲存储器存储体模块的结构。

图7 是一个包含在高速缓冲存储器存储体模块中的命中/错误判断电路和控制电路的方块图。

图8 展示在操作判断为命中时高速缓冲存储器存储体模块的工作波形。

图9 展示在操作判断是错误时高速缓冲存储器存储体模块的工作波形。

图10 是主放大器模块的方块图。

图11 是电源电路模块的方块图。

图12 是写数据缓冲模块和主放大器模块之间的连接例子。

图13 是采用DRAM存储体模块的存储宏(第一个存储宏实例)的方块图。

图14 是存储体控制电路模块的方块图。

图15 展示存储宏第一实例的波形。

图16 展示存储宏第一地址分配的例子。

图17 展示采用SRAM存储体模块的存储宏(第二个存储宏实例)的工作波形。

图18 是采用高速缓冲存储器存储体模块的存储宏(第三个存储宏实例)的方块图。

图19 是高速缓冲存储器控制器的方块图。

图20 展示第三个实例中存储宏的工作波形。

图21 展示第三个实例中存储宏的地址分配例子。

图22 展示第三个实例中存储宏的执行时间。

图23 是配有带ID存取次序控制器的存储宏(第四个实例)方块图。

图24 是带ID的存取次序控制器的方块图。

图25 展示第三个实例中存储宏的工作波形。

图26 展示第三个存储宏实例中高速缓冲存储器存储体模块的工作波形。

图27 是另一个实例中带ID存取次序控制器的方块图。

图28 是当地址信号ADDIN进入时发出地址ID信号AID数据流的流程图。

图29 是当数据输出时发出数据ID信号DID数据流的流程图。

图30 是表格MM-TABLE的方块图。

图31 是多处理器系统的方块图。

图32 是当地址信号ADDIN进入时发出地址ID信号AID数据流的流程图。

图33 是数据输出时发出数据ID信号DID数据流的流程图。

图34 是表格M-TABLE的方块图。

图35 是采用地址ID信号控制处理器的流程图。

图36 是采用数据ID信号控制处理器的流程图。

图37 是表格CPU-TABLE的方块图。

实现本发明的最佳模式

(存储宏的构造及怎样构成宏)

图1表示本发明存储宏的结构以及怎样组成这个存储宏。一个中心处理单元CPU(大规模逻辑电路的例子)和存储宏MM(大容量存储器的例子)集成在半导体基片(即芯片)上形成的半导体集成电路器件CHIP上。该半导体集成电路器件CHIP采用例如CMOS(互补金属氧化物半导体)工艺技术制造并采用树脂压模等技术进行塑料包封。按照类似这种芯片的与存储宏MM集成的逻辑电路的大小和型号，存储宏MM所需要的容量和速度变化很大，但存储宏MM的设计必须迅速完成。

用来构成存储宏MM的数据库1装有实现各种功能的功能块(模块)。换言之，在数据库1中集成了多种功能块，包括：采用分别由一个晶体管和一个电容构成的DRAM(动态随机存储器)存储单元的DRAM存储体模块10；用DRAM存储体模块10构成而具有命中/出错判断功能的高速缓冲存储存储体模块11；采用分别由四个或六个晶体管构成的SRAM(静态随机存储器)存储单元的SRAM存储体模块12；用来在存储体(DRAM存储体10、高速缓冲存储存储体11、SRAM存储体12等)与存储宏MM外部器件间交换数据的主放大器模块13；用来对组成存储宏MM的每个模块供电的电源电路模块14；存储体控制模块15；高速缓冲存储器控制模块16；带ID的存取顺序控制模块17；写数据缓冲模块18，等。

这些功能块并列放置，使所需的电源线和信号线以及这些功能块的数据输入/输出线自动连接。

由于数据库1按如上所述制备，因而容量和功能分别改变的存储宏MM可以很快构成。

此外，既不需要修改任何存储器存取请求器件，也无需重新设计任何接口电路，因为在目标存储宏中制备了用于存储器与存储器存取请求装置之间的接口电路。存储宏中包含的存储器有，例如，存储体控制模块15，高速缓存控制器模块16，带ID的存取顺序控制模块17，写数据缓冲模块18等。

因此，为组成这种具有预定功能的的存储宏MM，仅需从数据库1中选择所需的功能块并合理布局这些功能块。下面将简单介绍图1所示的每个存储宏MM1，MM2，MM3和MM4。

(1) 存储宏MM1

存储宏MM1包括分别从数据库1选取的DRAM存储体模块10，主放大器模块13，电源电路模块14，存储体控制模块15和写数据缓冲模块18。这些功能块设计成当它们并列放置时便按需要自动连线。所以，如果这些功能块按如图1所示布局，采用DRAM的存储宏MM1很容易形成。

例如，DRAM存储体模块10、主放大器模块13和电源电路模块14的电源线对它们的功能块都是通用的，所以当它们按图1所示预定的合理放置时，这些功能块的电源线可自动连接。

这些功能块的输入/输出数据线也分别通过安置在预定位置上以便于连接的全局位线GBL(也称之为公共位线或公共数据线)相连。这种线连接将在下面作更详细的描说明。

由于这种布线位置的通用性使得更易于增加或修改每个功能块，也易于改变(例如)存储器的容量。在图1中，如果用在存储宏MM1的DRAM存储体模块10的存储容量是256K位，则存储宏MM10的总容量是1M位。因此，如果需要2M位容量的存储宏，则存储宏可以由8个DRAM存储体模块10组成。如果目标存储宏仅需要512K位的存储容量，则只需用2个DRAM存储体模块10。

存储宏MM1包含三种类型的模块(DRAM存储体模块10，电源电路模块14和主放大器模块13)这样的方式，因而这种存储宏MM1的结构可以变小，因而其存储容量很容易改变。这样的存储宏结构将适合于大容量、小面积的存储器。

(2) 存储宏MM2

  存储宏MM2包括分别从数据库1选取的DRAM存储体模块10，SRAM存储体模块12，

主放大器模块13，电源电路模块14，存储体控制模块15和写数据缓冲模块18。

由于SRAM存储体模块12操作速度快，便有可能采用SRAM存储体模块12组成具有高速缓冲功能的大容量存储器。既然存取比较快的SRAM区域和存取比较慢的DRAM区域集成在不同的地址区，则SRAM区域构成高速存取的所谓高速缓冲存储器功能。如果要增加存储容量，只需增加DRAM存储体模块10的数目。如果要减小高速缓冲存储器容量而要减小芯片面积时，仅需将2个SRAM存储体模块12减为1个即可。存储宏MM2具有这种高速缓冲存储功能，并很容易改变高速缓冲存储容量。

(3) 存储宏MM3

存储宏MM3是一种配有高速缓冲存储功能的存储宏。存储宏MM3包括分别从数据库1选取的高速缓冲存储存储体模块11，主放大器模块13，电源电路模块14，高速缓冲存储控制模块16和写数据缓冲模块18。

存储宏MM3利用高速缓冲存储控制模块16来控制高速缓冲存储模块11，从而实现高速缓冲存储功能。换言之，当数据位于同一字线(同页)时，这些数据可以快速存取。

就象DRAM存储体模块10一样，高速缓冲存储体模块11是采用DRAM存储单元的存储体模块。于是高速缓冲存储体模块11可以说是一种配有并存于其存储体中的命中/错误判断电路的DRAM存储模块，并采用灵敏放大器模块SA作为高速缓冲存储器。由于这个并存于其存储体中的命中/错误判断电路，可使高速缓冲存储控制模块16尺寸减小。因此，这种高速缓冲存储存体模块11特别适合于高速缓冲存储功能是必不可少的小容量存储宏。与包括DRAM存储体模块10和SRAM存储体模块12的存储宏MM2相比，这种具有高速缓冲存储功能的存储宏MM3可以在一个更小的芯片面积上形成。于是具有这种高速缓冲存储功能的存储宏MM3很适合于与新设计的运算电路集成，从而避免了现存具有高速缓冲存储功能的系统在芯片上的集成。

(4) 存储宏MM4

这种存储宏MM4配有高速缓冲存储功能，并包括分别从数据库1选取的高速缓冲存储存储体模块11，主放大器模块13，电源电路模块14，带ID存取顺序控制模块17和写数据缓冲模块18。

这种存储宏MM4为每个进入的地址发出识别信息ID，以便这个ID与相应的数据一起输出。通过接收ID，中心处理单元CPU便可知道接收地址和数据之间的对应关系。这一该处理过程将在后面详细介绍。存储宏MM4改变地址输入顺序和数据输出顺序，使先处理的数据先输出。这种处理使得即使在高速缓冲出现命中错误(当在同一线上没有找到数据)时也能有效地传输数据。

如以上对存储宏MM1，MM2，MM3和MM4所述，通过组合按预定应用目标配备在构成数据库1的存储宏中的各种功能块，以及改变这些功能块的数量，就能够组成具有各种预定功能和预定容量的存储宏。还可以在数据库1中配备除上述功能以外的各种功能块。下面详细说明组成这种存储宏的某些代表性的功能块。

《DRAM存储体模块》

图2所示为这种DRAM存储体模块10的方块图。DRAM存储体模块10包括存储单元阵列CA，灵敏放大器块SA，Y译码器YD，X译码器AD，控制器BKCONT，电源线接口PL，字线WD以及全局位线GBL。

存储单元阵列CA包括多条字线WD，多条位线对以及位于这些字线和位线对的每个交叉点的多个动态存储单元(DRAM存储单元)。每个存储单元包括一个晶体管和一个电容。每一位线对都连接到灵敏放大器模块SA上。

尽管没有在图2中表示出来，灵敏放大器模块SA包括一个用来将每一位线对的电压减到半电源电压的预充电电路，一个用来补偿位线对中电位的补偿电路，以及用来分别放大位线对电位的灵敏放大器。

尽管没有在图2中表示出来，Y译码器包括用来选择灵敏放大器块SA输出的列开关(Y开关)和产生控制列开关选择信号的译码电路。译码电路接收一部分(Y地址)地址信号ADD。

X译码器AD接收一部分(X地址)地址信号ADD，经过译码后用来选择字线WD。

图3为控制器BKCONT的方块图。控制器BKCONT包括时序发生电路TIM，X-向控制电路XCONT和Y-向控制电路YCONT。控制信号CBANK包括时钟信号CLK，存储体选择信号BS，读/写选择信号RW，再生请求信号REF等等。时序产生电路TIM接收时钟信号CLK、存储体选择信号BS、读/写选择信号RW等等，由此产生X-向控制电路XCONT和Y-向控制电路YCONT所需的时序信号。时序产生电路TIM也产生准备信号RDY，用来通知每个外部器件：数据正准备读/写或再生周期已结束。X-向和Y-向控制电路XCONT和YCONT的构成使之分别产生DRAM存储体模块10内部运行所需的控制信号XSIG和YSIG。

至少，要安排某些与电源线接口相连的电源线和全局位线GBL使之通过存储单元阵列CA。

图4是用来从DRAM存储体模块10读取存于预定存储单元中的数据的时序图。将地址信号ADD和控制信号CBANK译码，通过地址线ADD从外部进入的地址由X译码器译码，当数据从目标存储体读出时则选中一条字线WD(设置为“高”电平)。对于存储单元阵列CA内的DRAM存储单元，其信号从字线WD选定的存储单元中读出，然后通过在灵敏放大器模块SA内选取的预定灵敏放大器放大并保持。另外，将准备信号RDY置为“高”电平。对于在灵敏放大器模块SA内选取的灵敏放大器的数据读取，由Y译码器YD选择的数据从DRAM存储体模块10通过全局位线GBL输出到外部。

数据的写入也以同样的方式进行。从存储体外的器件进入的信号经过全局位线GBL传送到灵敏放大器模块SA，然后对应于输入地址的字线WD被驱动，使数据写入目标存储单元。

对于在灵敏放大器模块SA内被选中而从由选择位线WD激活的存储单元中保持数据读取的灵敏放大器，将数据写入存储单元也如图4所示的读取操作那样进行。通过全局位线GBL得到的写数据随后传送到由Y译码器选中的预定灵敏放大器，由此而将数据写入相应的存储单元。

控制器BKCONT按照接收的信号通过控制信号线CBANK来控制这一系列的上述操作。

供输入/输出数据的全局位线GBL布置在预定位置，使之与紧邻的另一DRAM存储体模块10和另一主放大器模块13自动相连。

电源线接口PL布置在一预定位置，以便对存储体中预定电路以及与其紧邻的其他功能模块提供外部电源。由于全局位线GBL和电源线接口PL以这种方式布局供所有功能模块共用，当它们正好紧邻放置时，功能模块便可自动连线。这使得迅速构成存储宏成为可能。

尤其，既然DRAM存储单元用于DRAM存储体模块10，因而这种功能模块的标准化布局使得有可能减少大容量存储器的芯片面积。特别是当运算电路和存储电路集成在芯片上时，这种使用集成特性极佳的DRAM存储单元的DRAM存储体模块10将是最合适的，因为在这种情况下，增加芯片面积是不可避免的。

《SRAM存储体模块》

SRAM存储体模块12可按DRAM存储体模块10同样的方法构成。然而，在这种SRAM存储体模块12的情况下，SRAM存储单元用作存储单元阵列CA。一个SRAM存储单元包含四个或六个晶体管。由于每个存储单元都可自驱动，故灵敏放大器块SA中的灵敏放大器都可省略。另外，由于DRAM存储体模块10和SRAM存储体模块12之间每个存储单元的大小不同，很难将存储体模块10和12两者的布局在公共全局位线GBL之间按直线对齐。然而，若将SRAM存储单元SMC在公共全局位线GBL之间排成直线，这个问题就可以避免。图5给出DRAM存储体模块10和SRAM存储体模块12之间这样连接的例子。

在图5所示DRAM存储体模块10中仅展示了存储单元阵列CA，灵敏放大器模块SA以及Y开关YSW。存储单元阵列CA包括多条字线WL，多对位线对DL和DLB，以及分别位于这些字线和位线对的每个交叉点上的DRAM存储单元DMC。为每一对位线对DL和DLB提供一个灵敏放大器模块SA。为每四对位线对DL和DLB相应放置一对全局位线对GBL和GBLB。换言之，Y开关YSW使之有可能选择性地将四对位线对DL和DLB中的一对与一对全局位线对GBL和GBLB相连。从四根信号线来控制这种Y开关YSW的信号从Y译码器YD输出。

在图5所示SRAM存储体模块12中仅展示了存储单元阵列CA，灵敏放大器模块SA以及Y开关YSW。存储单元阵列CA包括多条字线WL，多对位线DL和DLB以及分别位于这些字线和位线对的每个交叉点的SRAM存储单元SMC。为每一位线对DL和DLB提供一灵敏放大器模块SSA。这些灵敏放大器块SSA是可以省略的。为两对位线对DL和DLB相应放置一对全局位线对GBL和GBLB。换言之，Y开关YSW使之有可能选择性地将两对位线对DL和DLB中的一对与一对全局位线对GBL和GBLB相连。从两条信号线来控制这样的Y开关YSW的信号从Y译码器YD输出。

如图5所示，在SRAM存储体模块12中与全局位线对GBL和GBLB相连的位线对DL和DLB的数目少于DRAM存储体模块10中的数目。于是，调整模块10和12的这一数目差，使得采用大存储单元的SRAM存储体模块12能与DRAM存储体模块10以相同的间距与全局位线对GBL和GBLB相连。

尽管存储体模块10和12两者的存储容量相同，但SRAM存储体模块12所需的芯片面积比DRAM存储体模块10的要大。然而，SRAM存储体模块12的运行速度则比DRAM模块10要快。如果SRAM存储体模块12的容量减小(例如，其容量减到1/4)，所需芯片面积变得几乎与DRAM存储体模块10相同。所以，当用来构成存储宏时，如果认为目标存储宏的运行速度最重要，或者如果要用存储宏作高速缓冲存储器，则采用SRAM存储体模块12的效果将更加明显。

《高速缓冲存储存储体模块》

图6所示为这种高速缓冲存储体模块11的方块图。这种高速缓冲存储体模块11包括存储单元阵列CA，灵敏放大器模块SA，Y译码器YD，X译码器AD，控制器BKCONT，电源线接口PL，字线WL，全局位线GBL和命中/错误判断电路HM。除了命中/错误判断电路HM和控制器BKCONT外，高速缓冲存储体模块11的各项结构与DRAM存储体模块10相同。

图7所示命中/错误判断电路HM和控制器BKCONT的方块图。命中/错误判断电路HM包括用来保存最终存取地址的寄存器REG和用来将新进入的地址和保存在寄存器REG中的地址进行比较的比较器COMP。控制器BKCONT包括时序产生电路TIME，X-向控制电路XCONT和Y-向控制电路YCONT。控制信号CBANKH包括时钟信号CLK，存储体选择信号BS，读/写选择信号RW，再生请求信号REFS，再生中断信号REFE，忙碌信号BSY等。时序产生电路TIME接收时钟信号CLK、存储体选择信号BS、读/写选择信号RW、再生请求信号REFS、忙碌信号BSY等，从而产生X-向和Y-向控制电路XCONT和YCONT所需的时序信号。时序产生电路TIME还产生准备信号RDY来通知外部器件-数据准备读/写或再生周期结束。X-向和Y-向的控制电路XCONT和YCONT分别构成，以便产生高速缓冲存储存储体模块11内部运行所需的控制信号XSIG和YSIG。

下面来说明命中/错误判断电路HM和控制器BKCONTH。将存储体选择信号BS输进时序产生电路TIME，该时序产生电路TIME判断目标存储体是否被选中，并根据判断结果将控制信号HMAC设置在预定状态。如果判断存储体被选中，控制信号HMAC便激活比较器COMP。将一地址ADD输进比较器COMP和寄存器REG。寄存器REG则将其本身保存的最后存取地址输出到比较器COMP中。如果判断存储体没有被选中，控制信号HMAC将不激活比较器COMP。于是，该地址ADD不进入比较器COMP和寄存器REG。

比较器COMP对新老地址进行比较。如果新地址和老X地址匹配，这就判断是一次命中，将该命中信号HIT设置为“高”电平。如果新、老X、Y地址以此方式匹配，则将命中信号HITC设置为“高”电平。于是，进入寄存器REG的新地址便得以保存，直到确认下一地址进入并在比较器中进行比较。保存的地址要用于下一次命中判断。

如果命中信号HIT处于“高”  电平，控制器BKCONTH执行非正常存取。控制器BKCONTH将准备信号RDY设置为“高”电平，并将保持在灵敏放大器模块SA中的数据输出到目标全局位线GBL。此时，控制器BKCONTH只选一个相应于Y地址的地址。然后，Y-向控制电路YCONT激活Y译码器YD，使保存在灵敏放大器模块SA中的数据输出到目标全局位线GBL。如果用来指示对另一存储体的前一次存储过程尚未结束的忙碌信号BSY处于“高”电平，则保存在灵敏放大器模块SA中的数据就不会输出到目标全局位线GBL。

如果从命中判断电路HM输出的命中信号HITC处于“高”电平，则该控制器BKCONT执行非正常存取。控制器BKCONTH将准备信号RDY设置到“高”电平，并将由主放大器MA保持的数据输出到数据输入/输出线MAOUT。如果用来指示对另一存储单元的前一次存储过程未结束的忙碌信号BSY处于“高”电平，则保存在主放大器模块中的数据就不会输出到数据输入/输出线MAOUT。

如果新老地址不匹配，就判断为一次出错，并将命中信号HIT设置为“低”电平，

控制器BKCONTH则正常地对存储器进行存取。换言之，最后存取的字线不起作用，目标位线被预充电。于是，一条新字线被激活，以便控制器BKCONTH对目标存储器进行存取。如果数据是由对应的灵敏放大模块SA读出，准备信号RDY设置为“高”电平。

下面要说明储存在预定存储单元内的数据通常从高速缓冲存储体模块11读出的情况(例如预定存储单元再生后发出第一次存取请求的情况)。如果数据是从图4所示的类似于DRAM存储体模块10的目标存储体中读出的，通过地址信号线ADD从外部进入的地址由地址译码器AD译码，则一条字线WD被选中。此后，读出并放大在存储单元阵列CA中由字线WD选中的DRAM存储单元的信号，随后由灵敏放大器模块SA保存。此时，准备信号RDY设置为“高”。

然后，Y译码器YD选择某些由灵敏放大器模块SA保存的数据，并通过全局位线GBL将所选的数据输出到高速缓冲存储存储体模块11外部提供的器件。

另一方面，数据写入存储单元的过程如下。通过全局位线GBL得到的数据传送到由Y译码器选定的预定灵敏放大器。此次写操作之前，该灵敏放大器保存从由于选择字线WD所激励的存储单元读出的数据。

下面要说明的是采用命中/出错判断功能快速读/写的情况(例如，一种存取再生存储器被存取、然后对该存储器发出存储器存取请求的情况)。如图8所示，经过地址信号线ADD从外部进入的地址写入到X译码器内。该地址也同时进入到命中/出错判断电路HM。命中/出错判断电路HM将新进入的地址与最后进入并保存的地址进行比较。如果此两地址匹配，则命中信号HIT置于“高”。于是，判定由灵敏放大器模块SA按上次进入的地址已读取和保存此目标数据。由灵敏放大器模块SA保存的这些数据便输出到全局位线GBL。如果这两个地址按这种方式匹配，比较结果判断为一次命中，X译码器AD的操作通过控制器BKCONTH取消，这样便不从任何存储单元读数。

同样，写操作执行下述过程。如果新进入的地址与最后进入并保存的地址匹配，此结果判定为一次命中，这意味着相应的预定地址的数据已经由灵敏放大器模块SA保存。因此，从全局位线模块GBL得到的数据传送到由Y译码器YD选中的预定灵敏放大器，没有从由选择字线WL激励的存储单元中读数。

控制器BKCONTH的构成还要将准备信号RDY设置为“高”电平，并给高速缓冲存储体模块14外部的器件输出通知命中的信号。控制器BKCONTH按照通过CBANKH进入的信号来控制这一系列的操作。

如果新地址与老地址不匹配，比较的结果判定为一次出错并使高速缓冲存储功能无效。图9给出这种情况的时序图。如果输进一个地址且与老地址比较判定为出错，则最后存取的字线不会被激活，而连接于目标灵敏放大器模块SA的位线便预充电。此后，对应于新地址的字线被激活，于是灵敏放大器模块SA中选中的灵敏放大器被激活而从预定存储单元读取数据。如果写操作判定为出错，最后存取的字线不再激活，则数据写入预定的存储单元中。

当高速缓冲存储单元模块14以这种方式配备命中/出错判断电路HM时，如果新、老地址之间的比较判定为命中，则出/进存储器的部分读/写操作可以省略以便更快地存取。

用来输入/输出数据的每条全局位线GBL布置在预定的地方，以便与其邻近放置的其他高速缓冲存储存储体模块14和其他主放大器模块13连接。

为存储体的预定电路提供外部电源的电源线接口PL布置在预定位置，以便给与其邻近放置的其他功能模块供电。由于全局位线GBL和电源线接口PL以这种方式设置在每个功能模块的标准位置，当这些模块与其他模块紧邻近放置时，它们能够按需要自动连线。这就有可能快速构成存储宏。如果要组成具有高速缓冲存储功能的小容量存储宏，可以采用高速缓冲存储模块11，从而减小高速缓冲存储控制模块16的尺寸。这就有可能构成更小芯片面积的存储宏。

《主放大器模块》

图10表示这种主放大器模块13的方块图。这种主放大器模块13包括一个主放大器MA，一个控制主放大器MA运行的控制器MACONT，以及电源线接口PL。主放大器MA包括包括一个主放大器/输出电路MA & BUF和写放大器WA。这个主放大器/输出电路MA & BUF包括一个用来将一对全局位线GBL预充电到电源电压的预充电电路；一个用来将全局位线对GBL的电位补偿到同样值的补偿电路，一个用来放大全局位线对GBL的数据的灵敏放大器模块SA，一个用来锁定灵敏放大器模块SA的输出的锁定电路，以及一个用来对数据输入/输出线MAOUT输出数据的输出缓冲电路。写放大器WA包括一个用来从数据输入/输出线MAOUT接收数据的输入缓冲电路(写放大器)，以及其他电路。

在读操作期间通过全局位线GBL从存储体进入的数据由主放大器/输出电路MA & BUF提供的灵敏放大器放大，然后，在锁定电路被锁定，以便输出到存储宏外部提供的器件。当处在写操作时，通过数据输入/输出线MAOUT从存储宏外部提供的器件进入的数据，通过置于写放大器WA中的输入缓冲电路输出到对应的全局位线GBL。

按照控制信号CMAM，如时钟信号CLK，读/写选择信号RW，主放大器控制信号MACS等，控制器MACONT控制这样一系列的操作。

主放大器模块13介于全局位线GBL和与存储宏外部器件相连的输入/输出线MAOUT之间。由于主放大器模块13以这种方式控制目标全局位线GBL，可以构成其存储容量按存储体模块数目的改变而改变的存储宏。

《电源电路模块》

图11表示电源电路模块14的方块图。这个电源电路模块14包括电压产生电路VCHC，电压产生电路VHFC，电压产生电路VBBC等。电压产生电路VCHC产生电压VCH(用作X译码器AD所需的字线电压)，该电压VCH高于由存储宏外部器件馈加的电压VCC。电压产生电路VHFC产生电压VHF(为灵敏放大器模块SA中预充电电路所需电压的1/2)，该电压VCH低于由存储宏外部器件馈加的电压VCC。电压产生电路VBBC产生电压VBB(用作存储器单元阵列中基片的电压(反-偏置电压))，该电压VBB低于由存储宏外部器件馈加的电压VSS(接地电位)。电压VCC，VSS，VCH，VHF和VBB都由电源线接口PL馈送到每个对应的模块。

如果仅采用SRAM存储体模块12，则电源模块14不需要电压产生电路VBBC等，于是它们可以从模块14中省略。

《写数据缓冲模块》

图12给出写数据缓冲模块18和主放大器模块13之间连接的例子。构成写数据缓冲模块18要使储存的写入数据项数目与临时存储体数目相同。例如，写数据缓冲模块18的写缓冲器WB由用来存储四行写数据项的4行、128列的存储器阵列组成。每个存储单元MC包括一个储存元，该储存元由互相连接的二个反向器电路和CMOS传输门(由互相并联的P-沟MOS管和N-沟MOS管组成)的输入输出组成。每一存储单元MC连接到一对位线BWL#i(I=0-3)和数据线IO#j(j=0-127)。为使存储单元面积最小，存储单元MC放置在存储宏MM4的数据输入/输出线MAOUT之间的区域。

《第一存储宏实例》

图13是表示存储宏MM1的方块图，其组成包括存储单元BAK#0，BAK#1，BAK#2和BAK#3(分别含DRAM存储体模块10)，以及主放大器模块13，电源模块14，存储控制模块15和写数据缓冲模块18。功能模块置于邻近这些模块的地方，而且电源线接口PL和全局位线GBL置于这些模块相同的预定位置，以便互相自动连线。

电源模块14中的电源线接口PL0接收来自存储宏外部器件的馈电。每个功能模块(DRAM存储体模块10和主放大器模块13)的馈电在其电压经电源模块14按需要升/降之后都通过电源接口PL提供。当每个DRAM存储体模块10和主放大器模块13安置好后，数据便通过自配置的全局位线GBL输入/输出。

存储器存储体BANK#0，BANK#1，BANK#2和BANK#3通过全局位线GBL从/到主放大器模块13接收/输出数据。主放大器模块13通过数据输入/输出线MAOUT接收/输出数据从/到存储宏MM1。每个存储器存储体BANK#0，BANK#1，BANK#2和BANK#3配有控制器BKCONT，该控制器控制其相应的存储体独立工作。地址信号ADD和控制信号CBANK输进每个存储器存储体。信号CMAN控制主放大器模块13。

图14表示存储体控制器模块15的方块图。这个存储体控制器模块15包括缓冲存储器FIFO、缓冲存储控制器FIFOC、存储体译码器BANKDEC、存储体控制信号发生电路CBANKGEN#i(I=0-3)、再生控制器REFC、主放大器控制信号发生电路CMAMC、准备信号控制器RDYC等。

缓冲存储控制器FIFO配有缓冲地址信号ADDIN的功能，以便复制每个时钟周期内进入的地址信号ADDIN。如果要对另一存储器存储体进行存取，可在每个时钟周期内输进地址信号。但是，如果同一存储体要连续存取或在三个时钟内反复存取，就不可能立即存取存储器存储体了。于是，对应多条总线周期的地址信号ADDIN和读/写选择信号RW便临时储存在缓冲存储器FIFO中。

缓冲存储控制器FIFOC的构成就是用来控制缓冲存储器FIFO的。

存储体译码器BANKDEC的构成是用来确定包含在地址信号ADDIN中的存储体信息，由此决定对哪个存储器存储体发出存取请求。在存储体的准备信号RDY#i(i=0-3)置于“高”以及通知存取过程结束后，存储体译码器BANKDEC再次存取同样的存储器存储体。

构成存储体控制信号产生电路CBANKGEN#i(i=0-3)为的是当下次存取出现时，分别输出对目标存储器存储体的地址信号ADD#i(i=0-3)、控制信号CBANK(存储体选择信号BS#i，RW#i(i=0-3)等)和写缓冲控制信号CWDB#i(i=0-3)。

构成再生控制器REFC是为了将再生请求信号REF#i(i=0-3)输出到每个存储器存储体。当接收到再生请求信号REF#i(i=0-3)时，每个存储器存储体在控制器BKCONT中产生一个再生地址，由此其本身得到再生。

当从每个存储器存储体接收到准备信号RDY#i(i=0-3)时，准备信号控制器RDYC产生供控制器内部操作的准备信号READY#i(i=0-3)和要输出到控制器外部器件的准备信号。构成存储器存取请求装置(如CPU等)要使得当在预定周期内装置没有收到准备信号READY时就不会发出新的存储器存取请求。这样，缓冲存储器FIFO决不会溢出。

组成主放大器控制信号产生电路CMAMC是为了产生主放大器控制信号CMAM。

下面说明对存储宏MM1的内部工作。首先，如图2所述在准备工作期间输进一个地址。然后，数据通过全局位线GBL从所选存储体输出并传送到主放大器MA。主放大器MA中的数据通过数据输入/输出线MAOUT输出到外部。相反，在写操作时，通过数据输入/输出线MAOUT进入的数据，经过主放大器MA输出到全局位线GBL，再传送到预定存储器存储体。用控制信号CMAM来控制进/出主放大器MA读/写数据的这种切换。

既然存储宏构成的方法是采用为存储器存储宏独立配置的控制器BKCONT分别控制每个存储器存储宏，并通过公共数据I/O线(全局位线GBL)将存储器存储宏连到主放大器模块14，这就有可能很容易增/减存储宏的数目，并且很容易改变每个存储宏的容量。另外，由于存储宏使用具有DRAM存储单元的DRAM存储体模块10，可在小的芯片面积内构成一个大容量的存储宏。

每个存储器存储体BANK#0，BANK#1，BANK#2和BANK#3可以用SRAM存储体模块12而不用DRAM存储体模块10。如果使用这样的SRAM存储体模块12获得同样的存储容量，存储宏所需的芯片面积将比使用DRAM存储体模块10时增大，但存储宏的运行速度将变得更快。因此，这种SRAM存储体模块特别适合于那些必须高速运行的存储宏。

图15表示从存储宏MM1的所有存储器存储体BANK#0，BANK#1，BANK#2和BANK#3依次读数的时序图。

在时钟信号CLK上升沿到来时存储体控制器15读取地址信号ADDIN，并用来为每个存储器的地址信号线ADD提供一个地址(ADD#0，ADD#1，ADD#2和ADD#3)。当收到地址信号ADD时，每个存储体输出一个准备信号RDY#I来指示三个时钟后存储体准备读数。从每个存储单元读出的数据输出到全局位线GBL，然后在时钟信号CLK的上升沿输出到数据I/O线MAOUT。每个箭头记号表示地址输入和数据输出到全局位线GBL之间的对应关系。所有读数的取数周期是5个时钟周期。

既然存储体按如上所述依次存取，可以隐去每次存取的时间而从这些存储体中连续读取数据。例如，如果在图15所示的t0到t3的周期内依次对不同存储体输进地址，可以连续地从存储宏MM1中读取所有数据。但是，如果连续存取同样一个存储体，则必须在存取期间插入四个周期。

一般来说，当处理器(如中心处理单元：CPU)读取多项数据时，这些数据项的地址是连续的。于是，为在数据的地址连续时快速读取多项数据，应该指定存储宏MM1的地址这样分配，使得当顺序地址连续输进时，存储体就依次存取。

图16表示一个为连续存取顺序数据项而绘制存储宏MM1地址图的例子。箭头标记指明图16左边所示地址空间和右边所示四个存储器存储体BANK#0，BANK#1，BANK#2和BANK#3之间的对应关系。此处假定DRAM存储体模块10含有256K位的容量，故存储宏MM1的总容量为1M位。

这个存储宏MM1所需的地址如下。首先，选择四个存储体的每一个需要2位。然后，如果存储体内的灵敏放大器数目是1024，全局位线GBL是128，则所需地址空间将是1024/128=8块，这意味着当每个灵敏放大器要与全局位线相连时需要选3位。另外，存储体中含有的存储单元数是256×1024，如果存储单元数除以灵敏放大器数1024，其结果是256。于是字线数是256。用来从这256字线中选一的地址空间是8位。于是总地址是13位。由于指定8位地址空间对一条字线WD的选择还包括位线的预充电、灵敏放大器的运作、字线WD的激励等，所需时间将比其他操作的时间更长。这就是为什么可以绘制存储宏的地址图，为的是在另一存储宏中选择一条字线WD而不选择当前存取的存储体，以便当要选择一条为改变地址所多次需要的字线WD时更快地依次连续存取地址。图16表示这种绘制存储宏地址图的例子。对于一条地址的总共十三位数字，用于选择字线WD的八位数字安排在高位，而用于选择Y译码器YD的三位数字安排在中间位，两位选择存储体的数字相应地安排在低位。

例如对应于地址0,000,000,000,000的数据从存储体BANK#0中读出。下一地址0,000,000,000,001指明数据是从存储体BANK#0后面的存储体BANK#1中读出的。这样顺序安排地址使得地址0,000,000,000,100中的数据是从存储体BANK#0中读出。

如果用按地址升序存取这种方法排列地址的存储宏MM1，当一新字线驱动时，则非当前存取的另一存储体被存取。所以，包括目标地址预充电的视在准备时间可以隐匿，使数据读取能连续进行。因此，在按图16所示地址排列的存储宏MM1中，如果连续地址依次输进，则所有数据位都很容易从存储宏MM1中读出。

写操作也同样如上所述读操作一样进行。地址信号ADDIN可以在每个周期内进入。所以，写数据也在每个周期内传送到存储宏MM1。但是，写数据此时不能总是立即写进目标存储体。这就是为什么写数据要临时存储在写数据缓冲器WDB中的缘故。当存储体准备接收数据时，写数据从写数据缓冲器WDB中读出，并写入存储体。这种写操作按写缓冲控制信号CWDB#i控制。换句话说，选中写缓冲WD的一条字线BWL，则写数据写入字线。此后，当目标存储体准备接收数据时，字线BWL又被选中，写数据输出到数据线10。然后，写放大器使能信号WAE被激活，输出到数据线10的写数据通过主放大器MA#I中的写放大器输出到全局位线GBL。

《第二存储宏实例》

如果SRAM存储体模块12用作存储宏MM1的每个单元，存储宏的操作速度将更快。图17表示从四个SRAM存储体模块12组成的存储宏读数的时序图。由于在这种情况下取数仅需要一个时钟周期，与采用DRAM存储体模块10作存储体时相比，数据读得更快。

如图1所示，存储宏MM2由四个DRAM存储体模块10和两个SRAM存储模块12组成。这种情况下，存储宏MM2的运行速度比用六个DRAM存储体模块10的存储宏更快。另外存储宏MM2必需的芯片面积比用六个SRAM存储模块12的存储宏的面积更小。

如果存储体由组合存储体构成，其中的每一个可以独立控制，将很容易组成与上述功能和性能互不相同的存储宏。如果制备了各种各样的存储体，每种目标存储宏将具有更强的功能。

《第三存储宏实例》

图18表示具有高速缓冲存储功能的存储宏MM3的方框图。存储宏MM3包括四个存储体BANK#0，BANK#1 BANK#2和BANK#3，其中每个都是高速缓冲存储体模块11。存储宏MM3还包含主放大器模块13，电源模块14，高速缓冲存储控制模块16和写数据缓冲模块18。

存储宏MM3的高速缓冲存储功可从由灵敏放大器中临时激活的字线WD所激活的存储单元中读出的数据，使得当下次存取数据是在上次存取数据所用的字线上时，灵敏放大器中保存的数据便可输出而无需再次激励该字线。

图19表示高速缓冲存储控制模块16的方框图。高速缓冲存储控制模块16包括缓冲存储器FIFOCA，缓冲存储器控制器FIFOCN，存储体译码器BANKDECC，存储体控制信号发生电路CBANKGEC#i(i=0-3)，再生控制器REFCC，主放大器控制信号发生电路CMAMCC，准备信号控制器RDYCC等。

缓冲存储器FIFOCA配有缓冲地址信号ADDIN的功能，以便对每个周期内的地址信号ADDIN输入作备份。当对一个存储体的存取选中时，其地址信号ADDIN可在每个周期内进入。但当对存储体的存取没有选中时，不能立即对存储器存储体进行存取。所以，缓冲存储器FIFOCA(？)临时储存地址信号ADDIN和读/写选择信号RW。地址信号ADDIN和RW对应于多个总线周期。

组成缓冲存储器控制器FIFOCN用来控制缓冲存储器FIFOCA。

组成存储体译码器BANKDECC是为了对包含在地址信号ADDIN中的存储体信息进行译码，从而确定对哪个存储体发出存取请求。

组成存储体控制信号发生电路CBANKGEC#i(i=0-3)是为了输出对发出存取请求的存储体发出的地址信号ADD#i(i=0-3)，以及控制信号CBANK(存储体选择信号BS#i，RW#i(i=0-3)，BSY#i(i=0-3)等)和写数据缓冲控制信号CWDB#i(i=0-3)。

组成再生控制信号REFC是为了将再生请求信号REFS#i(i=0-3)和再生中断信号REFE#i(i=0-3)输出到每个存储体。接收再生请求信号REFS#i(i=0-3)时，目标存储体产生控制器BKCONTH中的再生地址，其本身由此得到再生。接收再生中断信号REFE#i(i=0-3)时，目标存储体停止再生。如果再生结束或暂停，该控制器BKCONTH输出准备信号RDY#i(i=0-3)。

当从存储体接收到准备信号RDY#i(i=0-3)时，准备控制器RDYCC产生用于控制器内部工作的准备信号READY#i(i=0-3)和将要输出到控制器外部的器件的准备信号READY。如果准备信号在预定周期内没有进入，则禁止隶属存储器存取请求的器件(如CPU等)发出任何存储器存取请求。因此缓冲存储器FIFOCA决不会溢出。

主放大器控制信号发生电路CMAMCC产生主放大器控制信号CMAM。

接下来说明存储宏MM3的工作。图20表明存储宏MM3的运行时序图。如果经过地址信号线ADDIN输入一个地址到高速缓冲存储控制模块16中，则高速缓冲存储控制模块16对对应于该地址的存储体进行存取。在地址存储体中，命中/出错判断电路HM判断该地址与上次存取地址是否匹配。如果地址匹配，则判定目标数据已读出且按老地址保存在灵敏放大块SA中。于是，判断结果经过准备号线RDY#i通知高速缓冲存储控制模块16。然后，该高速缓冲存储控制模块16将准备信号RDY#i输出到目标外部器件作为准备信号READY。

然后，灵敏放大器模块SA中保存的数据经Y译码器选定并通过全局位线GBL和主放大器MA从MAOUT输出。然而，通过全局位线GBL和主放大器MA从MAOUT输出的这些数据被暂存起来，直到主放大器被告知忙碌信号BSY#i置于“低”，即另一存储体的上一次存取结束。

如果高速缓冲存储器以这种方式(重复存取同一页)选中，便可以忽略数据线的预充电和字线的激励等，结果使其操作比正常存取要快。另外，既然部分操作被忽略，功率耗散也可以减少。

由于当高速缓冲存储以这种方式选中时可用两个时钟周期作数据输出的读数时间，就可能使DRAM存储宏运行加快，即使其芯片面积很小。

如果地址不吻合，则在字线去除激励且数据线预充电后存储器执行正常存取。

如上述存储宏第一实例中所述，如果处理器(CPU)读出多项数据，通常这些数据项地址常常是连续的。因此，为了从这些连续地址中快速读取数据，应指定存储宏MM3的地址，以便当连续地址进入时按存储体的顺序存取这些地址。

图21表示为使数据能在存储宏MM3中连续存取而绘制的存储宏MM3地址图的一个例子。连线标记指明图21左边所示的地址空间和右边所示四个存储体BANK#0，BANK#1，BANK#2，BANK#3的对应关系。在这种情况下，假定DRAM存储体模块10含有256K位容量，则存储宏MM3的总容量则为1M位。

这种存储宏MM3所需的地址结构如下。首先，需用2位来选择四个存储体中的每一个。然后，如果存储体内配置的灵敏放大器数目是1024，全局位线GBL数是128，所需地址空间将是1024/128=8路，这意味着如选择每个灵敏放大器连接到全局位线需要3位。另外，存储体中配置的存储单元数是256×1024，如果存储单元数除以灵敏放大器数1024，其结果是256。于是，字线数目便是256。用来在256字线中选一的地址空间是8位。于是总地址是13位。由于指定8-位地址空间的一条字线WD的选择还包括位线的预充电、灵敏放大器模块SA的运作、字线WD的激励等，所需时间将比其他操作的时间要长。这就是为什么可以绘制存储宏的地址图，为的是在另一存储宏中选择一条字线WD而不选择当前存取的存储体，以便当要选择一条为改变地址所多次需要的字线WD时更快地依次连续存取地址。

图21给出绘制这种存储宏地址图的例子。对于一条地址的总共十三位数字，用于选择字线WD的八位数字安排在高位，用于选择存储体的两位数字相应地安排在中间位，而用于选择Y译码器YD的三位数字安排在低位。

例如，存在于地址0,000,000,000,000和0,000,000,000,111之间的数据是通过一条字线WD从存储体BANK#0中读出的。后三位用来指明Y译码器的选择。后第四第五位用来选择一个存储体。存在于地址0,000,000,001,000和0,000,000,001,111之间的数据处于跟在存储体BANK#0之后的下一个存储体BANK#1中的一条字线WD上。将地址如此循环指定，使存在于地址0,000,000,001,000和0,000,000,001,111之间的数据重新变成存储体BANK#0的那条字线WD上的数据。

如果其地址以这种方式绘制的存储宏MM3按地址依次存取，则当一新字线被激励时，另一个存储体(不同于当前存取的存储体)被存取。这样，包括目标地址预充电的视在准备时间可以被隐隐匿，连续读数由此而成为可能。因此，在地址分布如图16所示的存储宏MM3中，如果顺序地址的是依次进入的，则很容易从存储体MM3中读出所有数据。按照这个方法，一旦字线被激励，由该字线激励的存储单元内的数据就全部读出。这样，就可能将从连续地址读数所需的功率耗散减至最小。

写操作也象上述读操作那样进行。地址信号ADDIN可在每个时钟周期内进入。接着，写数据也在每个时钟周期内传送到存储宏MM3，然而，在这种情况下，写数据并不总是能立即写入每个存储体。这就是为什么要将写数据临时储存在写数据缓冲WDB中的原因。当存储体准备接收数据时，写数据从写数据缓冲WDB中读出并写入存储体中。这种写操作按写数据缓冲控制信号CWDB#i控制。换言之，写缓冲WB的一条字线BWL被选中，写数据就输出到该字线。此后，当隶属存储体准备接收数据时，一条字线BWL再次被选中，写数据输出到数据线10。然后，写放大器使能信号WAE被激励，输出到数据线10的写数据则由主放大器MA#I中配置的写放大器输出到全局位线GBL。

由于在图20所示的周期t4内进入的地址发生了高速缓冲存储器选中错误(页选中错误)，存储体BANK#0在字线消除激励一次后便正常存取，然后数据线预充电，执行时间增加到七个时钟周期。因此，如果当灵敏放大器模块SA是这样用作高速缓冲存储器时发生命中出错，则字线被激励以及数据线被预充电后存储器才正常存取。于是，这种运作将面临的问题是其存储时间要长于没有采用高速缓冲存储功能时正常读数的情况。

另外，相应于周期t5、t6、t7进入地址的存储体如图20所示那样被分别选中，高速缓冲存储功能可用来更快地输出数据。尽管如此，由于高速缓冲存储功能对在周期t4内进入的地址失效，CPU的工作对相应于周期t5内及以后进入地址的数据输出受到显著限制，高速缓冲存储功能因此而不能有效地利用。在这个例子中，高速缓冲选中错误使后续数据不能输出，而DRAM存储单元的再生运作有时也将引起数据输出的阻塞。

图22表示存储宏MM3的各项读数时间值。假定图22所示读数时间是处于地址信号ADDIN进入和数据输出到数据I/O线MAOUT之间。如果主放大器MA保存的数据被选中，这些数据在所示“Main”的读数时间值1输出。如果灵敏放大器SA中保存的数据被选中，则数据在所示“Sense”的读数时间值2输出。如果一个存储体被正常存取，数据在所示“Ordinary”的读数时间值5输出。如果遇到错误，数据在所示“Mishit”读数时间值7输出。如果隶属DRAM处于再生周期内，则再生结束后的等待时间取图示的各种不同的值“Ref.E”。

如果一个具有高速缓冲存储功能快速运行的增强性系统直到含DRAM存储体的存储宏再生结束后还不能读数，则该系统性能将严重降级。为了避免这种问题，存储宏的再生可以早一点开始。如果在这种再生期间发出存储器存取请求，则可能中止一次再生，然后在处理完存储器的存取请求后重新开始。在再生这样停止一次时对输出数据的读数时间将取图22所示的值“Ref.C”。如果存储宏是由DRAM存储体组成的，并配有上述的高速缓冲存储功能，则存储宏应该对应各种读数时间值。

此外，如果存储体以各种不同读数时间值存取，则数据输出经常会随着地址输入顺序暂停。例如，如果在另一存储体中选中一个灵敏放大器高速缓冲存储器的地址恰好在一个地址进入正在再生的存储体后进入，从灵敏放大器模块SA高速缓冲存储器读出的地址通常能更早输出，但数据输出必须暂停，直到按照早进入的地址读出的数据输出结束。

《第四存储宏实例》

图23所示为这种输出地址和数据ID信号的存储宏方框图。这种存储宏MM4具有带ID的存储顺序控制模块17，取代在存储宏MM3中配置的高速缓冲存储控制模块16。带ID的存储顺序控制模块17输出2位ID信号作为地址ID信号AID和数据ID信号DID，这样，如果能够不考虑地址进入顺序，则会更早输出对应于后进入地址的数据。这使得有可能更快地存取存储体。

下面将简要说明这种存储体MM4的运行。如果经地址信号线ADDIN进入一地址，则带ID的存储顺序控制模块17就得到通知来确定一个对应于所进入地址的ID号并输出此ID号作为地址ID信号AID。输出的ID号由存储存取处理器保存直到数据到达。另一方面，带ID的存储顺序控制模块17对相应于所进入地址的存储体进行存取，输出读出数据，并输出地址输入时指定的ID号作为数据ID信号DID。接收数据和ID号时，处理器将在存储单元存取时从带ID的存储顺序控制模块17接收的ID号与随同数据一起接收的ID号进行比较。如果两个ID号匹配，处理器找出互相对应的地址和数据。既然一个地址可以这样通过ID号与数据相对应，就没有必要将地址输入顺序与存储宏存取时数据输出的序号相匹配，而这一点在以前的技术中是必需的。如上所述，即使当存储器存取是以不同的读数时间连续进行时(这对构成包含DRAM存储体并配以高速缓冲存储功能的就会成为问题)，先准备的数据可以不管地址输入顺序而先输出，被指定为较大读数时间的数据可能要晚输出，因为地址和数据可以通过ID号分别一一对应。所以，借助这样的地址和数据的对应关系，存储体可以通过ID号更有效地存取。

图24表示带ID的存储顺序控制模块17的方框图。带ID的存储顺序控制模块17包括锁定电路LTCH、存储体译码电路BNKDEC、存储体控制序号发生电路CBNKG#i(i=0-3)、再生控制器RFRSHC、ID序号控制器IDCNT等。

锁定电路LTCH在时钟序号CLK的上升沿分别读取地址信号ADDIN和读/写选择信号RW。

存储体译码电路BNKDEC对包含在地址信号ADDIN中的存储体信息进行译码，由此确定对哪个存储体发出存取请求。

存储体控制信号发生电路CBNKG#i(i=0-3)输出指明对哪个存储体发出存取请求的地址信号ADD#i(i=0-3)、控制信号CBANKH(存储体选择信号BS#i，RW#i(i=0-3)，BSY#i(i=0-3)等)、存储体请求信号BR#i(i=0-3)以及写数据缓冲控制信号CWDB#i(i=0-3)。当存储器存取请求发出时，存储体请求信号BR#i(i=0-3)无条件输出，但直到目标存储体的存取启动以前存储体选择信号BS#i不会输出。

再生控制器RFRSHC对每个存储体输出再生请求信号REFS#i(i=0-3)和再生中断信号REFE#i(i=0-3)。在接收再生请求信号REFS#i(i=0-3)时，隶属存储体在控制器BKCONTH内产生一个再生地址，本身得到再生。如果在再生运作期间输进再生中断信号REFE#i(i=0-3)，则再生暂停。

ID信号控制器IDCONT从存储体请求信号BR#i(i=0-3)和准备信号RDY#i(i=0-3)产生地址ID信号AID和数据ID信号DID。由于数据可以按进入地址的顺序输进同一存储宏或从同一存储宏输出，因而存储体号和ID号可以互相对应。因此，按存储体请求信号BR#i(i=0-3)就可判断对哪个存储体进行存取。这就有可能从存储体请求信号BR#i(i=0-3)产生地址ID信号AID。另外，还有可能按照指明隶属存储体准备输出/接收数据的准备信号RDY#i(i=0-3)来判断是哪个存储体已做好准备。这样，就可以由准备信号RDY#i(i=0-3)产生数据ID信号DID。

主放大器控制信号产生电路CMMC产生主放大器控制信号CMAM。

图25表示如上所述输出数据和ID号的存储宏MM4的工作时序图。首先，四个地址a，b，c和d(不同的存储宏地址)依次进入到地址信号线ADDIN，然后，四个ID号(每一个对应于一个进入地址)输出作为地址ID信号AID。当读操作结束而数据输出时，这些ID号也作为数据ID信号DID输出。

例如，ID号1指定给先进入的地址a。但如果该地址a对应于一个正在再生的存储体，那么在周期t12内数据A与数据ID信号DID一起输出。指定ID号为2的地址b对应于已经保存在灵敏放大器SA中的数据。因而这些数据在读数时间值2输出。地址c对应于暂停再生的数据输出，而地址d对应于在主放大器MA中存在的数据并将从那里输出。

由于这个例子利用了分别使用ID号的地址和数据之间的对应关系，因而无需使地址输入次序与数据输出次序匹配。于是，这个例子使得有可能先输出先准备的数据，从而允许存储体存取加快。

另外，地址输入时序和数据输出时序将出现交叠，取决于地址输入时序。在这种情况下，可以认为对应于先进入地址的数据是更急需的，故该数据优先输出。忙碌信号BSY#i(i=0-3)用来控制这种运作。

例如，某次操作是在如图22用“Mishit”表示的读数时间7时数据输出的存储器的存取过程。对应于地址e的数据在周期t11内输出。然而，对应于地址f的数据应该输出的周期是t12。但是该数据输出与对应于地址a的数据输出有交叠。因此，既然优先权给了先进入的对应于地址a的数据，则对应于地址f的数据输出的等待时间要增加一个周期。于是该数据在周期t13内输出。

图26表明每个存储体的内部运作。为简化叙述起见，图26所示仅有两个存储体的操作。首先，两个地址a和b进入，使两个存储体BANK#0和BANK#1被存取。由于在存储体BANK#0内发生高速缓冲存储选中错误，字线WD立即解除激励。该字线WD在相应的灵敏放大器预充电结束后被重新激励。然后，灵敏放大器被驱动。

在存储体BANK#1内，高速缓冲存储器被选中。这样，信号HIT#1被输出，而数据B立即输出到全局位线GBL。此后，存储体BANK#0中的灵敏放大器的完成运作，读出数据A并输出到全局位线GBL。

写操作也象以上读操作一样进行。地址信号ADDIN可在每个周期内进入。接着，写数据在每个周期内传送到存储宏MM4。然而，写数并不能总是立即写入每个存储体。因此，为了避免这个问题，将写数据临时储存在写数据缓冲WDB中。当存储体准备接收数据时，写数据则从写数据缓冲WDB中读出并输出到目标存储器。写数据缓冲控制信号CWDB#i用来控制这一操作。换言之，写数据缓冲WB的一条字线BWL被选中，写数据写入这条字线。此后，当隶属存储体准备接收数据时，字线BWL再次选中，写数据输出到数据线10。然后，写放大器使能信号WAE被激励，输出到数据线10的写数据通过主放大器MA#I中的写放大器输出到全局位线GBL。此时，数据ID信号DID也同时输出。

《带ID的存取顺序控制模块的另一种结构》

图27表示带ID的存取顺序控制模块的另一种结构方框图。这种控制器17包括地址提交/汇总控制单元17A、ID控制器17B和命令提交部分17C。在接收地址信号ADDIN时，地址提交/汇总控制单元17A指示ID控制器17B输出地址ID信号AID。ID控制器17B参照一个表(后面描述)而输出一个地址ID作为地址ID信号AID。另外，地址提交/汇总控制单元17A要求命令提交部分17C对进入地址所对应的存储体发出一个命令。管理每个存储体状态的命令提交部分17C发出给地址提交/汇总控制部分17A发输入地址的时序，并同时输出一个命令。命令提交部分17C也输出一个控制信号CMAM，指示ID控制器17B输出数据ID，为的是通过确定从每个存储体输出数据的次序来运行主放大器MA。ID控制单元17B参照一个表而输出一个地址ID作为数据ID信号DID。该地址ID作为目标数据的地址发出。

图28、29表示ID控制单元17B的控制流程图。表MM-TABLE用来保存指明ID号(ID No.)、地址值(ADD)及其有效的对应关系的信息(有效的：此后VALID用来作为有效标志)。将数据写入/访问这个表MM-TABLE。表管理状态机TMSM控制这些写入和访问操作。图28和29表示中心信息单元(CPU)、存储体BANK#i和表MM-TABLE中的信息流的示意图。

图28表示当地址信号ADD进入时发出地址ID信号AID的流程图。从中心处理单元(CPU)进入的地址信号ADDIN(以后表示为地址信号ADD)作为地址信号ADD输出到目标存储体BANK#i。一个对应于地址信号ADD的ID号就这样确定了。这个ID号作为地址ID信号AID返回到CPU。此后，图28所示操作流程将在实施例中对应如下。

(1) CPU将地址信号ADD(ADD=6)传送到地址提交/汇总控制单元17A。

(2) 地址提交/汇总控制单元17A将地址信号ADD(ADD=6)输出到目标存储体BANK#i。

(3) 地址提交/汇总控制单元17A将地址信号ADD(ADD=6)传送到表MM-TABLE。

(4) 将地址信号A DD(ADD=6)写入表MM-TABLE对应于ID号(ID=#4)的空间，使有效标记VALID生效(图28中表示为“Yes”)。

(5) 读出由表MM-TABLE指配地址ID信号AID(AID=#4)。

(6) 指配的地址ID信号AID(AID=#4)返回CPU。CPU保存地址ID信号AID(AID=#4)的值，使得通过探测AID值与当目标数据输出时附加的数据ID信号DID是否匹配而得知地址和数据的对应关系。

图29表明数据输出时发出数据ID信号DID的流程图。输进指明从存储体BANK#i

输出数据的信号，然后对存储体用以存取的地址信号ADD进行译码。对应于地址信号ADD的ID号通过检查。这个ID号返回CPU作为数据ID信号DID。此后，图29所示操作流程图将在实施例中对应如下。

(1) 准备信号RDY#i从输出数据到命令提交部分17C的存储体BANK#i返回，由此地址信号ADD(ADD=6)从将存取地址锁定在地址提交/汇总控制单元17A中的地址锁定电路ADDLT#i中得到。

(2) 将地址信号A DD(ADD=6)输进表MM-TABLE。

(3) 在表MM-TABLE中搜索与地址信号A DD(ADD=6)对应的ID号。

(4) 从表MM-TABLE中读出数据ID信号DID(DID=#4)。

(5) 将数据ID信号DID(DID=#4)输出到CPU。

接收数据和数据ID信号DID(DID=#4)时，CPU可从先前接收的地址ID信号AID(AID=#4)值得知对应于地址信号ADDIN(ADDIN=6)的这些数据。

图28所示MM-TABLE表的内容不同于图29所示MM-TABLE表的内容。在图29所示的MM-TABLE表中，对应于IDNo.#2的有效标记失效(图29中表示为“No”)，因而地址空间ADD是空白。这表示对应于地址值2的数据已经读出，且#2作为数据ID信号值传送到CPU。如果有效标记VALID失效，就可输进一个新地址。在图29所示的MM-TABLE表中，对应于IDNo.#5的有效标记VALID生效，且将1写入地址ADD。以上两种情况之间的差别表明，对应于地址ADD值为0的数据在6作为地址ADD值进入目标存储宏时和数据输出时之间读出，然后1作为地址值ADD进入。

图30表明MM-TABLE的方块图。表MM-TABLE包括相联存储器CAM等。例如，如果控制信号AW置于“高”电平，相联停止电路AINH中止相联，而相联存储器CAM字线选择电路WSEL被驱动，由此有效标记失效的字线被选中。在这种状态下，地址ADD进入相联存储器CAM并保存在其中。如果一个ID号预先与相联存储器的字线相对应，所选的字线经过编码器电路ENDER编码，由此而得到地址ID信号AID。如果控制信号AW置为“低”电平，相联停止电路AINH启动相联，相联存储器字线选择电路WSEL的运作因此而停止。如果在这种状态下地址进入相联存储器CAM，相联工作启动，存储相应地址的行的匹配线置为“高”电平。如果一个ID号预先对应于相联存储器CAM的匹配线，所选匹配线由编码电路ENDER编码，由此而得到数据ID信号DID。另外，如果将有效标记VALID在相联存储器CAM的匹配线上复位，则对应于存取结束地址的ID号可能失效。

ID号可用来改变地址输进存储宏和数据从存储宏输出两者的顺序。所以，先准备的数据可以先输出，因而有可能很容易地组成具有非常有效的高速缓冲存储功能的存储宏。

《多重处理器系统的应用》

如以上所述采用ID号的方法也可适用于多重处理器系统。图31所示为这种多重处理器系统的方框图。在这个例子中，两个处理器(CPU#1和CPU#2)共享一个存储宏MM。这个多重处理器还包括地址总线ABUS、数据总线BUS、地址ID信号线，数据ID信号线DID和指示处理器号的处理器ID信号线PID。当发出地址时，每个处理器输出处理器ID信号PID，通知已发出其地址的处理器的存储宏MM。存储宏管理与地址值一起的处理器ID信号线PID值，使得当数据输出时处理器ID信号线PID重新输出，从而确认数据传送到的目标处理器。

图32表示当进入一个地址时，从存储宏MM发出地址ID信号AID和处理器ID信号PID的流程图。除了这时将处理器ID信号PID加到这个表的管理外，此流程图与图28所示的相同。此后，图32中所示的操作流程在实施例中对应如下。

(1) 地址信号ADD(ADD=6)和处理器ID信号PID(PID=0)都由CPU进入地址提交/汇总控制单元17A。

(2) 地址提交/汇总控制单元17A将地址信号ADD(ADD=6)输出到目标存储体BAKNC#i。

(3) 地址提交/汇总控制单元17A将地址信号ADD(ADD=6)和处理器ID信号PID(PID=0)输入到表M-TABLE中。

(4) 将地址信号ADD(ADD=6)和处理器ID信号PID(PID=0)写入到表M-TABLE对应于ID号(AID=#4)的位置，然后，有效标记VALID生效(图32所示“Yes”)。

(5) 由表M-TABLE指配的地址信号AID(AID=#4)读出。

(6) 将读出的地址信号ADD(ADD=6)和处理器ID信号PID(PID=0)返回到CPU。

图33表示数据输出时发出数据ID信号DID和处理器ID信号PID的流程图。除了管理这时加到这个表上的处理器ID信号PID外，此流程图与图29所示的相同。此后，图33中所示的上述运作流程将在实施例中对应如下。

(1) 准备信号RDY#i从输出数据到命令提交部分17C的存储体BANK#i返回，从而从用来在地址提交/汇总控制单元17A中锁定地址的地址锁定电路ADDLT#i中得到地址信号ADD(ADD=6)

(2) 将地址信号ADD(ADD=6)输进表M-TABLE。

(3) 在表M-TABLE中搜索对应于地址信号ADD(ADD=6)的ID号(ID=#4)和处理器ID信号PID(PID=0)。

(4) 从表M-TABLE中读出数据ID信号DID(DID=4)和处理器ID信号PID(PID=0)。

(5) 将数据ID信号DID(DID=#4)和处理器ID信号PID(PID=0)输出到CPU。

图34给出表M-TABLE的方框图。表M-TABL包含相联存储器CAMM、随机存储器RAMM等。例如，如果控制信号AW置于“高”电平，则相联中止电路AINH停止关联，而相联存储器字线选择电路WSEL被驱动，从而选中有效标志失效的一根字线。控制信号AW允许相联存储器CAMM的匹配线/字线选择电路WMSEL选择一条字线，并将该字线与随机存储器RAMM的字线相连。在此状态下，地址信号ADD进入到相联存储器CAMM并储存在那里。处理器ID信号PID进入到随机存储器RAMM且储存在那里。如果一个ID号预先与相联存储器CAMM的字线相对应，所选字线可由编码电路ENDER编码，从而得到地址ID信号AID。如果控制信号AW置于“低”电平，相联停止电路启动相联，且相联存储器字线选择电路WSEL停止其操作。控制信号AW允许相联存储器CAMM的匹配线/字线选择电路WMSEL选择一条匹配线，并将该匹配线与随机存储器RAMM的字线相连。如果在此状态下地址信号ADD进入到相联存储器，则联接运作启动，且储存目标地址的该行匹配线置为“高”电平。随后，处理器ID(PID)从随机存储器RAMM读出。如果一个ID号预先与相联存储器CAMM的匹配线相对应，则所选匹配线可由编码器ENDER编码，从而得到数据ID信号DID。如果有效标志VALID在相联存储器CAMM的匹配线上复位，则对应于存取结束地址的ID号可能失效。

图35、36给出管理处理器ID号的流程图。图35是读取地址ID信号AID的流程图。象存储宏MM一样，CPU也配备了一个表明ID号和地址之间对应关系的表CPU-TABLE。表管理状态机CSMC检索表CPU-TABLE，从而指出ID号和地址之间的对应关系。此后，图35所示工作流程将在实施例中对应如下。

(1) 地址ID信号AID(AID=#4)和处理器ID信号PID(PID=0)都由存储宏MM进入。

(2) 如果处理器ID信号PID(PID=0)指示其自身处理器的ID，则将地址信号ADD(ADD=6)和地址ID信号AID(AID=#4)输进表CPU-TABLE中。

(3) 将地址信号ADD(ADD=6)和地址ID信号AID(AID=#4)写入到表CPU-TABLE对应于ID号(AID=#4)的位置，使有效标志VALID生效(图35所示“Yes”)。

图36表示读取数据ID信号DID的流程图，此后，图36所示操作流程将在实施例中对应如下。

(1)将地址ID信号DID(DID=#4)和处理器ID信号PID(PID=0)都输进存储宏MM。

(2)如果处理器ID信号PID(PID=0)指示其自身处理器的ID，则将数据ID信号DID(DID=#4)输进表CPU-TABLE中。

(3)在表CPU-TABLE中搜索对应于数据ID信号DID(DID=#4)的地址信号ADD(ADD=6)。

(4)从表CPU-TABLE中读出地址信号ADD(ADD=6)。

(6)输出地址信号ADD(ADD=6)。

图37给出表CPU-TABLE的方块图。表CPU-TABL含有相联存储器CAMC、随机存储器RAMC等。例如，如果控制信号AW置于“高”电平，相联停止电路AINH停止连接，而相联存储器字线选择电路WSEL被驱动，从而选中有效标志生效的一根字线。另外，控制信号AW允许相联存储器CAMC的匹配线/字线选择电路WMSEL选择一条字线，并将该字线与随机存储器RAMC的字线相连。在此状态下地址ID信号AID进入到相联存储器CAMC且储存在那里。地址ADD进入到随机存储器RAMC且储存在那里。如果控制信号AW置为“低”电平，相联停止电路AINH启动连接，而相联存储器字线选择电路WMSEL停止其运作。另外，控制信号AW允许相联存储器CAMC的匹配线/字线选择电路WMSEL选择一条匹配线，并将该匹配线与随机存储器RAMC的字线相连。如果在此状态下数据ID信号DID进入到相联存储器CAMC，则连接相联运作启动，且存储目标ID号的列的匹配线被置为“高”电平。随之，地址ADD从随机存储器RAMC中读出。对应于存取结束地址的ID号可能因有效标志VALID在相联存储器CAMC的匹配线上复位而失效。

由于利用ID号可以改变地址进入存储宏的顺序和数据从存储宏输出的顺序，因而先准备的数据可以先输出。这就有可能很容易地组成配备有效高速缓冲存储功能的存储宏。另外，这种存储宏的应用使得有可能组成采用多重处理器的共享存储系统。

参照几个实例已具体描述的本发明不仅限于这些例子；可在不超出本发明的基本概念条件下自由地进行修改。

下面将简要叙述在本申请中所揭示的本发明的某些代表性功效。

具体地说，存储宏作为象功能模块储存在的数据库中，这些功能模块如存储体、主放大器、电源、控制器等。通过组合和配置这些功能模块可以很方便地组成这种配备有各种功能或可变存储容量的存储宏。

虽然这些功能通常在大规模逻辑电路(如微处理器和图象处理器)内部或外部提供，但在组成存储宏的每个存储体中或在控制存储体的控制器中都配备有控制功能。因此，对本发明而言，设计象微处理器和图象处理器这类大规模逻辑电路是很容易的。

而且，可对多个存储体进行连续存取，先准备的数据可先输出，从而有可能减少页面错误和再生损失错误。

Claims (25)

1.一种在半导体基片上具有存储器的半导体集成电路器件，所述存储器包括：

一种存储单元阵列；

一种连接到所述存储单元阵列的灵敏放大器块；

一种连接到所述存储单元阵列的行译码器；

一种连接到所述灵敏放大器块的列译码器；以及

一种用来控制所述存储单元阵列、所述行译码器、所述列译码器和所述灵敏放大器块的控制器；

其中所述控制器在下一个存储周期内另一个地址进入后保存一个存储周期内的一个地址。

2.根据权利要求1的半导体集成电路器件，其中所述控制器还包括一个比较器并且所述比较器将一存储周期内的地址与下一个存储周期的另一个地址进行比较。

3.根据权利要求2的半导体集成电路器件，

其中所述控制器还包括一个输出电路并且所述输出电路输出一个信号，指示所述存储器的外部准备从所述存储器读出数据或对所述存储器写入数据。

4.根据权利要求2的半导体集成电路器件，

其中当开始一个读操作并且在所述比较器中的地址比较是匹配时，所述控制器不使数据从所述存储器阵列读出，而是将存储在所述灵敏放大器块内的数据输出到所述存储器的外部。

5.根据权利要求2的半导体集成电路器件，

其中当开始一个读操作并且在所述比较器内的地址比较为不匹配时，所述控制器从所述存储器阵列读数据。

6.根据权利要求1的半导体集成电路器件，

其中所述半导体集成电路器件包括不止一个所述存储器。

7.根据权利要求6的半导体集成电路器件，

其中所述多个存储器的每个控制器包括一个比较器，而该比较器将一存储周期内的地址与下一个存储周期的另一个地址进行比较。

8.根据权利要求7的半导体集成电路器件，

其中所述控制器还包括一种输出电路，所述输出电路输出一个第一信号，此信号指示所述存储器的外部准备从所述存储器读出数据或对所述存储器写入数据。

9.根据权利要求8的半导体集成电路器件，当对所述多个存储器中的某一个开始读操作且在所述比较器内比较的两个地址匹配时，其中所述控制器使保存在所述灵敏放大器块内的数据输出到所述存储器的外部，而不从所述存储单元阵列读取数据。

10.根据权利要求8的半导体集成电路器件，当对所述多个存储器中某一个的读操作开始，且在所述比较器内比较的两个地址不匹配时，其中所述控制器使数据从所述存储单元阵列中读取。

11.根据权利要求8的半导体集成电路器件，还包括连接到所述多个存储器的公共位线、一种读放大器和一种写放大器，两种放大器都连接到所述公共位线上。

12.根据权利要求11的半导体集成电路器件，还包括一种控制单元，且所述控制单元根据从每个所述多存储器发出的所述第一信号产生要对每个所述多存储器发出的第二个信号。

13.根据权利要求12的半导体集成电路器件，其中每个所述多个存储器根据在读操作中的所述第二信号输出数据到所述公共位线。

14.根据权利要求13的半导体集成电路器件，其中所述控制单元产生用来选中一个所述多存储器的第三信号。

15.一种在半导体基片上有一个存储器的半导体集成电路器件，所述存储器包括：

一个存储单元阵列；

一个连接到所述存储单元阵列的灵敏放大器块；

一个连接到所述存储单元阵列的行译码器；

一个连接到所述灵敏放大器块的列译码器；以及

一个用来控制所述存储单元阵列、所述行译码器、所述列译码器和所述灵敏放大器块的控制器；

其中所述控制器还包括一种输出电路，所述输出电路输出一个第一信号，此信号指示所述存储器的外部准备从所述存储器读出数据或对所述存储器写入数据。

16.根据权利要求15的半导体集成电路器件，其中所述存储器单元阵列包括多个动态存储器单元。

17.一种在半导体基片上的半导体集成电路器件，包括：

第一种存储器和第二种存储器，每种都具有一种存储单元阵列，一种连接到所述存储单元阵列的灵敏放大器块，一种连接到所述存储单元阵列的行译码器，一种连接到所述灵敏放大器块的列译码器，以及一种用来控制所述存储单元阵列、所述行译码器、所述列译码器和所述灵敏放大器块的控制器；以及

一种连接到所述第一和第二存储器的控制单元；

其中所述控制器单元可从所述第一和第二种存储器读取数据而不管存储器存取顺序。

18.根据权利要求17的一种半导体集成电路器件，其中所述控制器单元在某输入地址进入时输出一个对应于输入地址的识别信息，而当根据输入地址读出一条信息时输出所述识别信息，

19.根据权利要求17的一种半导体集成电路器件，其中所述控制器将新进入的地址与通过上一次存储器存取而保存在所述灵敏放大器块中的信息所对应的地址进行比较，而当两个地址的所述比较结果匹配时，则输出所述灵敏放大器块中保存的信息，而不从所述存储单元阵列中读取信息。

20.根据权利要求19的一种半导体集成电路器件，其中所述控制器可将某地址匹配通知所述存储器外部。

21.根据权利要求17的一种半导体集成电路器件，还包括：

一种可连接到所述第一存储器的灵敏放大器块和所述第二存储器的灵敏放大器块的公共位线；以及

一种包含放大器的第一电路，将所述公共位线中来自所述灵敏放大器的信号进行放大，以及一种通过所述公共位线将信号传送到所述灵敏放大器的电路。

22.根据权利要求21的半导体集成电路器件，还包括一种第二电路，它含有用来产生供所述第一、第二存储器和所述第一电路所用的电压。

23.根据权利要求22的半导体集成电路器件，其中所述半导体集成电路器件可以通过改变连接到所述第一或第二电路上的所述第一或第二存储器数目来改变存储器容量。

24.根据权利要求17的半导体集成电路器件，还包括一种运算电路。

25.根据权利要求17的一种半导体集成电路器件，其中所述存储器单元阵列包括DRAM存储单元。

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