JPS62112299A - 自己訂正半導体メモリ - Google Patents
自己訂正半導体メモリInfo
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- JPS62112299A JPS62112299A JP60253396A JP25339685A JPS62112299A JP S62112299 A JPS62112299 A JP S62112299A JP 60253396 A JP60253396 A JP 60253396A JP 25339685 A JP25339685 A JP 25339685A JP S62112299 A JPS62112299 A JP S62112299A
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- JP
- Japan
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- group
- vertical
- horizontal
- cells
- memory
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は、ビット誤りをメモリ内で自動的に訂正する自
己訂正機能を有する半導体メモリに関するもので、特に
誤り訂正θ）だめの付加回路の規模を低減できる自己訂
正半９体メモリに関するものである。
己訂正機能を有する半導体メモリに関するもので、特に
誤り訂正θ）だめの付加回路の規模を低減できる自己訂
正半９体メモリに関するものである。
ビット誤り乞ノモリ内で訂正する自己訂正礪能！有する
半導体メモリ（自己訂正Ｉそりと呼ぶ。）としては、水
平垂直パリティ符号ゲ体のワード線に接続する複数のメ
モリセル２−適用さ→ｔた半碑体記憶装置の基本構成（
特願昭５６−３７２２３号、特開昭５７−１５２５９７
号公報）および高速な誤り訂正動作音可能とする改良構
成（特願昭５９−８６９３０号）ン提案している。この
改良構成例全第３図（α）に示し、また訂正原理を同図
（ｂ）に示す。ここで、１はメモリセル、２はメモリセ
ル情報の検査情報を貯えるパリティセル、５はワード線
、４はビット線、５はパリティセル用のパリティビット
線、６はコラムデコーダで６−１がコラムアドレスＡ。
半導体メモリ（自己訂正Ｉそりと呼ぶ。）としては、水
平垂直パリティ符号ゲ体のワード線に接続する複数のメ
モリセル２−適用さ→ｔた半碑体記憶装置の基本構成（
特願昭５６−３７２２３号、特開昭５７−１５２５９７
号公報）および高速な誤り訂正動作音可能とする改良構
成（特願昭５９−８６９３０号）ン提案している。この
改良構成例全第３図（α）に示し、また訂正原理を同図
（ｂ）に示す。ここで、１はメモリセル、２はメモリセ
ル情報の検査情報を貯えるパリティセル、５はワード線
、４はビット線、５はパリティセル用のパリティビット
線、６はコラムデコーダで６−１がコラムアドレスＡ。
、Ａ１が入力される下位コラムデコーダ、６−２がコラ
ムアドレスＡ２．Ａ３が入力される上位コラムデコーダ
、７はマルチプレクサ、８は２つの基準電圧“Ｈ″、“
Ｌｌｌを伝達する経路を入力情報によりスイッチする１
人カバリティ回路、９は１０の水平群選択スイツ″ｆ−
７含む水平群パリティチェック回路、１１は垂直群選択
スイッチ、１２は１つの水平群、１３は１つの垂直群を
示しており、ＩＮＶ １はインバータ、ＡＮＤｌは論理
積ゲート、 ＥＯＲｌは排曲的論（１１１川り′。−１
・。
ムアドレスＡ２．Ａ３が入力される上位コラムデコーダ
、７はマルチプレクサ、８は２つの基準電圧“Ｈ″、“
Ｌｌｌを伝達する経路を入力情報によりスイッチする１
人カバリティ回路、９は１０の水平群選択スイツ″ｆ−
７含む水平群パリティチェック回路、１１は垂直群選択
スイッチ、１２は１つの水平群、１３は１つの垂直群を
示しており、ＩＮＶ １はインバータ、ＡＮＤｌは論理
積ゲート、 ＥＯＲｌは排曲的論（１１１川り′。−１
・。
またｃｌ−ｃ１６はセルの番号ゲ示１．ている。
まず訂正原理に一ついて２、弔５図（ｈ）を用いて説明
する。９個Ｑ）メモリセル１に７１ Ｌ ７個のバリテ
・イセル２を用意し、（、Ｖ’２個のメモリセルζ一対
して、（２Ｎ＋１）個のパリディセル）、各水平群およ
び各垂直群で偶数パリティが成立するよ）１ニパリテイ
セル情報を各パリティセルに記憶させる。この状態で、
例えば同図中に示″ｆ１２の水平群と１５の垂直群のパ
リティ？調べ、共【ニパリデイ結果が“１″、即ちパリ
ティエラーが発生したとすると、これは１２の水平群と
１５の垂直群の交点に位置するメモリセル情報の誤りを
意味するので、この情報７反転することによりビット誤
り７訂正することができる。これらの計１６個のセルを
第３図１（σ）に示す１本のワード線３に接続させて配
置し、訂正χ」策のメモリセル情報が属する１つの水平
群および１つの垂直群乞それぞれ１０の水平群選択スイ
ッチ。
する。９個Ｑ）メモリセル１に７１ Ｌ ７個のバリテ
・イセル２を用意し、（、Ｖ’２個のメモリセルζ一対
して、（２Ｎ＋１）個のパリディセル）、各水平群およ
び各垂直群で偶数パリティが成立するよ）１ニパリテイ
セル情報を各パリティセルに記憶させる。この状態で、
例えば同図中に示″ｆ１２の水平群と１５の垂直群のパ
リティ？調べ、共【ニパリデイ結果が“１″、即ちパリ
ティエラーが発生したとすると、これは１２の水平群と
１５の垂直群の交点に位置するメモリセル情報の誤りを
意味するので、この情報７反転することによりビット誤
り７訂正することができる。これらの計１６個のセルを
第３図１（σ）に示す１本のワード線３に接続させて配
置し、訂正χ」策のメモリセル情報が属する１つの水平
群および１つの垂直群乞それぞれ１０の水平群選択スイ
ッチ。
１１の垂直群選択スイッチを用いて選択し２、それぞれ
のパリティチェックを８で示す１人カバリティ回路の縦
続接続回路で行い、その結果を用いて７のマルチプレク
サにより得られた訂正対主の出力情報？訂正することに
より、同図（ａｌに示す自己訂正半導体メモリ”＆得る
ことができる。この改良構成では、８で示す１人カバリ
ティ回路、即らノードＮ１．Ｎ２とノードＮ５．Ｎ４と
の接続関係を人力信号およびその相補信号でトランジス
タＱ１＋Ｑ２＋Ｑｓ＋０４を用いて交換する回路夕縦続
接続させ、且つこれらの回路ケビット線上に配置するこ
とにより、１つの水平群および垂直群ビ選択するセレク
タとそれぞれの群のパリティチェック２行うためのベリ
ティチェック回路を一体化させることができ、回路動作
の高速化に加え付加回路規模の低減化を達成している。
のパリティチェックを８で示す１人カバリティ回路の縦
続接続回路で行い、その結果を用いて７のマルチプレク
サにより得られた訂正対主の出力情報？訂正することに
より、同図（ａｌに示す自己訂正半導体メモリ”＆得る
ことができる。この改良構成では、８で示す１人カバリ
ティ回路、即らノードＮ１．Ｎ２とノードＮ５．Ｎ４と
の接続関係を人力信号およびその相補信号でトランジス
タＱ１＋Ｑ２＋Ｑｓ＋０４を用いて交換する回路夕縦続
接続させ、且つこれらの回路ケビット線上に配置するこ
とにより、１つの水平群および垂直群ビ選択するセレク
タとそれぞれの群のパリティチェック２行うためのベリ
ティチェック回路を一体化させることができ、回路動作
の高速化に加え付加回路規模の低減化を達成している。
しかしながらこのような構成においては、９で示す水平
群パリティチェック回路ン構成するための１人カバリテ
ィ回路を各ビット腺刊応で設ける必要があり、ビット線
ピッチが非常に小さくなりつつあるメガビット級のｌｌ
Ａ、Ｍに適用する場合に、レイアウト上の問題があった
。更に、１０で示す水平群選択スイッチが介在していイ
）こと、および１人カバリティ回路間の配課長の違い等
こより、水平群パリティチェックおよび垂直群パリティ
チェックの速Ｗバランスが良くなく、誤り訂正１ｖノ作
の高速化？妨げる要因となっていた。
群パリティチェック回路ン構成するための１人カバリテ
ィ回路を各ビット腺刊応で設ける必要があり、ビット線
ピッチが非常に小さくなりつつあるメガビット級のｌｌ
Ａ、Ｍに適用する場合に、レイアウト上の問題があった
。更に、１０で示す水平群選択スイッチが介在していイ
）こと、および１人カバリティ回路間の配課長の違い等
こより、水平群パリティチェックおよび垂直群パリティ
チェックの速Ｗバランスが良くなく、誤り訂正１ｖノ作
の高速化？妨げる要因となっていた。
本発明は、これらの欠点７除去するために、１つの水平
群あるいは垂直群を形成するビット数ｉ二対応する単位
でグループ化しまた物理的に隣接して位置する複数のメ
モリセルおよび検査セルの各・７がロー水平群。および
同−垂直群に属さないように水平群および垂直群の選択
スイッチを制剤することにより、水平群パリティチェッ
クおよび垂直群パリテイヂでツクを全く同様の回路構成
で実現したものであり、その目的はより小規模で高速な
誤り訂正回路乞提供することｌ−ある。
群あるいは垂直群を形成するビット数ｉ二対応する単位
でグループ化しまた物理的に隣接して位置する複数のメ
モリセルおよび検査セルの各・７がロー水平群。および
同−垂直群に属さないように水平群および垂直群の選択
スイッチを制剤することにより、水平群パリティチェッ
クおよび垂直群パリテイヂでツクを全く同様の回路構成
で実現したものであり、その目的はより小規模で高速な
誤り訂正回路乞提供することｌ−ある。
第１図は本発明を可能とする原理説明図であり、（α）
は９個のメモリセル１−Ｊ、Ｅよび７個のパリティセル
２が１本のワード課乙に接続さ７１でいる図であリ、物
理的位置に従いセル番号Ｃ１〜Ｃ１６が付けられている
。同図（ｂｌは、これらの１６個のセルを同一水平群お
よび同−垂直群がわかりやすいように２次元論理アドレ
ス空間に展開１７た例であり、この展開方法が本発明の
鍵となる。この図（ｈｌ Ｙみると、同図（ａ）で物理
的Ｃ−隣接する４つずつのセルグループ、即ち０１〜Ｃ
４，Ｃ５〜ＣＢ、Ｃ９〜Ｇ１２．ＣＩ３〜（、’１６の
各々のグループにおいて、４つのセルが別々の水平群お
よび垂直群に属している。このような構成で水平群およ
び垂直群を形成すると、訂正対象のセルが属し℃いる水
平群および垂直群の選択は、ともにＣ１〜Ｃ４の中から
１つ、Ｃ５〜Ｃ８の中から１つ、Ｃ９〜ＣＩ２の中から
１つ、ｃ １３−Ｃ１６の中から１つ、セル情報？選ぶ
ことになる。例えば同図（ｂｌのＣ６のセル情報が訂正
対象の場合、１２の水平群、即ちＣ１４、Ｃ２、Ｃ６、
ｃｌｏと１３の垂直群、即ちＣ９゜Ｃｒ２．Ｃ５，Ｃ１
６’１選択することになるが、この選択すべきセルは、
先に述べた４つのセルグループ内に１つずつ存在してい
るので、水平群選択スイッチと垂直群選択スイッチを全
く同様に構成できることになる。また同図（ｒ＋は５本
発明乞可能とする別の展開方法を示しており、同図（ｂ
）と同時に、Ｃ１〜Ｃ４，Ｃ５〜ｃ’ａ 、Ｃ９−Ｃ１
２、Ｃ１３〜Ｃ１６の個々のセルグループ内の各々のセ
ルが別々の水平群および垂直群にｊ％ｆｊ、 ｌ、てい
る例である。この例では、パリティセルがＣ４，Ｃ５，
Ｃ７，Ｃ１１，Ｃ’１２．Ｃ１５，Ｃ１６となり、同図
（ａ）のバリテ・イセル、即ちＣ４、Ｃ７、ＣＢ 、Ｃ
１０，Ｃ１２゜Ｃ１５，Ｃ１６と位置が異なるだけであ
る。このように、本発明乞可能とする水平群および垂直
群の選択論理はこの他にも幾種類も存在することは明ら
かである。第２図は本発明の実施例であり、第１図（ａ
）ｆｂｌの選択論理をベースとしている。１〜８〜Ｖｌ
）１゜ＥＯＲｌは第５図と同様であり、１０′は水平群
選択スイッチ、１１′は垂直群選択スイッチである。こ
の購成例において、先と同様にＣ６のセル情報が訂正対
象の場合を例にとって、回路動作を説明する。
は９個のメモリセル１−Ｊ、Ｅよび７個のパリティセル
２が１本のワード課乙に接続さ７１でいる図であリ、物
理的位置に従いセル番号Ｃ１〜Ｃ１６が付けられている
。同図（ｂｌは、これらの１６個のセルを同一水平群お
よび同−垂直群がわかりやすいように２次元論理アドレ
ス空間に展開１７た例であり、この展開方法が本発明の
鍵となる。この図（ｈｌ Ｙみると、同図（ａ）で物理
的Ｃ−隣接する４つずつのセルグループ、即ち０１〜Ｃ
４，Ｃ５〜ＣＢ、Ｃ９〜Ｇ１２．ＣＩ３〜（、’１６の
各々のグループにおいて、４つのセルが別々の水平群お
よび垂直群に属している。このような構成で水平群およ
び垂直群を形成すると、訂正対象のセルが属し℃いる水
平群および垂直群の選択は、ともにＣ１〜Ｃ４の中から
１つ、Ｃ５〜Ｃ８の中から１つ、Ｃ９〜ＣＩ２の中から
１つ、ｃ １３−Ｃ１６の中から１つ、セル情報？選ぶ
ことになる。例えば同図（ｂｌのＣ６のセル情報が訂正
対象の場合、１２の水平群、即ちＣ１４、Ｃ２、Ｃ６、
ｃｌｏと１３の垂直群、即ちＣ９゜Ｃｒ２．Ｃ５，Ｃ１
６’１選択することになるが、この選択すべきセルは、
先に述べた４つのセルグループ内に１つずつ存在してい
るので、水平群選択スイッチと垂直群選択スイッチを全
く同様に構成できることになる。また同図（ｒ＋は５本
発明乞可能とする別の展開方法を示しており、同図（ｂ
）と同時に、Ｃ１〜Ｃ４，Ｃ５〜ｃ’ａ 、Ｃ９−Ｃ１
２、Ｃ１３〜Ｃ１６の個々のセルグループ内の各々のセ
ルが別々の水平群および垂直群にｊ％ｆｊ、 ｌ、てい
る例である。この例では、パリティセルがＣ４，Ｃ５，
Ｃ７，Ｃ１１，Ｃ’１２．Ｃ１５，Ｃ１６となり、同図
（ａ）のバリテ・イセル、即ちＣ４、Ｃ７、ＣＢ 、Ｃ
１０，Ｃ１２゜Ｃ１５，Ｃ１６と位置が異なるだけであ
る。このように、本発明乞可能とする水平群および垂直
群の選択論理はこの他にも幾種類も存在することは明ら
かである。第２図は本発明の実施例であり、第１図（ａ
）ｆｂｌの選択論理をベースとしている。１〜８〜Ｖｌ
）１゜ＥＯＲｌは第５図と同様であり、１０′は水平群
選択スイッチ、１１′は垂直群選択スイッチである。こ
の購成例において、先と同様にＣ６のセル情報が訂正対
象の場合を例にとって、回路動作を説明する。
Ｃ６のセル情報と同一水平群に属するＣ２．Ｃ１０，Ｃ
１４のセル情報が６−１で示す下位コラムデコーダ出力
のＡ、 Ａｏの出力により１０′の水平群選択スイッチ
で選択され、ノードＡ’１２ 、＃１５ 、Ｎ１４ 、
＃１５に伝えられる。−万、これと全く同様にＣ６のヤ
１し情報と同−垂直群に、いブ、するＣ５ 、Ｃ９、Ｃ
１６のセル清報が６−２で示す上位コラムデコーダ出力
のＡ、 Ａ、出力により１１′の垂直群選択スイッチで
選択され、ノードＮ１６゜Ｎ１７ 、＃１８ 、＃１９
に伝えられる。この後、８で示す１人カバリテ・子回路
の縦続接続回路で水平群パリティチェックおよび垂直群
パリティチェックが全く同様に行われ、その組合せで８
０）マ・Ｌ−チブレクサ出力のノードＮ２′５のデータ
を訂正して出力端子に供給する。本構成ど従来罹成の第
６図（α）と比較すると、水平群パリティチェラグのた
めに必要であった１６個、即ち各ビット線対応の１人カ
バリティ回路が４個、即ち垂直群パリティチェックと同
形式の回路でパリティチェック回路が実現でき、ビット
線ピッチが縮小されても十分レイアウトかり能となり、
誤り訂正のための付υ口回路規模の低減に大きく寄与す
る。更に、水平一群パリティチェラグと垂直群バリブイ
チェックを全く同様の回路形式で達成できるので、速度
バランスの良い高速誤り訂正ｆｙ ’ＤＪ能と１“る。
１４のセル情報が６−１で示す下位コラムデコーダ出力
のＡ、 Ａｏの出力により１０′の水平群選択スイッチ
で選択され、ノードＡ’１２ 、＃１５ 、Ｎ１４ 、
＃１５に伝えられる。−万、これと全く同様にＣ６のヤ
１し情報と同−垂直群に、いブ、するＣ５ 、Ｃ９、Ｃ
１６のセル清報が６−２で示す上位コラムデコーダ出力
のＡ、 Ａ、出力により１１′の垂直群選択スイッチで
選択され、ノードＮ１６゜Ｎ１７ 、＃１８ 、＃１９
に伝えられる。この後、８で示す１人カバリテ・子回路
の縦続接続回路で水平群パリティチェックおよび垂直群
パリティチェックが全く同様に行われ、その組合せで８
０）マ・Ｌ−チブレクサ出力のノードＮ２′５のデータ
を訂正して出力端子に供給する。本構成ど従来罹成の第
６図（α）と比較すると、水平群パリティチェラグのた
めに必要であった１６個、即ち各ビット線対応の１人カ
バリティ回路が４個、即ち垂直群パリティチェックと同
形式の回路でパリティチェック回路が実現でき、ビット
線ピッチが縮小されても十分レイアウトかり能となり、
誤り訂正のための付υ口回路規模の低減に大きく寄与す
る。更に、水平一群パリティチェラグと垂直群バリブイ
チェックを全く同様の回路形式で達成できるので、速度
バランスの良い高速誤り訂正ｆｙ ’ＤＪ能と１“る。
なお、本実施例である第２図１＝おいて、図面の便宜上
コラムデコーダを上部に図示しているが、これは水平群
あるいは垂直群選択スイッチと隣接させてアレイ内に配
置することも当然θ）ことながら可能であり、且つ１位
コラムデコーダ出力と下位コラムデコータ出力の論理積
をとってコラノ・デコーダ出力信号とし２、マルチプレ
クサに人力する構成とすることもでき、よりコンパクト
に自己訂正メモリを実現できる。
コラムデコーダを上部に図示しているが、これは水平群
あるいは垂直群選択スイッチと隣接させてアレイ内に配
置することも当然θ）ことながら可能であり、且つ１位
コラムデコーダ出力と下位コラムデコータ出力の論理積
をとってコラノ・デコーダ出力信号とし２、マルチプレ
クサに人力する構成とすることもでき、よりコンパクト
に自己訂正メモリを実現できる。
以上説明１〜たまうに、本発明は自己訂正半導体メモリ
において、１つの水平群あるいは垂直群を形成するビッ
ト数に対応する単位でグループ化した物理的に隣接して
位置■る複数のメモリセルおよび検査セルの各々を同一
水平群およびロー垂直群に属させないように水平群およ
び垂直群選択スイッチを制御した構成であるので、水平
群パリティチェック回路を垂直群パリティチェック回路
と全（同様の回路構成で実現でき、１人カバリテイ回路
数の削減による付加回路の小規模化と、同じ回路構成で
の水平群および垂直群パリディチェックによる回路動作
のバランス化、高速化２四時に期待できるという利点が
ある。
において、１つの水平群あるいは垂直群を形成するビッ
ト数に対応する単位でグループ化した物理的に隣接して
位置■る複数のメモリセルおよび検査セルの各々を同一
水平群およびロー垂直群に属させないように水平群およ
び垂直群選択スイッチを制御した構成であるので、水平
群パリティチェック回路を垂直群パリティチェック回路
と全（同様の回路構成で実現でき、１人カバリテイ回路
数の削減による付加回路の小規模化と、同じ回路構成で
の水平群および垂直群パリディチェックによる回路動作
のバランス化、高速化２四時に期待できるという利点が
ある。
第１図（α）（Ａ） （Ｃ１は、本発明の原理説明用図
面を示す。第２図は本発明の実施例回路を示す。第３図
は従来の自己訂正半導体メモリの改良構成例である。 図において、 １・・・メモリセル、２・・・パリティセル、３・・・
ワード線、４・・・ビット線、５・・・パリティビット
ｉ、６・・・コラムデコーダ、６−１・・・下位コラム
デコーダ、６−２・・・上位コラムデコーダ、７・・・
マルチプレクサ、８・・・１人カバリティ回路、９・・
・水平群パリティチェック回路、１０．１０’・・・水
平群選択スイッチ、１１゜１１′・・・垂直群選択スイ
ッチ、１２・・・水平群、１３・・・垂直群 （ａ） 第 １ 図 ■続補正書 昭和６１年 ３月／２日 １、事件の表示 昭和６０年特許願第２５３３９６号 ２、発明の名称 自己訂正半導体メモリ ３、補正をする者 事件との関係 特許出願人 住 所 東京都ト代田区内幸町１丁目１番６号名 称
＜４２２）日本電信電話株式会社代表、Ｈ゛ 真
藤 恒 ４、代理人 住 所 東京都豊島区南長崎２丁目５番２号７、 ？
ｌｌｉ 正（７） 内容 別’ＩＩＩＥ Ｏ：） ＄
Ｑ（↑）明細書筒１頁４行目から同第１２頁９行目の
特許請求の範囲を下記の通りに補正ず・τ）。 ［情報を記憶する複数のメモリセルと、メモリ内で発生
するビット誤りを検出するための情報を記１９シ該メモ
リセルの情報とともに水平垂直パリティ符号を形）戊す
る複数の検査セルと、前記複数のメモリセルおよび検査
セルを同時に選択するワード線と、１宙記メモリセルと
情（Ｕのやり取りを行うビ゛ント線と、前記検査セルと
情報のやり取りを行う検査ビット線と、検査対象のメモ
リセルがルしている符号グループ内の検査対象０メモリ
セルを含む水平群および垂直群に属するビット、線情報
と検査ヒラ１−線情報をコラムデコート信号を利用して
選択するスイッチと、２つの基準電圧“Ｈ”。 “’ Ｌ”を伝達する経路をスイッチする手段が多段接
続され、かつ前記スイ・ンチからの複数の信号が人力さ
れることによりバｇテ・イチュ′ツクを行う手段と、前
記ノマリテイヂエ・ツクを行う手段の出力を用いてビッ
ト誤りを自動的に訂正する誤り訂正回路とを具備する半
導体メモリｊ、こおいて、該１つの水平群あるいは垂直
１１Ｔを形成するピッｔ−ａＳこ対１芯するｃｈ′Ｌ位
でグループ化した物理的に隣接して位置する複数のメモ
リセルおよび検査セルの各ノＪが、同一の水平群および
同一の垂直群に属さないように、検査セルの物理的配置
ならびに該ス・イツ十の選択論理を制御したことを特徴
とする自己訂正半導体メモリ。」 以上 昭和（）１丁１”７Ｊ コ −ｔ［コ差ｆｉｔ−Ｊ′
−ＩＬ２．ン４１１丁−２） １、事件の表）、 昭を目００年特許願第２５３３９ （ｉさ２、発明の名
称 自己訂正半導体メモリ ３、７Ｊ正を−４−る省 事（〕１との関係 侍シ１出願人 住 所 東京都千代Ｉ１１区内幸町［丁ｌ」［番６号
名 称 （４２２）Ｅ］本電信ｊｈ話株式会社代表ｈ
真 胚 恒 ４、代理人 住 所 東京都攪島区南長崎２丁Ｌｌ ５番２号（」
）明細書第３頁第２行の「体のワード線」を１１（ａｙ
ｆｆｕ＠−ｉｎ ＋ｐ ｍ Ｉｔ ｉ ７ （
ａ＞（ｂ＞ ９ 、 ’ｘ−」 ４〜子４≦
イ′１゛回准り桁３１コ（（ＩＩ（ｂフめ」ソオ財工１
ろ。 （ａ） 第 １ 図
面を示す。第２図は本発明の実施例回路を示す。第３図
は従来の自己訂正半導体メモリの改良構成例である。 図において、 １・・・メモリセル、２・・・パリティセル、３・・・
ワード線、４・・・ビット線、５・・・パリティビット
ｉ、６・・・コラムデコーダ、６−１・・・下位コラム
デコーダ、６−２・・・上位コラムデコーダ、７・・・
マルチプレクサ、８・・・１人カバリティ回路、９・・
・水平群パリティチェック回路、１０．１０’・・・水
平群選択スイッチ、１１゜１１′・・・垂直群選択スイ
ッチ、１２・・・水平群、１３・・・垂直群 （ａ） 第 １ 図 ■続補正書 昭和６１年 ３月／２日 １、事件の表示 昭和６０年特許願第２５３３９６号 ２、発明の名称 自己訂正半導体メモリ ３、補正をする者 事件との関係 特許出願人 住 所 東京都ト代田区内幸町１丁目１番６号名 称
＜４２２）日本電信電話株式会社代表、Ｈ゛ 真
藤 恒 ４、代理人 住 所 東京都豊島区南長崎２丁目５番２号７、 ？
ｌｌｉ 正（７） 内容 別’ＩＩＩＥ Ｏ：） ＄
Ｑ（↑）明細書筒１頁４行目から同第１２頁９行目の
特許請求の範囲を下記の通りに補正ず・τ）。 ［情報を記憶する複数のメモリセルと、メモリ内で発生
するビット誤りを検出するための情報を記１９シ該メモ
リセルの情報とともに水平垂直パリティ符号を形）戊す
る複数の検査セルと、前記複数のメモリセルおよび検査
セルを同時に選択するワード線と、１宙記メモリセルと
情（Ｕのやり取りを行うビ゛ント線と、前記検査セルと
情報のやり取りを行う検査ビット線と、検査対象のメモ
リセルがルしている符号グループ内の検査対象０メモリ
セルを含む水平群および垂直群に属するビット、線情報
と検査ヒラ１−線情報をコラムデコート信号を利用して
選択するスイッチと、２つの基準電圧“Ｈ”。 “’ Ｌ”を伝達する経路をスイッチする手段が多段接
続され、かつ前記スイ・ンチからの複数の信号が人力さ
れることによりバｇテ・イチュ′ツクを行う手段と、前
記ノマリテイヂエ・ツクを行う手段の出力を用いてビッ
ト誤りを自動的に訂正する誤り訂正回路とを具備する半
導体メモリｊ、こおいて、該１つの水平群あるいは垂直
１１Ｔを形成するピッｔ−ａＳこ対１芯するｃｈ′Ｌ位
でグループ化した物理的に隣接して位置する複数のメモ
リセルおよび検査セルの各ノＪが、同一の水平群および
同一の垂直群に属さないように、検査セルの物理的配置
ならびに該ス・イツ十の選択論理を制御したことを特徴
とする自己訂正半導体メモリ。」 以上 昭和（）１丁１”７Ｊ コ −ｔ［コ差ｆｉｔ−Ｊ′
−ＩＬ２．ン４１１丁−２） １、事件の表）、 昭を目００年特許願第２５３３９ （ｉさ２、発明の名
称 自己訂正半導体メモリ ３、７Ｊ正を−４−る省 事（〕１との関係 侍シ１出願人 住 所 東京都千代Ｉ１１区内幸町［丁ｌ」［番６号
名 称 （４２２）Ｅ］本電信ｊｈ話株式会社代表ｈ
真 胚 恒 ４、代理人 住 所 東京都攪島区南長崎２丁Ｌｌ ５番２号（」
）明細書第３頁第２行の「体のワード線」を１１（ａｙ
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Claims (1)
- 情報を記憶する複数のメモリセルと、メモリ内で発生す
るビット誤りを検出するための情報を記憶し該メモリセ
ルの情報とともに水平垂直パリテイ符号を形成する複数
の検査セルと、前記複数のメモリセルおよび検査セルを
同時に選択するワード線と、前記メモリセルと情報のや
り取りを行うビット線と、前記検査セルと情報のやり取
りを行う検査ビット線と、検査対象のメモリセルが属し
ている符号グループ内の検査対象のメモリセルを含む水
平群および垂直群に属するビット線情報と検査ビット線
情報をコラムデコード信号を利用して選択するスイッチ
と、２つの基準電圧“Ｈ”、“Ｌ”を伝達する経路をス
イッチする手段が多段接続され、かつ前記スイッチから
の複数の信号が入力されることによりパリテイチェック
を行う手段と、前記パリテイチェックを行う手段の出力
を用いてビット誤りを自動的に訂正する誤り訂正回路と
を具備する半導体メモリにおいて、該１つの水平群ある
いは垂直群を形成するビット数に対応する単位でグルー
プ化した物理的に隣接して位置する複数のメモリセルお
よび検査セルの各々が、同一の水平群および同一の垂直
群に属さないように該スイッチの選択論理を制御したこ
とを特徴とする自己訂正半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253396A JPS62112299A (ja) | 1985-11-12 | 1985-11-12 | 自己訂正半導体メモリ |
| US06/926,699 US4747080A (en) | 1985-11-12 | 1986-11-03 | Semiconductor memory having self correction function |
| DE19863638632 DE3638632A1 (de) | 1985-11-12 | 1986-11-11 | Halbleiterspeicher |
| KR1019860009600A KR900009124B1 (ko) | 1985-11-12 | 1986-11-12 | 자기정정기능을 갖춘 반도체메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253396A JPS62112299A (ja) | 1985-11-12 | 1985-11-12 | 自己訂正半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62112299A true JPS62112299A (ja) | 1987-05-23 |
Family
ID=17250787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60253396A Pending JPS62112299A (ja) | 1985-11-12 | 1985-11-12 | 自己訂正半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482396A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253100A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 誤り訂正機能を有する半導体記憶装置 |
-
1985
- 1985-11-12 JP JP60253396A patent/JPS62112299A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253100A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 誤り訂正機能を有する半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482396A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH0697559B2 (ja) * | 1987-09-24 | 1994-11-30 | 三菱電機株式会社 | 半導体記憶装置 |
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