JPS5981689A - 表示装置 - Google Patents
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- JPS5981689A JPS5981689A JP57191450A JP19145082A JPS5981689A JP S5981689 A JPS5981689 A JP S5981689A JP 57191450 A JP57191450 A JP 57191450A JP 19145082 A JP19145082 A JP 19145082A JP S5981689 A JPS5981689 A JP S5981689A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は特に図形表示等に好適する表示装置に関する。
一般に表示装置には表示モニタに表示される表示データ
を格納するメモリが設けられている０表示モニタの表示
画面構成が第１図に示されるように１．０２４ Ｘ １
０２４ドツトの場合、メモリは１０２４Ｘ１０２４ビツ
トの容量を必要とする。１０２４Ｘ１０２４ドツトの表
示画面は、第２図に示されるように各行毎に列方向に所
定ドツト例えば１６ドツト単位で区切られ、各領域毎に
順に１６ビ、トのメモリアドレスＰｉが割シ付けられる
。そして各領域に対応する１６ビツトの表示７Ｊ−タＤ
ｎ、 １６（ｍ”１ ）＋１ ｓＤｎ、１６（＋ｎ−１
）＋２１・・・・・・・・・・”Ｄｎ、１６（ｍ−１）
＋１６ （””１〜．１０２４．ｍ＝１〜６４）は第３
図に示されるように１ビット単位でメモリ１νｉ、
、Ｍ２ 、・・・・・・・・・Ｍ＋６の同一アドレス
位置に分割格納される。
を格納するメモリが設けられている０表示モニタの表示
画面構成が第１図に示されるように１．０２４ Ｘ １
０２４ドツトの場合、メモリは１０２４Ｘ１０２４ビツ
トの容量を必要とする。１０２４Ｘ１０２４ドツトの表
示画面は、第２図に示されるように各行毎に列方向に所
定ドツト例えば１６ドツト単位で区切られ、各領域毎に
順に１６ビ、トのメモリアドレスＰｉが割シ付けられる
。そして各領域に対応する１６ビツトの表示７Ｊ−タＤ
ｎ、 １６（ｍ”１ ）＋１ ｓＤｎ、１６（＋ｎ−１
）＋２１・・・・・・・・・・”Ｄｎ、１６（ｍ−１）
＋１６ （””１〜．１０２４．ｍ＝１〜６４）は第３
図に示されるように１ビット単位でメモリ１νｉ、
、Ｍ２ 、・・・・・・・・・Ｍ＋６の同一アドレス
位置に分割格納される。
ところで、表示モニタがラスクスキャン型の場合、表示
モニタ上に文字または図形等を表示し、残しておくだめ
には、表示データが格納されているメモリＭ１〜Ｍ１６
から一定時間毎に表示データを読み出して表示モーニタ
側に出力し表示するいわゆる画面リフレッシュが必要と
なる。
モニタ上に文字または図形等を表示し、残しておくだめ
には、表示データが格納されているメモリＭ１〜Ｍ１６
から一定時間毎に表示データを読み出して表示モーニタ
側に出力し表示するいわゆる画面リフレッシュが必要と
なる。
この場合、メモリＭ１％Ｍｌ、に対するメモリアドレス
（リフレッシュアドレス）ｉ、１０，１．２・・・・・
・・・・ＦＦＦ１６（添字の１６は１６進表示であるこ
とを示す）、０，１．２・・・・・・・・・とシーケン
シャルに更新され、１６個のメモリＭ１〜Ｍ１６が並列
にリードアクセスされるのが一般的である。これは、メ
モリの読出し時間が一般に表示モニタへのデータ転送時
間よシも長いため、１ビツト当シの読み出し速度を上げ
るためである。
（リフレッシュアドレス）ｉ、１０，１．２・・・・・
・・・・ＦＦＦ１６（添字の１６は１６進表示であるこ
とを示す）、０，１．２・・・・・・・・・とシーケン
シャルに更新され、１６個のメモリＭ１〜Ｍ１６が並列
にリードアクセスされるのが一般的である。これは、メ
モリの読出し時間が一般に表示モニタへのデータ転送時
間よシも長いため、１ビツト当シの読み出し速度を上げ
るためである。
これに対し、メモリＭ１〜Ｍ１ｇに図形等の表示データ
を書き込む場合には、以下に示すように１６ビツト単位
の処理は困難である。一般に図形等のデータは連続した
点の集合である。この連続した点はＤＤＡ （Ｄｉｇｉ
ｔａｌ ＤｉｆｆｅｒｅｎｔｉａｌＡｎａｌｙｚｅｒ）
等で発生されるもので、現在の発生点Ｑから次の発生点
への方向は第４図に示されるようにｐｌ−Ｐ、の８通ジ
の可能性がある。
を書き込む場合には、以下に示すように１６ビツト単位
の処理は困難である。一般に図形等のデータは連続した
点の集合である。この連続した点はＤＤＡ （Ｄｉｇｉ
ｔａｌ ＤｉｆｆｅｒｅｎｔｉａｌＡｎａｌｙｚｅｒ）
等で発生されるもので、現在の発生点Ｑから次の発生点
への方向は第４図に示されるようにｐｌ−Ｐ、の８通ジ
の可能性がある。
この場合、ｐ、、ｐ、を除く６通シの方向は現在の先生
点とは行が異なるので対応するメモリアドレスも異なる
。このため、２点以上の表示データを同時に書き込むこ
とはできない。なお、ＰＩ、Ｐ、のように同一行に点か
発生したときにはメモリアドレスが同一となり２点以上
の書き込みも可能である。しかし、この確率はわずか１
／４ （＝ ２５％）であシ、・・−ドウエア構成も複
雑となるため、メモリへの書込みは１ドツト発生毎に行
なわれているのが一般的である。
点とは行が異なるので対応するメモリアドレスも異なる
。このため、２点以上の表示データを同時に書き込むこ
とはできない。なお、ＰＩ、Ｐ、のように同一行に点か
発生したときにはメモリアドレスが同一となり２点以上
の書き込みも可能である。しかし、この確率はわずか１
／４ （＝ ２５％）であシ、・・−ドウエア構成も複
雑となるため、メモリへの書込みは１ドツト発生毎に行
なわれているのが一般的である。
ＤＤＡによる１ドツトの点の発生は例えば約１００ ｎ
Ｒで可能である。これに対しメモリアクセス時間は一般
に４００〜５００ ｎａ必要である。
Ｒで可能である。これに対しメモリアクセス時間は一般
に４００〜５００ ｎａ必要である。
したがって、メモリへの書込みが１ド＆）発生毎に行な
われる従来の表示装置りでは、 ＤＤＡは１ドツトの点
を発生した後、対応する点の表示データのメモリへの書
込みが終了するまで約３００〜４００ ｎ８（表示のだ
めの読み出し時間が更に加算される）次の点の発生を待
だされる欠点があった。すなわち、′従来の表示装置で
は表示データ書き込み時のメモリアクセス速度が遅いた
め、ＤＤＡによる点の発生速度の高速性が充分に活かさ
れない欠点があった。また、この欠点を解消するために
は高速メモリを使用すればよいが、高価格となるので実
現性に乏しかった。
われる従来の表示装置りでは、 ＤＤＡは１ドツトの点
を発生した後、対応する点の表示データのメモリへの書
込みが終了するまで約３００〜４００ ｎ８（表示のだ
めの読み出し時間が更に加算される）次の点の発生を待
だされる欠点があった。すなわち、′従来の表示装置で
は表示データ書き込み時のメモリアクセス速度が遅いた
め、ＤＤＡによる点の発生速度の高速性が充分に活かさ
れない欠点があった。また、この欠点を解消するために
は高速メモリを使用すればよいが、高価格となるので実
現性に乏しかった。
本発明は上記事情に鑑みてなされたものでその目的は、
メモリ（リフレッシュ・ぐターンメモリ）に対する表示
データの書き込みが複数ドツト単位で行なえ、もって高
速メモリを使用することなく１ドツト当シの書き込み速
度を向上することができ、点列発生の高速化が図れる表
示装置を提供することにある。
メモリ（リフレッシュ・ぐターンメモリ）に対する表示
データの書き込みが複数ドツト単位で行なえ、もって高
速メモリを使用することなく１ドツト当シの書き込み速
度を向上することができ、点列発生の高速化が図れる表
示装置を提供することにある。
〔発明の概要〕
本発明では表示モニタの表示画面分の表示ドツトデータ
（表示データ）が格納されるメモリを、１ワードが２ｔ
ビツトのメモリパンクを２を個用いて構成している。こ
のメモリをアクセスするために表示画面の表示ドツト位
置に対応した行アドレスと列アドレスとからなるアドレ
スが保持されるアドレスレノスタを設けている。
（表示データ）が格納されるメモリを、１ワードが２ｔ
ビツトのメモリパンクを２を個用いて構成している。こ
のメモリをアクセスするために表示画面の表示ドツト位
置に対応した行アドレスと列アドレスとからなるアドレ
スが保持されるアドレスレノスタを設けている。
また、本発明では、上記列アドレスの下位ｔビットに続
くｔピッ）ｘに応じて２を個のメモリパンクに対するア
ドレスの一部となるそれぞれ異なる２を種のｔビットデ
ータを生成する手段と、この手段によって生成される上
記２を種のｔビットデータを対応する上記２を個のメモ
リパンクへ出力するか、或いは上記行アドレスの下位ｔ
ビットｙを上記各メモリパンクへそれぞれ出力するかを
切シ換える選択回路とを設け、上記行アドレスの下位ｔ
ビットを除く上位ビットと上記選択回路から対応するメ
モリパンクに出方されるデータと上記列アドレスの下位
２ｔビツトを除く上位ビットとの連結情報を当該メモリ
パンクに対するメモリアドレスとしている。こうするこ
とによって表示画面上の行の異なる複数の表示ドラ）ｆ
−夕の書き込みと、同一行の複数の表示ドツトデータの
読み出しが可能となる。
くｔピッ）ｘに応じて２を個のメモリパンクに対するア
ドレスの一部となるそれぞれ異なる２を種のｔビットデ
ータを生成する手段と、この手段によって生成される上
記２を種のｔビットデータを対応する上記２を個のメモ
リパンクへ出力するか、或いは上記行アドレスの下位ｔ
ビットｙを上記各メモリパンクへそれぞれ出力するかを
切シ換える選択回路とを設け、上記行アドレスの下位ｔ
ビットを除く上位ビットと上記選択回路から対応するメ
モリパンクに出方されるデータと上記列アドレスの下位
２ｔビツトを除く上位ビットとの連結情報を当該メモリ
パンクに対するメモリアドレスとしている。こうするこ
とによって表示画面上の行の異なる複数の表示ドラ）ｆ
−夕の書き込みと、同一行の複数の表示ドツトデータの
読み出しが可能となる。
但し、両機能が発揮されるためには、更に次の構成が必
要となる。これは、表示画面中の２′×２′ドツトのマ
トリクスに対応した２Ｌ×２Ｌビツトの表示ドツトデー
タを上記メモリに書き込むために当該ｒ−夕を上記Ｘに
応じて２′ビットｉ位で上記２Ｌ個のメモリパンクに切
換え出力するマルチルクサと、画面リフレッシュ時に上
記２′個のメモリパンクから読み出される２Ｌ×２ｔビ
ツトの表示ドツトデータの並びを上記ｙに応じて２′ビ
ット単位で並び換えるガマルチグレクサである。
要となる。これは、表示画面中の２′×２′ドツトのマ
トリクスに対応した２Ｌ×２Ｌビツトの表示ドツトデー
タを上記メモリに書き込むために当該ｒ−夕を上記Ｘに
応じて２′ビットｉ位で上記２Ｌ個のメモリパンクに切
換え出力するマルチルクサと、画面リフレッシュ時に上
記２′個のメモリパンクから読み出される２Ｌ×２ｔビ
ツトの表示ドツトデータの並びを上記ｙに応じて２′ビ
ット単位で並び換えるガマルチグレクサである。
以下、本発明の一実施例を図面を参照しで説明する。第
５図は表示装置の構成を示すもので、１０は図示せぬ表
示モニタに表示される表示データが格納されるリフレッ
シュパターンメモリである。本実施例における表示モニ
タの表示画面構成は従来例と同様に１０２４ＸＩＵ２４
ドツトである（第１図か照）。メモリ１０はメモリ素子
Ｍ１／〜Ｍ１６′から成っている。これらメモリ素子Ｍ
ｌ′〜Ｍｌ、’は６４ＫＸＩビツト（但しに〜１０２４
）のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎ、ｄｏｍ Ａｃ
ｃｅｓｇＭｅｍｏｒｙ）である。したがってメモリ１０
は１０２４Ｘ １０２４ビツトの容量を有している。１
０２４Ｘ１０２４ドツトの表示画面は、従来例と同様に
各行毎に列方向に１６ドツト単位で区切られ、各領域毎
に順に１６ビツトのメモリアドレスＰｉが割付けられる
（第２図参照）。ところで、１０２４Ｘ１０２４ドツト
の表示画面の任意のドツト位置の行をｎ（ｎ＝１〜１０
２４）、列葡Ｐ（Ｐ＝１〜１０２４）とし、Ｙ ＝ ｎ
−１、ｘ＝ｐ−１とすると、Ｙ、Ｘはそれぞれ１０ビ
ツトで２進表示できる。仮に、メモリ１ｏが１０２４行
Ｘ１０２４列のマトリクス構成のＩＭ×１ビット（但し
、Ｍ＝１０２４Ｋ）ＤＲＡＭであるものとすると、Ｙ、
Ｘはメモリ１０に対する行アドレス、列アドレスとなる
。しかし、本実施例では、メモリ１０は１０２４行×６
４列のマトリクス構成の６４ＫＸ１ビットＤＲＡＭであ
る１６個のメモリ素子Ｍ！′〜Ｍ、６’から成っておシ
、シたがって、Ｙ（上位アドレス）とＸ（下位アドレス
）の連結情報のうちＸの下位４ビツトを除く情報がメモ
リアドレスＰｉとなる（第２図参照）。このとき、Ｘの
下位４ビツトは基本的に１６個のメモリ素子Ｍ１′〜Ｍ
！６′の一つを指定することになる。ここで基本的にと
断わってりるのは次の理由による。すなわち、本実施例
では、１０２４ Ｘ １０２４ドツトの表示画面を各行
毎に列方向に１６ドツト単位で区切って得られる各領域
に対応する１６ビツトの表示データＤｎ、１６（ｍ−１
）＋ｌ ｎ、１６（ｍ−１）＋２”””’Ｄｎ１，６
（ｍ−１）＋１６（ｎ＝１〜１０２１０２４ｌ〜６４）
の各ビット毎の格納先メモリ（メモリ素子Ｍ 、’〜Ｍ
１６′）が従来例のようにビット位置に一義的に対応し
でいないためである。
５図は表示装置の構成を示すもので、１０は図示せぬ表
示モニタに表示される表示データが格納されるリフレッ
シュパターンメモリである。本実施例における表示モニ
タの表示画面構成は従来例と同様に１０２４ＸＩＵ２４
ドツトである（第１図か照）。メモリ１０はメモリ素子
Ｍ１／〜Ｍ１６′から成っている。これらメモリ素子Ｍ
ｌ′〜Ｍｌ、’は６４ＫＸＩビツト（但しに〜１０２４
）のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎ、ｄｏｍ Ａｃ
ｃｅｓｇＭｅｍｏｒｙ）である。したがってメモリ１０
は１０２４Ｘ １０２４ビツトの容量を有している。１
０２４Ｘ１０２４ドツトの表示画面は、従来例と同様に
各行毎に列方向に１６ドツト単位で区切られ、各領域毎
に順に１６ビツトのメモリアドレスＰｉが割付けられる
（第２図参照）。ところで、１０２４Ｘ１０２４ドツト
の表示画面の任意のドツト位置の行をｎ（ｎ＝１〜１０
２４）、列葡Ｐ（Ｐ＝１〜１０２４）とし、Ｙ ＝ ｎ
−１、ｘ＝ｐ−１とすると、Ｙ、Ｘはそれぞれ１０ビ
ツトで２進表示できる。仮に、メモリ１ｏが１０２４行
Ｘ１０２４列のマトリクス構成のＩＭ×１ビット（但し
、Ｍ＝１０２４Ｋ）ＤＲＡＭであるものとすると、Ｙ、
Ｘはメモリ１０に対する行アドレス、列アドレスとなる
。しかし、本実施例では、メモリ１０は１０２４行×６
４列のマトリクス構成の６４ＫＸ１ビットＤＲＡＭであ
る１６個のメモリ素子Ｍ！′〜Ｍ、６’から成っておシ
、シたがって、Ｙ（上位アドレス）とＸ（下位アドレス
）の連結情報のうちＸの下位４ビツトを除く情報がメモ
リアドレスＰｉとなる（第２図参照）。このとき、Ｘの
下位４ビツトは基本的に１６個のメモリ素子Ｍ１′〜Ｍ
！６′の一つを指定することになる。ここで基本的にと
断わってりるのは次の理由による。すなわち、本実施例
では、１０２４ Ｘ １０２４ドツトの表示画面を各行
毎に列方向に１６ドツト単位で区切って得られる各領域
に対応する１６ビツトの表示データＤｎ、１６（ｍ−１
）＋ｌ ｎ、１６（ｍ−１）＋２”””’Ｄｎ１，６
（ｍ−１）＋１６（ｎ＝１〜１０２１０２４ｌ〜６４）
の各ビット毎の格納先メモリ（メモリ素子Ｍ 、’〜Ｍ
１６′）が従来例のようにビット位置に一義的に対応し
でいないためである。
第６図は本実施例における表示データとメモリ素子Ｍ１
′〜Ｍ１６′との対応圏係の一部を示すもので、上段は
表示データ、下段ｅＪ、割シ轟てメモリ素子である。図
示の如く１行目における各領域の１６ビツト表示ｒ−夕
はそのビット位置に対応してＭ１′〜Ｍ、、’が割シ当
てられている。これに対し、２行目における各領域の１
６ビツト表示データは右に４ビット回転／フ卜し／仁状
態のビット位置に対してＭｌ′〜Ｍ１６’が割９描てら
れている。また、３行目、４行目については、上記１６
ビツトの表示データは右にそれぞれ８ピッｌ−１１２ビ
ット回転シフトした状態のビット位置に対してＭ１’〜
Ｍ１６’が割シ当てられている。明らかなように、メモ
リ素子Ｍ１′〜Ｍ１６′はＭ１′〜ｙ１４１のグループ
と、Ｍ５′〜Ｍ８／のグループと、Ｍ９′〜Ｍ、２’の
グループと、Ｍ１３’〜Ｍ１６’のグループとに分けて
取シ扱われる。これら各グループをメモリバンクと称す
ると、メモリ１０は第５図に示さｇるように、Ｍｌ’〜
Ｍ４１から成るメモリバンクＭＢ、 と、Ｍ５′〜Ｍ８
′から成るメモリバンクＭＢ２と、Ｍ４７〜Ｍ１２’か
ら成るメモリバンクＭＢ３と、Ｍ１３’〜Ｍ１６′から
成るメモリバンクＭＢ４とから構成されることになる。
′〜Ｍ１６′との対応圏係の一部を示すもので、上段は
表示データ、下段ｅＪ、割シ轟てメモリ素子である。図
示の如く１行目における各領域の１６ビツト表示ｒ−夕
はそのビット位置に対応してＭ１′〜Ｍ、、’が割シ当
てられている。これに対し、２行目における各領域の１
６ビツト表示データは右に４ビット回転／フ卜し／仁状
態のビット位置に対してＭｌ′〜Ｍ１６’が割９描てら
れている。また、３行目、４行目については、上記１６
ビツトの表示データは右にそれぞれ８ピッｌ−１１２ビ
ット回転シフトした状態のビット位置に対してＭ１’〜
Ｍ１６’が割シ当てられている。明らかなように、メモ
リ素子Ｍ１′〜Ｍ１６′はＭ１′〜ｙ１４１のグループ
と、Ｍ５′〜Ｍ８／のグループと、Ｍ９′〜Ｍ、２’の
グループと、Ｍ１３’〜Ｍ１６’のグループとに分けて
取シ扱われる。これら各グループをメモリバンクと称す
ると、メモリ１０は第５図に示さｇるように、Ｍｌ’〜
Ｍ４１から成るメモリバンクＭＢ、 と、Ｍ５′〜Ｍ８
′から成るメモリバンクＭＢ２と、Ｍ４７〜Ｍ１２’か
ら成るメモリバンクＭＢ３と、Ｍ１３’〜Ｍ１６′から
成るメモリバンクＭＢ４とから構成されることになる。
第７図は上述した表示データとメモリ素子Ｍｌ’〜Ｍ、
、’との対応関係を第３図の従来例と対比させるために
メモリ内表示データ分割格納図の形で示したものである
。第６図および第７図から明らかなように本実施例では
、第１図の表示画面を各行毎に列方向に１６ドツト単位
で区切って得られる領域に対応する１６ビツトの表示デ
ータＤｎ＋ １６（ｍ−１）＋１〜Ｄｎ、１６（ｍ−１
）＋ｆ６ （” ＝ ’ １０２４、ｍ＝１〜６４）の
各ビット毎の割り当て先メモリは、ｎ−１の−［・位２
ビットすなわちＹの下位２ビツトが” ＯＯ” 、”０
１”甲” １０ ” 。
、’との対応関係を第３図の従来例と対比させるために
メモリ内表示データ分割格納図の形で示したものである
。第６図および第７図から明らかなように本実施例では
、第１図の表示画面を各行毎に列方向に１６ドツト単位
で区切って得られる領域に対応する１６ビツトの表示デ
ータＤｎ＋ １６（ｍ−１）＋１〜Ｄｎ、１６（ｍ−１
）＋ｆ６ （” ＝ ’ １０２４、ｍ＝１〜６４）の
各ビット毎の割り当て先メモリは、ｎ−１の−［・位２
ビットすなわちＹの下位２ビツトが” ＯＯ” 、”０
１”甲” １０ ” 。
′１１″のいずれであるかによって次のように異なる。
１）”００”の場合
Ｄｎ、１６（ｍ−１）＋Ｉ ｎ、１６（ｍ−１）＋４
″ＭＢｌ〜Ｄ Ｄｎ１１６（ｍ−１）＋５ ｎ、１６（ｍ−１）
＋８’″ＭＢ２〜Ｄ Ｄｎ、１６（ｍｌ）＋９ ｎ、１６（ｍ−１）ｊ１２
″ＭＢ３〜Ｄ Ｄｎ、１６（ｍｌ）−Ｎ５ ｎ、１６（ｍ−１）＋
＋６″ｈｉ Ｂ ４〜Ｄ ２）’０１”の場合 Ｄｎ、１６（ｍ−１Ｊ＋Ｉ ｎ、１６（ｍ−１）＋４
″Ｍ Ｂ ２〜Ｄ Ｄｎ、１６（ｍ−１）＋５ ｎ、１６（ｍ−１
）＋８″Ｍ Ｂ ３〜Ｄ Ｄｎ、１６（ｍ−１）＋９ ｎ、１６（ｍ−１）＋１
２″ＭＢ４〜Ｄ Ｄｎ、１６（ｍ−１）＋１５ ｎ、１６（ｍ−１）＋
１６″Ｍ Ｂ １〜Ｄ ３）’１０’の場合 Ｄｎ、１６（ｍ−１）＋Ｉ ｎ、１６（ｍ−１）＋４
″ＭＢｇ〜Ｄ Ｄｎ、１６（ｍ−１）＋５〜Ｄｎ、１６（ｍ−１）＋８
→Ｍ Ｂ ４Ｄｎ、１６（ｍ−１）＋９ ｎ、１６（
ｍ−１）＋１２″ＭＢ。
″ＭＢｌ〜Ｄ Ｄｎ１１６（ｍ−１）＋５ ｎ、１６（ｍ−１）
＋８’″ＭＢ２〜Ｄ Ｄｎ、１６（ｍｌ）＋９ ｎ、１６（ｍ−１）ｊ１２
″ＭＢ３〜Ｄ Ｄｎ、１６（ｍｌ）−Ｎ５ ｎ、１６（ｍ−１）＋
＋６″ｈｉ Ｂ ４〜Ｄ ２）’０１”の場合 Ｄｎ、１６（ｍ−１Ｊ＋Ｉ ｎ、１６（ｍ−１）＋４
″Ｍ Ｂ ２〜Ｄ Ｄｎ、１６（ｍ−１）＋５ ｎ、１６（ｍ−１
）＋８″Ｍ Ｂ ３〜Ｄ Ｄｎ、１６（ｍ−１）＋９ ｎ、１６（ｍ−１）＋１
２″ＭＢ４〜Ｄ Ｄｎ、１６（ｍ−１）＋１５ ｎ、１６（ｍ−１）＋
１６″Ｍ Ｂ １〜Ｄ ３）’１０’の場合 Ｄｎ、１６（ｍ−１）＋Ｉ ｎ、１６（ｍ−１）＋４
″ＭＢｇ〜Ｄ Ｄｎ、１６（ｍ−１）＋５〜Ｄｎ、１６（ｍ−１）＋８
→Ｍ Ｂ ４Ｄｎ、１６（ｍ−１）＋９ ｎ、１６（
ｍ−１）＋１２″ＭＢ。
〜Ｄ
Ｄｎ、１６（ｍｌ）＋１３ ｎ、１６（ｍ−１）＋
１６″ＭＢ２〜Ｄ ４）’ １１ ”の場合 Ｄｎ 、 ｊ ６ （ｍ−１）＋１″′″” ＋ ’
６ （ｍ−１）＋４°ＭＢ４Ｄｎ、１６（ｍｌ）＋５
１．１６（ｍ−１）＋８″ＭＢｌ〜Ｄ Ｄｎ、１６（ｍ−１）＋９ ｎ、１６（ｍ−１）
＋１２″Ｍ、Ｂ２〜Ｄ Ｄｎ、１６（ｍ−１）＋１３ ｎ、１６（ｍ−１）
＋１６″ＭＢ３〜Ｄ なお、ｎ（［示画回の行位置）−１が１６ビツトのメモ
リアドレスＰｉの上位１０ビツト（行アドレスＹ）に対
応し、ｍ（表示画面の列方向を１６列単位で区切った各
区切シに順番に付された番号）−１がメモリアドレスＰ
ｉの下位６ビツト（すなわち１０ビツトの列アドレスＸ
の下位４ビツトを除く上位部分）に対応していることは
言う間でもない。
１６″ＭＢ２〜Ｄ ４）’ １１ ”の場合 Ｄｎ 、 ｊ ６ （ｍ−１）＋１″′″” ＋ ’
６ （ｍ−１）＋４°ＭＢ４Ｄｎ、１６（ｍｌ）＋５
１．１６（ｍ−１）＋８″ＭＢｌ〜Ｄ Ｄｎ、１６（ｍ−１）＋９ ｎ、１６（ｍ−１）
＋１２″Ｍ、Ｂ２〜Ｄ Ｄｎ、１６（ｍ−１）＋１３ ｎ、１６（ｍ−１）
＋１６″ＭＢ３〜Ｄ なお、ｎ（［示画回の行位置）−１が１６ビツトのメモ
リアドレスＰｉの上位１０ビツト（行アドレスＹ）に対
応し、ｍ（表示画面の列方向を１６列単位で区切った各
区切シに順番に付された番号）−１がメモリアドレスＰ
ｉの下位６ビツト（すなわち１０ビツトの列アドレスＸ
の下位４ビツトを除く上位部分）に対応していることは
言う間でもない。
再び第５図を参照すると、１１はメモリ１０をアクセス
するためのアドレスが保持感れる２０ビツトのアドレス
レジスタ（以下、ＡＲと称する）である。ＡＲＩＪに保
持されるアドレスは表示画面の表示ドツト位置に対応す
る行アドレスＹ（１０ビツト）と列アドレスＸ（１０ビ
ツト）との連結情報である。１２ｔｄ、ＡＲｌｌのビッ
ト０〜ビツト７の出力すなわちＹの上位８ビツトの転送
路としてのアドレスバス、ノ３はＡＲＩＪのビット１０
〜ビツト１５の出力すなわちＸの上位６ビツトの転送路
としてのアドレスバスである。１４１〜１４４はＡＲＩ
Ｉのビット１６．１７の出力！（２ビツト）を２ビツト
情報ＦＫ変換する変換回路である。変換回路１４１〜１
４４０入力Ｘに対する変換出力Ｆの関係は第１表に示さ
れる通シである。
するためのアドレスが保持感れる２０ビツトのアドレス
レジスタ（以下、ＡＲと称する）である。ＡＲＩＪに保
持されるアドレスは表示画面の表示ドツト位置に対応す
る行アドレスＹ（１０ビツト）と列アドレスＸ（１０ビ
ツト）との連結情報である。１２ｔｄ、ＡＲｌｌのビッ
ト０〜ビツト７の出力すなわちＹの上位８ビツトの転送
路としてのアドレスバス、ノ３はＡＲＩＪのビット１０
〜ビツト１５の出力すなわちＸの上位６ビツトの転送路
としてのアドレスバスである。１４１〜１４４はＡＲＩ
Ｉのビット１６．１７の出力！（２ビツト）を２ビツト
情報ＦＫ変換する変換回路である。変換回路１４１〜１
４４０入力Ｘに対する変換出力Ｆの関係は第１表に示さ
れる通シである。
第１表
１５１〜１５４は選択回路（以下、ＳＥＬと称する）で
ある。ＳＥＬ １５． （１＝１〜４）は変換回路１４
１の出力（Ｆ）またはＡＲＩＩのビット８．９の出力ｙ
（２ビツト）のいずれか一方を選択する。ＳＥＬ １５
ｉはマイクロプロセッサなどの上位装置（図示せず）か
らのアクセスの場合変換回路１４ｉの出力（Ｆ）を選択
し、画面リフレッシ−のためのアクセスの場合Ａｋｔｌ
ｌのビット８，９の出力ｙを選択するようになっている
。しかして、アドレスバス１２上の情報（Ｙの上位８ビ
ツト）と、ＳＥＬ １５ｔ （ｉ−１〜４）の選択出力
（２ビツト）と、アドレスバス１３上の情報（Ｘの上位
６ビツト）との連結情報は、メモリパンクＭＢｉに対す
るメモリアドレスとして描該メモリバンクＭＢ、に導か
れる。なお、アドレスバス１２上の情報はメモリアドレ
スの上位アドレス、アドレスバス１３上の情報は同じく
下位アドレスとなる。
ある。ＳＥＬ １５． （１＝１〜４）は変換回路１４
１の出力（Ｆ）またはＡＲＩＩのビット８．９の出力ｙ
（２ビツト）のいずれか一方を選択する。ＳＥＬ １５
ｉはマイクロプロセッサなどの上位装置（図示せず）か
らのアクセスの場合変換回路１４ｉの出力（Ｆ）を選択
し、画面リフレッシ−のためのアクセスの場合Ａｋｔｌ
ｌのビット８，９の出力ｙを選択するようになっている
。しかして、アドレスバス１２上の情報（Ｙの上位８ビ
ツト）と、ＳＥＬ １５ｔ （ｉ−１〜４）の選択出力
（２ビツト）と、アドレスバス１３上の情報（Ｘの上位
６ビツト）との連結情報は、メモリパンクＭＢｉに対す
るメモリアドレスとして描該メモリバンクＭＢ、に導か
れる。なお、アドレスバス１２上の情報はメモリアドレ
スの上位アドレス、アドレスバス１３上の情報は同じく
下位アドレスとなる。
１６はマイクロプロセッサなどの上位装置（図示せず）
から供給される１６ビツトの書き込み用表示データが保
持される書き込みデータレノスタ（以下、ＷＤＲと称す
る）、１７ｐＪ、マルチプレクサ（以下、ＭＰＸと称す
る）である。
から供給される１６ビツトの書き込み用表示データが保
持される書き込みデータレノスタ（以下、ＷＤＲと称す
る）、１７ｐＪ、マルチプレクサ（以下、ＭＰＸと称す
る）である。
ＭＰＸ １７はＷＤＲ１６（７）ビット０〜ビツト３の
出力Ａが入力される入力端子ＩＮＩと、同じくビット４
〜ビツト７の出力Ｂが入力される入力端子ＩＮ２と、同
じくビット８〜ビツト１１の出力Ｃが入力される入力端
子ＩＮＳと、同じくビット１２〜ピツト１５の出力りが
入力される入力輻１子ＩＮ４と、出力端子ＯＵＴ １〜
ＯＵＴ ４とを備えている。ＭＰＸ １７は入力Ａ〜Ｄ
の出力光をｋＲｌｌのピッ）１６．１７の出力Ｘに応じ
て切シ換えるもので、その関係は第２表に示される通り
である。
出力Ａが入力される入力端子ＩＮＩと、同じくビット４
〜ビツト７の出力Ｂが入力される入力端子ＩＮ２と、同
じくビット８〜ビツト１１の出力Ｃが入力される入力端
子ＩＮＳと、同じくビット１２〜ピツト１５の出力りが
入力される入力輻１子ＩＮ４と、出力端子ＯＵＴ １〜
ＯＵＴ ４とを備えている。ＭＰＸ １７は入力Ａ〜Ｄ
の出力光をｋＲｌｌのピッ）１６．１７の出力Ｘに応じ
て切シ換えるもので、その関係は第２表に示される通り
である。
第２表
ＭＰＸ １７の出力端子ＯＵＴ １〜ＯＵＴ ４がらの
出力はメモリパンクＭＤＩ−ＭＢ４に導かれる。
出力はメモリパンクＭＤＩ−ＭＢ４に導かれる。
１８．１９はデマルチプレクサ（以下、ＤＭＰＸと称す
る）である。ＤＭＰＸ １８ 、１９はそれぞれメモリ
パンクＭＢｌからの読み出しデータａが入力される入力
端子ＩＮＪと、メモリパンクＭＢ２からの読み出しデー
タｂが入力される入カ端チェＮ２と、メモリパンクＭＢ
３からの読み出しデータＣが入力される入力端子ＩＮＪ
と、メモリパンクＭＢ、からの読み出しデータｄが入力
される入力端子ＩＮ４と、出力端子ＯＵＴ １〜０ＵＴ
４とを備えている。ＤＭＰＸＩ Ｂ 、 １９は入力ａ
％ ｄの出力光をそれぞれｋＲｌｌのピッ）１６．１
７の出力ｘ、ＡＲＩＩのピッ）８．９の出力ｙに応じて
切シ換え、一定の並びに榎元するもので、その関係は第
３表に示される通りである。
る）である。ＤＭＰＸ １８ 、１９はそれぞれメモリ
パンクＭＢｌからの読み出しデータａが入力される入力
端子ＩＮＪと、メモリパンクＭＢ２からの読み出しデー
タｂが入力される入カ端チェＮ２と、メモリパンクＭＢ
３からの読み出しデータＣが入力される入力端子ＩＮＪ
と、メモリパンクＭＢ、からの読み出しデータｄが入力
される入力端子ＩＮ４と、出力端子ＯＵＴ １〜０ＵＴ
４とを備えている。ＤＭＰＸＩ Ｂ 、 １９は入力ａ
％ ｄの出力光をそれぞれｋＲｌｌのピッ）１６．１
７の出力ｘ、ＡＲＩＩのピッ）８．９の出力ｙに応じて
切シ換え、一定の並びに榎元するもので、その関係は第
３表に示される通りである。
ＯＵＴ ４からの出力の連結情報（１６ビツト）がそれ
ぞれ保持される読み出しデータレソスタ（以下ＲＤＲと
称する）である。ＲＤＲ２０の出カ′１メモリ１０から
の抗み出しデータとして上位装置（図示せず）に導かれ
る。また、ＲＤＲ２１の出力は１ビツトずつ表示モニタ
（図示せず）に導かれる。すなわちＲＤＲ２１はシフト
レジスタであ５、ＲＤＲ，？Ｊに保持されている１６ビ
ツトのデータは上位ビットより順Ｋｍ示モニタ側にシフ
ト出力される。
ぞれ保持される読み出しデータレソスタ（以下ＲＤＲと
称する）である。ＲＤＲ２０の出カ′１メモリ１０から
の抗み出しデータとして上位装置（図示せず）に導かれ
る。また、ＲＤＲ２１の出力は１ビツトずつ表示モニタ
（図示せず）に導かれる。すなわちＲＤＲ２１はシフト
レジスタであ５、ＲＤＲ，？Ｊに保持されている１６ビ
ツトのデータは上位ビットより順Ｋｍ示モニタ側にシフ
ト出力される。
次に本発明の一実施例の動作を説明する。ます、画面リ
フレッシ−のためにメモリ１０の内容を読み出す場合に
ついて説明する。この場合、読み出し対象となる表示画
面位置に対応するアドレスＹ十ＸがＡＲＩＩに保持され
る。同一の行アドレスＹに対する１６ビツトの表示デー
タＤｎ、１６（ｍ−１）＋１ ｎ、１６（ｍ−１）＋
１６の列アト′、ｘＸの下〜Ｄ 位４ビットはそれぞれ異なるが、アドレスＹ十Ｘとして
は下位４ビツトが無視されてＡＲＩＩに保持される。な
お、先頭の表示データ’ｎ＋１６（ｍ−１）＋１の行、
列を示すアドレスであってもよい。画面リフレッシュの
場合、５ＥＬＪ５１〜１５４はＡＲＪＪのビット８，９
の出力ｙ１すなわちＹの下位２ビツトを選択する。この
結果、メモリバンクＭＢ、−ＭＢ、に灼するメモリアド
レスＵ、Ｙ（１０ビツト）と、Ｘの上位６ビツトとの連
結情報（これは第２図のＰ、に一致する）となる。しか
して、メモリパンクＭＢ、〜ＭＢ４の同一番地からそれ
ぞれ４ビツトの読み出しデータａ −ｄが読み出される
。これらデータａ〜ｄはＤＭＰＸＩ ８ 、１９の対応
する入力端子ＩＮ７〜ＩＮ４に入力される。ＤＭＰＸＩ
８ 、１９は入力端子ＩＮＪ〜ＩＮ４に入力されたデ
ータａ −ｄの出力光を上記ｙ（Ｙの下位２ビツト）に
応じて切換える。本実施例では画面リフレッシュの場合
、ＲＤＲ２０、２１のうちＲＤＲ２１だけが動作するよ
うになっているので、当該ＲＤＲ２１に対応するＤＭＰ
Ｘ １９の動作を説明する。ＤＭＰＸ １９はｙが００
＃の場合、第３表に示したように人力ａ〜ｄをそのまま
対応する出力端子ＯＵＴ １〜０ＵＴ４から出力する。
フレッシ−のためにメモリ１０の内容を読み出す場合に
ついて説明する。この場合、読み出し対象となる表示画
面位置に対応するアドレスＹ十ＸがＡＲＩＩに保持され
る。同一の行アドレスＹに対する１６ビツトの表示デー
タＤｎ、１６（ｍ−１）＋１ ｎ、１６（ｍ−１）＋
１６の列アト′、ｘＸの下〜Ｄ 位４ビットはそれぞれ異なるが、アドレスＹ十Ｘとして
は下位４ビツトが無視されてＡＲＩＩに保持される。な
お、先頭の表示データ’ｎ＋１６（ｍ−１）＋１の行、
列を示すアドレスであってもよい。画面リフレッシュの
場合、５ＥＬＪ５１〜１５４はＡＲＪＪのビット８，９
の出力ｙ１すなわちＹの下位２ビツトを選択する。この
結果、メモリバンクＭＢ、−ＭＢ、に灼するメモリアド
レスＵ、Ｙ（１０ビツト）と、Ｘの上位６ビツトとの連
結情報（これは第２図のＰ、に一致する）となる。しか
して、メモリパンクＭＢ、〜ＭＢ４の同一番地からそれ
ぞれ４ビツトの読み出しデータａ −ｄが読み出される
。これらデータａ〜ｄはＤＭＰＸＩ ８ 、１９の対応
する入力端子ＩＮ７〜ＩＮ４に入力される。ＤＭＰＸＩ
８ 、１９は入力端子ＩＮＪ〜ＩＮ４に入力されたデ
ータａ −ｄの出力光を上記ｙ（Ｙの下位２ビツト）に
応じて切換える。本実施例では画面リフレッシュの場合
、ＲＤＲ２０、２１のうちＲＤＲ２１だけが動作するよ
うになっているので、当該ＲＤＲ２１に対応するＤＭＰ
Ｘ １９の動作を説明する。ＤＭＰＸ １９はｙが００
＃の場合、第３表に示したように人力ａ〜ｄをそのまま
対応する出力端子ＯＵＴ １〜０ＵＴ４から出力する。
したがって、ＲＤＲ２１の内容はａ、ｂ、ｃ、ｄの連結
情報となる。これに対し、ｙがｌ＋０１ｊ′の場合、Ｄ
ＭＰＸ １９の出力端子ＯＵＴ １〜ＯＵＴ ４からの
出力は第３表から明らかなようにす、ｃ、ｄ、ａとなる
。ところでｙが０１″の行位置の１６ビツトの表示デー
タは、前述したように先頭の４ビツトがメモリパンクＭ
Ｂ。
情報となる。これに対し、ｙがｌ＋０１ｊ′の場合、Ｄ
ＭＰＸ １９の出力端子ＯＵＴ １〜ＯＵＴ ４からの
出力は第３表から明らかなようにす、ｃ、ｄ、ａとなる
。ところでｙが０１″の行位置の１６ビツトの表示デー
タは、前述したように先頭の４ビツトがメモリパンクＭ
Ｂ。
に、次の４ビツトがメモリパンクＭ Ｂ ３に、更に次
の４ビツトがメモリパンクＭＢ４に−そして後尾の４ビ
ツトがメモリパンクＭＢＩにというように、ｌバンクず
つずれて格納されている。
の４ビツトがメモリパンクＭＢ４に−そして後尾の４ビ
ツトがメモリパンクＭＢＩにというように、ｌバンクず
つずれて格納されている。
そこでＤＭＰＸ Ｉ ９による出力切９換えによって１
パンクのずれを補正することによって表示画面に対応し
て正しくビット配列された１６ビツトの表示データＤｎ
Ｈ１６（ｍ−１）＋１ ｎ、１６（ｍ−１）＋１６が
ＲＤＲ〜Ｄ ２ノに読み出される。これは、ｙが１０”、 ”１１″
′の場合も同様で、前者の場合には、ＤＭＰＸＩ９によ
る出力切り換えで２パンクのずれが補正され、後者の場
合には同じく３パンクのずれが補正される。
パンクのずれを補正することによって表示画面に対応し
て正しくビット配列された１６ビツトの表示データＤｎ
Ｈ１６（ｍ−１）＋１ ｎ、１６（ｍ−１）＋１６が
ＲＤＲ〜Ｄ ２ノに読み出される。これは、ｙが１０”、 ”１１″
′の場合も同様で、前者の場合には、ＤＭＰＸＩ９によ
る出力切り換えで２パンクのずれが補正され、後者の場
合には同じく３パンクのずれが補正される。
次にＤＤＡＵ路などから発生される点列を上位装置によ
ってメモリ１０に書き込む場合について説明する。本実
施例において、メモリ１０への書き込みは第１図の鉄水
画面における４Ｘ４ドツトを単位として行なわれる。但
し、４Ｘ４ドツトのマトリクスの表示画面上の行をｋ。
ってメモリ１０に書き込む場合について説明する。本実
施例において、メモリ１０への書き込みは第１図の鉄水
画面における４Ｘ４ドツトを単位として行なわれる。但
し、４Ｘ４ドツトのマトリクスの表示画面上の行をｋ。
がある。したがってに行ｊ列に同心する行アドレスＹ１
列アドレスＸのそれぞれ下位２ビツトは００”である。
列アドレスＸのそれぞれ下位２ビツトは００”である。
４×４ビツトの香き込みの場合、ＡＲＩＯには対応する
マトリクスの先頭行、先頭列を示す行アドレスＹと列ア
ドレスＸとの連結情報が保持される。なお、Ｘの下位２
ビツトが無視されていてもよい。
マトリクスの先頭行、先頭列を示す行アドレスＹと列ア
ドレスＸとの連結情報が保持される。なお、Ｘの下位２
ビツトが無視されていてもよい。
王位装置からのメモリアクセスの場合、５ＥＬ１５１〜
１５４は変換回路１４１〜１４４の出力Ｆを選択する。
１５４は変換回路１４１〜１４４の出力Ｆを選択する。
これら変換回路１４１〜１４４の出力Ｆは前記第１表に
示したように人力ＸすなわちＡＲＩＩのピッ）１６．１
７の出力の内容によって決定される。このｘＶｉ表示画
面を各行毎に列方向に１６ドツト単位で区切って得られ
る各領域を更ＶＣ４等分した部分領域（４ドツト領域）
を示している。このＸをそのままメモリアドレスの一部
として使用したのでは、各メモリバンクＭＢ、−ＭＢ４
に対するアドレス位置一となってしまう。この場合、表
示画面上の異なる行位置用のデータがＭＢ、〜ＭＢ４の
同じアドレス位置に書き込まれることになｐ、正しい画
面表示が行なわれなくなってしまう。そこで本実施例で
は、第１表に示したようにメモリパンクＭＨＩ−ＭＢ４
に対応した変換回路１４１〜１４４によシ共通の入力Ｘ
に応じてそれぞれ異なる２ビツトの出力Ｆを変換出力さ
せ、これを行アドレスＹの下位ビットとして用いるよう
にしている。また、前述した説明盤ひに第６図、第７図
から明らかなように１６ビツトの表示データを４等分し
た％４ビットの割り当て先メモリパンクＭＢ、は固定で
はなく、ｌバンクずつ順にずらされている。そこで、変
換回路１４１〜１４４は、対応する４種の出力ＦがＸの
内容に応じて順にずらされるように（第１安参照）構成
されている。
示したように人力ＸすなわちＡＲＩＩのピッ）１６．１
７の出力の内容によって決定される。このｘＶｉ表示画
面を各行毎に列方向に１６ドツト単位で区切って得られ
る各領域を更ＶＣ４等分した部分領域（４ドツト領域）
を示している。このＸをそのままメモリアドレスの一部
として使用したのでは、各メモリバンクＭＢ、−ＭＢ４
に対するアドレス位置一となってしまう。この場合、表
示画面上の異なる行位置用のデータがＭＢ、〜ＭＢ４の
同じアドレス位置に書き込まれることになｐ、正しい画
面表示が行なわれなくなってしまう。そこで本実施例で
は、第１表に示したようにメモリパンクＭＨＩ−ＭＢ４
に対応した変換回路１４１〜１４４によシ共通の入力Ｘ
に応じてそれぞれ異なる２ビツトの出力Ｆを変換出力さ
せ、これを行アドレスＹの下位ビットとして用いるよう
にしている。また、前述した説明盤ひに第６図、第７図
から明らかなように１６ビツトの表示データを４等分し
た％４ビットの割り当て先メモリパンクＭＢ、は固定で
はなく、ｌバンクずつ順にずらされている。そこで、変
換回路１４１〜１４４は、対応する４種の出力ＦがＸの
内容に応じて順にずらされるように（第１安参照）構成
されている。
今、４Ｘ４ドツトの書き込みデータが第８図に示される
ようにＤ５ ＋６〜Ｄｉ ＋８ 、Ｄ６＋ ５〜Ｄ８
＋ ８、Ｄ７ ＊Ｂ ””’Ｄ？ Ｉｌｌ 、Ｄｓ ＋
８〜Ｄ８ ＋８であるものとする。
ようにＤ５ ＋６〜Ｄｉ ＋８ 、Ｄ６＋ ５〜Ｄ８
＋ ８、Ｄ７ ＊Ｂ ””’Ｄ？ Ｉｌｌ 、Ｄｓ ＋
８〜Ｄ８ ＋８であるものとする。
この場合、Ｄ５＋８に対応するＹ、Ｘ はＹ＝０４１
ｓ、Ｘ＝０４１．となる。Ｘ＝０４１６のとき又はｏｉ
’である。Ｘ＝″０．１”のとき、変換回路１４１〜１
４４ノ出力Ｆｌそレソれ１１”、 ”００” 、 ”０
１”。
ｓ、Ｘ＝０４１．となる。Ｘ＝０４１６のとき又はｏｉ
’である。Ｘ＝″０．１”のとき、変換回路１４１〜１
４４ノ出力Ｆｌそレソれ１１”、 ”００” 、 ”０
１”。
＋ｌＯ”となる（第１表参照）。上位装置からのメモリ
アクセスの場合、メモリパンクＭＢｉ（ｉ＝１〜４）に
対するメモリアドレスは、Ｙの上位８ビツトと、変換回
路１４．の出力Ｆと、Ｘの上位６ビツトである。Ｙ＝０
４ｔｓ、Ｘ＝０４１６である本実施例では、Ｙの上位８
ビツトは０００００００１”であシ、Ｘの上位６ビツト
はｏｏｏｏｏｏ″′である。
アクセスの場合、メモリパンクＭＢｉ（ｉ＝１〜４）に
対するメモリアドレスは、Ｙの上位８ビツトと、変換回
路１４．の出力Ｆと、Ｘの上位６ビツトである。Ｙ＝０
４ｔｓ、Ｘ＝０４１６である本実施例では、Ｙの上位８
ビツトは０００００００１”であシ、Ｘの上位６ビツト
はｏｏｏｏｏｏ″′である。
したがって、メモリパンクＭＢ、−ＭＢ４に対するメモ
リアドレスはそれぞれ］ Ｃ０１６、ｌ ００１ｇ、１
４０１６．１８０ｔｓとなる。。
リアドレスはそれぞれ］ Ｃ０１６、ｌ ００１ｇ、１
４０１６．１８０ｔｓとなる。。
一方 書き込みｆ−タＤｓ ｌ ’ａ ””’Ｄｉ ｒ
ＩＩ 、Ｄ６ ＋ ５〜Ｄ！、８、Ｄ７＋５ ””’
Ｄ７＊Ｉ ｓ Ｄ８＋５〜Ｄ８＋８はＷＤＲ１６のそれ
ぞれビット０〜３、ビット４〜７、ビット８〜１１．ビ
ット１２〜１５に保持される。
ＩＩ 、Ｄ６ ＋ ５〜Ｄ！、８、Ｄ７＋５ ””’
Ｄ７＊Ｉ ｓ Ｄ８＋５〜Ｄ８＋８はＷＤＲ１６のそれ
ぞれビット０〜３、ビット４〜７、ビット８〜１１．ビ
ット１２〜１５に保持される。
すなわち４×４ドツトのマトリクスに対応したデータは
、行データ単位で行番号の小さい順にＷＤＲＪ ６のビ
ット０〜３、ビット４〜７、ビット８〜１１．ビット１
２〜１５に保持される。
、行データ単位で行番号の小さい順にＷＤＲＪ ６のビ
ット０〜３、ビット４〜７、ビット８〜１１．ビット１
２〜１５に保持される。
本実施例では、ＷＤＲ１６の出力Ａ−Ｄはそのままメモ
リ１０に専かれていない。これは、上述したように、１
６ビツトの表示データを４等分した各４ビツトの割シ当
て先メモリバンクＭＢｉが固定でなく、ｌバンクずつ順
にずらされているため、出力Ａ−Ｄの出力光メモリバン
クＭＢｉを前記Ｘの内容に応じて切り換える必要がある
からである。この切＃）換えを行なうものがＭＰＸＩ
７である。本実施例のようにｘ＝″０１＃の場合、ＭＰ
Ｘ １７はＷＤＲ１６の出力Ａ （Ｄｓ ＋５−Ｄｓ
ｉ ）、出力Ｂ（Ｄ６ｔｓ〜Ｄｓｔｓ）、出力Ｃ（Ｄ７
１５〜Ｄ７１１１）、出力Ｄ（Ｄｓ ＋ ｓ −Ｉ）ｓ
ｌ ｇ ）をそれぞれ出力端子ＯＵＴ 、？、ＯＵＴ
３、ＯＵＴ ４、ＯＵＴ ｌから切シ換え出力する。
リ１０に専かれていない。これは、上述したように、１
６ビツトの表示データを４等分した各４ビツトの割シ当
て先メモリバンクＭＢｉが固定でなく、ｌバンクずつ順
にずらされているため、出力Ａ−Ｄの出力光メモリバン
クＭＢｉを前記Ｘの内容に応じて切り換える必要がある
からである。この切＃）換えを行なうものがＭＰＸＩ
７である。本実施例のようにｘ＝″０１＃の場合、ＭＰ
Ｘ １７はＷＤＲ１６の出力Ａ （Ｄｓ ＋５−Ｄｓ
ｉ ）、出力Ｂ（Ｄ６ｔｓ〜Ｄｓｔｓ）、出力Ｃ（Ｄ７
１５〜Ｄ７１１１）、出力Ｄ（Ｄｓ ＋ ｓ −Ｉ）ｓ
ｌ ｇ ）をそれぞれ出力端子ＯＵＴ 、？、ＯＵＴ
３、ＯＵＴ ４、ＯＵＴ ｌから切シ換え出力する。
これら各出力端子ＯＵＴ ２ 、ＯＵＴ ３、ＯＵＴ
４、ＯＵＴ １からの出力はそれぞれ対応するメモリパ
ンクＭ Ｂｚ 、Ｍ Ｂｓ 、ＭＢａ 、ＭＤＩに導か
れる。この結果、メモリパンクＭ Ｂ 、の”ＩＣ０１
６”番地にデータＤ８，５〜Ｄｓ＋ｓ（出力Ｄ）が書き
込まれ、メモリパンクＭ Ｂ ２の１００＋ｓ”番地に
データＤ５ ｍ ｓ ”−Ｄｓ ＋ ｓ （出力Ａ）が
書き込まれる。また、メモリパンクＭＢ３の”１４０ｔ
ｓ’ 番地にデータＤ６，５〜Ｄｓ＋ｓ（出力Ｂ）が
書き込まれ、メモリパンクＭＢ、の１８０１＠”番地に
データＤ７，５〜ｎ７＋ｓ（出力Ｃ）が宿き込まれる。
４、ＯＵＴ １からの出力はそれぞれ対応するメモリパ
ンクＭ Ｂｚ 、Ｍ Ｂｓ 、ＭＢａ 、ＭＤＩに導か
れる。この結果、メモリパンクＭ Ｂ 、の”ＩＣ０１
６”番地にデータＤ８，５〜Ｄｓ＋ｓ（出力Ｄ）が書き
込まれ、メモリパンクＭ Ｂ ２の１００＋ｓ”番地に
データＤ５ ｍ ｓ ”−Ｄｓ ＋ ｓ （出力Ａ）が
書き込まれる。また、メモリパンクＭＢ３の”１４０ｔ
ｓ’ 番地にデータＤ６，５〜Ｄｓ＋ｓ（出力Ｂ）が
書き込まれ、メモリパンクＭＢ、の１８０１＠”番地に
データＤ７，５〜ｎ７＋ｓ（出力Ｃ）が宿き込まれる。
次に画面リフレッシュのためにメモリ１０の内容を読み
出す場合について、前回とは異なり具体的に説明する。
出す場合について、前回とは異なり具体的に説明する。
すなわち本実施例では＠８図に示されるように上述の書
き込今動作でメモリ１０に書き込まれたデータＤ６，５
〜Ｄ８＋Ｉ＋を含む表示画面上の同一行に対応する１６
ビツトの表示データＤ６ ＋ １ ””’、 Ｄｓ ＋
、１６ （すなわち行アドレスＹが”０５１ｇ”で列ア
ドレスＸが’Ｏｏｔｓ ”〜″Ｑｐ １． ＩＩで示さ
れる画面位置のデータ）を＝１み出すものとする。デー
タＤｌｌ＊Ｓ−ｚｎｇ、ｓ ｌ’Ｊ上述したようにメモ
リパンクＭＢ、の”１４０Ｂ、” 番地に１″き込まれ
ている。したがって画面リフレッシュにおいてデータＤ
６，５〜Ｄ６．８が読み出されるためにはメモリパンク
ＭＢ８に対するアドレスが１４０１．” 番地とならな
ければならない。この場合、Ｙは“０００００００１０
１”で、Ｘの上位６ビツトは°’ｏｏｏｏｏｏ” であ
るため、メモリパンクＭＢ。
き込今動作でメモリ１０に書き込まれたデータＤ６，５
〜Ｄ８＋Ｉ＋を含む表示画面上の同一行に対応する１６
ビツトの表示データＤ６ ＋ １ ””’、 Ｄｓ ＋
、１６ （すなわち行アドレスＹが”０５１ｇ”で列ア
ドレスＸが’Ｏｏｔｓ ”〜″Ｑｐ １． ＩＩで示さ
れる画面位置のデータ）を＝１み出すものとする。デー
タＤｌｌ＊Ｓ−ｚｎｇ、ｓ ｌ’Ｊ上述したようにメモ
リパンクＭＢ、の”１４０Ｂ、” 番地に１″き込まれ
ている。したがって画面リフレッシュにおいてデータＤ
６，５〜Ｄ６．８が読み出されるためにはメモリパンク
ＭＢ８に対するアドレスが１４０１．” 番地とならな
ければならない。この場合、Ｙは“０００００００１０
１”で、Ｘの上位６ビツトは°’ｏｏｏｏｏｏ” であ
るため、メモリパンクＭＢ。
〜ＭＢ４に対するメモリアドレスは１４０１６”番地と
なり、ＭＢａからデータＤ６，５〜Ｄ６．８が正しく読
み出される。また、メモリパンクＭＢ、 。
なり、ＭＢａからデータＤ６，５〜Ｄ６．８が正しく読
み出される。また、メモリパンクＭＢ、 。
ＭＢ２ 、ＭＢ４の”ｌ ４０１６ ” 番地にはそ
れぞれＤ６す１３〜Ｄ６ ｅ １６ ＳＤａ ＋１７Ｄ
６＋４ ＳＤ６＋９ゝＤ６ツ１２が格納されており、し
たがってメモリパンクＭＢ。
れぞれＤ６す１３〜Ｄ６ ｅ １６ ＳＤａ ＋１７Ｄ
６＋４ ＳＤ６＋９ゝＤ６ツ１２が格納されており、し
たがってメモリパンクＭＢ。
〜ＭＢ４からの読み出し出力ａ −ｄはそれぞれＤ６＋
１３〜Ｄ８＋１１１ ％ Ｄ６＋ｌ〜Ｄａ ＊ ４
ＳＤａ ＋ ５〜Ｄ６＋８ＳＤ６，９〜Ｄａ＋ｘｔとな
る。そしてこれら読み出し出力ａ −ｄはＤＭＰＸ １
９によってす、ｃ、ｄ、ａに並び換えられる（第３表の
Ｘ＝”０１”の項を参照）。
１３〜Ｄ８＋１１１ ％ Ｄ６＋ｌ〜Ｄａ ＊ ４
ＳＤａ ＋ ５〜Ｄ６＋８ＳＤ６，９〜Ｄａ＋ｘｔとな
る。そしてこれら読み出し出力ａ −ｄはＤＭＰＸ １
９によってす、ｃ、ｄ、ａに並び換えられる（第３表の
Ｘ＝”０１”の項を参照）。
この結果ＲＤＲ２Ｊには１６ビツトの表示データＤｅ
ｌ １ ” Ｄ６ ＊ １８が正しいビット位置に保持
される。
ｌ １ ” Ｄ６ ＊ １８が正しいビット位置に保持
される。
ところで本実施例では、表示画面の４×４ドツトのマト
リクスに対応したデータの読み出しがＤＭＰＸ １ Ｂ
を介して行なえる。この動作は、前切り換えによってＭ
ＰＸ １７と逆の動作が行なわれる点とが違うだけであ
るので説明を省略する。
リクスに対応したデータの読み出しがＤＭＰＸ １ Ｂ
を介して行なえる。この動作は、前切り換えによってＭ
ＰＸ １７と逆の動作が行なわれる点とが違うだけであ
るので説明を省略する。
なお、前記実施例ではＷＤＲ１６とＲＤＲ２０とが独立
して設けられているが、１つのレジスタで兼用するよう
にしてもよい。また前記実施例ではＭＰＸ Ｉ ７の出
力端子ＯＵＴ １〜ＯＵＴ ４からの出力データが独立
してメモリパンクＭ、Ｂ、−ＭＢ４に導かれているが、
ＯＵＴ １〜ＯＵＴ ４からの出力タイミングを変える
ことと、これに合せてメモリパンクＭＢ、−ＭＢ４への
蛙き込みタイミングを変えることにより、共通のデータ
ライン（データバス）を介して共通に導くようにしても
よい。これは、メモリパンクＭＢ、−ＭＢ４の読み出し
出力とＤＭＰＸ７８ 、１９との関係についても同じで
ある。
して設けられているが、１つのレジスタで兼用するよう
にしてもよい。また前記実施例ではＭＰＸ Ｉ ７の出
力端子ＯＵＴ １〜ＯＵＴ ４からの出力データが独立
してメモリパンクＭ、Ｂ、−ＭＢ４に導かれているが、
ＯＵＴ １〜ＯＵＴ ４からの出力タイミングを変える
ことと、これに合せてメモリパンクＭＢ、−ＭＢ４への
蛙き込みタイミングを変えることにより、共通のデータ
ライン（データバス）を介して共通に導くようにしても
よい。これは、メモリパンクＭＢ、−ＭＢ４の読み出し
出力とＤＭＰＸ７８ 、１９との関係についても同じで
ある。
また、前記実施例では、４Ｘ４ドツトのマトリクスに対
応した表示データを書き込み対象とする場合について説
明したが、本発明は８×８ドツトのマトリクスに対応し
た表示データの書き込みなどにも応用することができる
。この場合、前記実施例に対し２倍、従来例に対し４倍
の点列発生←ｉ穆曇禰→速度が得られる。なおメモリと
しては８個のメモリ素子からなるメモリパンクが８個必
要となる。但しｌメモリ素子の必要容量は前記実施例の
ｌ／４となる。
応した表示データを書き込み対象とする場合について説
明したが、本発明は８×８ドツトのマトリクスに対応し
た表示データの書き込みなどにも応用することができる
。この場合、前記実施例に対し２倍、従来例に対し４倍
の点列発生←ｉ穆曇禰→速度が得られる。なおメモリと
しては８個のメモリ素子からなるメモリパンクが８個必
要となる。但しｌメモリ素子の必要容量は前記実施例の
ｌ／４となる。
一般に２×２ドツトのマトリクスに対応した表示データ
を書き込み、同一行の２″Ｘ ２７ビツトの表示データ
を読み出すためには、１ワードが２′ビツトのメモリパ
ンクを２個必要とする。この場合、前記実施例のｘ、ｙ
に相当するビット数はそれぞれ！ビットとなる。
を書き込み、同一行の２″Ｘ ２７ビツトの表示データ
を読み出すためには、１ワードが２′ビツトのメモリパ
ンクを２個必要とする。この場合、前記実施例のｘ、ｙ
に相当するビット数はそれぞれ！ビットとなる。
以上詳述したように本発明によれば、表示画面の２１Ｘ
２Ｌドツトのマトリクスに対応した領域の表示データを
まとめてメモリに書き込むことができ、かつ表示画面の
同一行の２ Ｌ ｘ ２ Ｌビットの表示データを読み
出すことができる。
２Ｌドツトのマトリクスに対応した領域の表示データを
まとめてメモリに書き込むことができ、かつ表示画面の
同一行の２ Ｌ ｘ ２ Ｌビットの表示データを読み
出すことができる。
すなわち、本発明によれば、高速メモリを使用すること
なく１ドツト当りの畳き込み速度が向上でき、点列発生
の高速化が図れる。しかも画面リフレッシュのための表
示データの読み出しに悪影響を及ばずことはない。
なく１ドツト当りの畳き込み速度が向上でき、点列発生
の高速化が図れる。しかも画面リフレッシュのための表
示データの読み出しに悪影響を及ばずことはない。
第１図は表示画面構成例を示す図、第２図は第１図の表
示画面構成に対するメモリアドレス割シ付は例を示す図
、第３図は上記割９付は例に対応する従来のメモリ内表
示データ分割格納例を示す図、第４図は一般的な点発生
方向を示す図、第５図は本発明の入水装置の一実施例を
示すブロック構成図、第６図は上記実施例における表示
データとメモリ素子との対応関係を示す図、第７図は第
６図の関係を第３図と灼比できるようにメモリ内表示デ
ータ分割格納図の形で示す図、第８図は表示画面上の書
き込み対象となる４×４ドツトのマトリクスの−ｆｌＪ
を示す図である。 １０・・・メモリ、１１・・・アドレスレジスタ、１４
．〜１４４・・・変換回路、１５１〜１５４・・・選択
回路（ＳＥＬ）、１７・・・マルチブレフサ（ＭＰＸ）
、１Ｂ、ｘ９・・・デマルチプレクサ（ＤＭＰＸ）、Ｍ
Ｂ、〜ＭＢ４ ・・・メモリバンク。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
示画面構成に対するメモリアドレス割シ付は例を示す図
、第３図は上記割９付は例に対応する従来のメモリ内表
示データ分割格納例を示す図、第４図は一般的な点発生
方向を示す図、第５図は本発明の入水装置の一実施例を
示すブロック構成図、第６図は上記実施例における表示
データとメモリ素子との対応関係を示す図、第７図は第
６図の関係を第３図と灼比できるようにメモリ内表示デ
ータ分割格納図の形で示す図、第８図は表示画面上の書
き込み対象となる４×４ドツトのマトリクスの−ｆｌＪ
を示す図である。 １０・・・メモリ、１１・・・アドレスレジスタ、１４
．〜１４４・・・変換回路、１５１〜１５４・・・選択
回路（ＳＥＬ）、１７・・・マルチブレフサ（ＭＰＸ）
、１Ｂ、ｘ９・・・デマルチプレクサ（ＤＭＰＸ）、Ｍ
Ｂ、〜ＭＢ４ ・・・メモリバンク。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
Claims (1)
- ラスクスキャン方式の表示モニタを備えた表示装置にお
いて、上記表示モニタの表示画面分の表示ドツトデー夕
が格納されるメモリであって、２′ビツトの表示ドツト
データが各アドレス位置に格納される２′個のメモリ・
々ンクと、上記表示モニタの光示画面の表示ドツト位置
に対応した行アドレスと列アドレスとからなるアドレス
が保持されるアドレスレジスタと、上記列アドレスの下
位ｔビットに続くｔビットＸに応じて上記２′個のメモ
リパンクに対するアドレスの一部となるそれぞれ異なる
２を種のｔビ、ソトデータを生成する手段と、この手段
によって生成される上記２を種のｔビットデータの対応
する上記２を個のメモリパンクへの出力または上記行ア
ドレスの下位ｔビットｙの上記各メモリ・ぐンクへの出
力とを切り換える選択回路と、上記行アドレスの下位ｔ
ビットを除く上位ドツトと」＝記選択回路から対応する
上記メモリパンクに出力さ゛れるデータと上記列アドレ
スの下位２ｔビツトを除く上位ビットとの連結情報ヲ蟲
該メモリパンクに対するメモリアドレスとする手段と、
上記表示装置の表示画面中の２’Ｘ２’ドツトのマトリ
クスに対応した２Ｌ×２ｔビツトの書き込み用表示ドツ
トデータを上記Ｘに応じて２′ビット単位で上記２を個
のメモリパンクに切換え出力するマルチプレクサと、画
面リフレッシ一時に上記２を個のメモリパンクから読み
出される２’Ｘ２ｔビツトの表示ドツトデータの並びを
上記ｙに応じて２ ビット単位で並ひ換えるデマルチブ
レフサとを具備することを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191450A JPS5981689A (ja) | 1982-10-30 | 1982-10-30 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191450A JPS5981689A (ja) | 1982-10-30 | 1982-10-30 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5981689A true JPS5981689A (ja) | 1984-05-11 |
Family
ID=16274825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57191450A Pending JPS5981689A (ja) | 1982-10-30 | 1982-10-30 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5981689A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60172078A (ja) * | 1984-02-17 | 1985-09-05 | 株式会社日立製作所 | グラフイツクデイスプレイ装置 |
| JPS6162095A (ja) * | 1984-09-03 | 1986-03-29 | 富士通株式会社 | 直線表示制御装置 |
| JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
-
1982
- 1982-10-30 JP JP57191450A patent/JPS5981689A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60172078A (ja) * | 1984-02-17 | 1985-09-05 | 株式会社日立製作所 | グラフイツクデイスプレイ装置 |
| JPS6162095A (ja) * | 1984-09-03 | 1986-03-29 | 富士通株式会社 | 直線表示制御装置 |
| JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
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