DE69211435T2 - Komprimierter Rasterbildspeicher für hochauflösende Rasteranzeige mit voller Farbwiedergabe - Google Patents

Description

• Die vorliegende Erfindung betrifft hochauflösende Farbrasteranzeigen und insbesondere einen Bildspeicher für das Speichern komprimierter Buddaten für eine derartige Anzeige.
• Für viele Bildverarbeitungsanwendungen, z.B. medizinische Abbildungsverfahren, wissenschaftliche visualisierungen, Multimedia- Präsentationen usw. müssen hochauflösende Bilder mit echter Farbwiedergabe verarbeitet und angezeigt werden. Die Anzeigen professioneller Datenstationen weisen Bildauflösungen auf, die von 1K (Zeilen) mal 1K (Pixel) bis zu 2K mal 2K reichen. Pixelfarben werden durch drei Byte dargestellt, wobei jeweils ein Byte für die rote, ein Byte für die grüne und ein Byte für die blaue Farbkomponente verwendet wird. Bei derartigen Systemen werden die Bilder in einem Bildspeicher gespeichert, dessen Kapazität von drei Megabyte (MB) bis zu 12 MB reicht.
• Ein Bildspeicher sollte eine Bilddatenbandbreite aufweisen, die ungefähr gleich der vollbildauflösung (Anzahl der Pixel) multipliziert mit der Anzahl der Vollbilder, die pro Sekunde an das Anzeigesystem geliefert werden, ist. Die Anzahl der Vollbilder pro Sekunde reicht üblicherweise von 30 bei Halbbild-Fernsehbildschirmen bis zu 60 oder mehr bei Vollbild-Anzeigen. Daher sollte ein Bildspeicher mit einer Auflösung von 1K mal 1K 60 Millionen Pixel an den Eingang eines Vollbild-Bildschirms liefern. Der Bilddatentakt (VCLK), mit dem Daten aus dem Speicher an den Digital/Analog-Wandler geschoben werden, sollte mehr als 60 MHz betragen. In Wirklichkeit werden ungefähr 20% einer Vollbildzeit für horizontales und vertikales Flyback verwendet, und üblicherweise ist 80 MHz eine geeignete VCLK-Frequenz.
• Wenn Video Random Access Memory-Chips (VRAM-Chips) verwendet werden, deren Schiebefrequenzen des Anschlusses für die serielle Ausgabe 30 MHz betragen, müssen drei VRAM-Chips parallel arbeiten, um die erforderliche Bilddaten-Ausgabebandbreite bereitzustellen. (Üblicherweise werden vier VRAMS verwendet, da mit ihnen der Bildspeicher-Ein-/Ausgabe-Datenpfad leichter implementiert werden kann.) Je höher die Auflösung ist, desto breiter muß daher die Bandbreite des erforderlichen Speicherbilddatenpfades sein und desto größer muß die Anzahl der Chips sein, die parallel aktiviert werden müssen. Darüber hinaus können bei einer hohen Auflösung die Vielzahl von Speicherchips aufgrund der Tatsache, daß sie parallel betrieben werden, eine größere Speichermenge als die für die Bildspeicherung benötigte Menge bereitstellen, was zu einer Vergeudung von Speicherplatz führt. Bewegtbilder benötigen die doppelte Speichermenge, um den das Bild zerreißenden Fehler zu eliminieren. Bei dem sogenannten Doppelspeicher-Ansatz kann ein gespeichertes Vollbild aktualisiert werden, während ein vorheriges Vollbild angezeigt wird. Wenn ein neues Vollbild vollständig gespeichert ist, wird die Hälfte des Speichers, der das neue Vollbild speichert, während des nächsten vertikalen Sync-Signals auf Digital/Analog-Wandler am Bilddatenausgang geschaltet. Dann beginnt eine Aktualisierung der zweiten Hälfte des Speichers mit einem nächsten Datenvollbild.
• Die Anforderungen an räumliche und farbliche Auflösung, Bilddatenbandbreite und Doppelspeicherung können nur dann erfüllt werden, wenn große Vollbildspeicher mit einer großen Anzahl teurer Speicherchips verwendet werden. Ein Verfahren für das Reduzieren der Speichermenge besteht darin, ein Bild mit Hilfe standardmäßiger Komprimierungsverfahren zu komprimieren. Hierdurch kann das Bild in einem kleineren Bildspeicher gespeichert und dekomprimiert werden, während es vom Bildspeicher in den Videokanal gelesen wird. Derartige Speichertechniken bringen größere Probleme mit sich. Zunächst schützen die aktuellen Ansätze zur Bildkompression nicht in genügendem Maß die Hochfrequenzkomponenten, die mit Grafikdaten oder Text einhergehen. Zweitens sind die herkömmlicherweise verwendeten Vergleichsalgorithmen zu komplex, als daß Dekomprimierungschips, die derartige Algorithmen verwenden, eine erforderliche hochauflösende Bilddaten-Ausgabebandbreite bieten könnten. Drittens benötigt ein Großteil dieser Algorithmen einen uneinheitlichen Bildaktualisierungszugriff, was zu einer weiteren Abnahme der Bilddaten-Ausgabebandbreite führt. Somit wird durch die Verwendung derartiger Komprimierungs-/Dekomprimierungstechniken zwar die Speichermenge reduziert, es ist jedoch schwierig, derartige Bildspeicher auf Hochleistungsanzeigen anzuwenden.
• In Fig. 1 wird eine herkömmliche Bildspeicherarchitektur gezeigt, die eine 1K mal 1K Auflösung mit 24 Farbbit pro Pixel bietet. Sie umfaßt vier Speicherblöcke, M0, M1, M2 und M3, einen Parallel-Seriell-Umsetzer 10, einen Oszillator 12, einen Zähler 14 und einen Decodierer 16. Jeder Speicherblock M0 bis M3 umfaßt mehrere VRAM-Chips und verfügt über eine interne Adressenstruktur von 512 Reihen mal 512 Spalten. Jede einzelne Reihen- /Spaltenposition umfaßt vierundzwanzig Bit. Die Speichermodule M0 bis M3 liefern parallel vier benachbarte (24 Bit-) Pixel an den Parallel-Seriell-Umsetzer 10. Der Oszillator 12 erzeugt ein VCLK-Signal, das als Taktfrequenz für vier 24-Bit-Register R0, R1, R2 und R3 im Parallel-Seriell-Umsetzer 10 dient. Das Taktsignal VCLK wird durch einen Zähler 14 geteilt, um ein serielles Taktsignal (SCLK) mit einer Frequenz bereitzustellen, die viermal niedriger ist als VCLK. Das SCLK-Signal schiebt die Daten aus den Speichermodulen M0 bis M3 hinaus. Genauer gesagt schiebt SCLK die Daten aus den VRAMS in den Modulen M0 bis M3 aus deren sekundären seriellen Anschlüssen.
• Ein Decodierer 16 erzeugt an jeder Abfallflanke von SCLK einen kurzen Impuls LD (jeder Impuls LD hat eine Länge von einem VCLK). Der Impuls LD lädt 96 Bit aus den sekundären (seriellen) VRAM-Anschlüssen in die Bitpositionen im Parallel-Seriell-Umsetzer 10. Das LD-Signal steuert auch eine Vielzahl von Multiplexern M1 bis M3. Beim Fehlen eines aktiven LD-Signals werden die Multiplexer in einen Zustand geschaltet, der es einer Registerstufe ermöglicht, ihr Signal an eine nächste Stufe weiterzugeben. Somit verbinden die Multiplexer M1 bis M3 während drei aufeinanderfolgender VCLK-Perioden die Register R0 bis R3 in einem Schieberegister. Hieraus resultierend werden vier Pixel parallel in den Parallel-Seriell-Umsetzer geladen und sequentiell als 24 Bit-Farbdaten an Rot-, Grün- und Blau-Digital/Analog-Wandler geschoben.
• Wie man aus einer Untersuchung des in Fig. 1 gezeigten Speichersystems sehen kann, müßten zum Konfigurieren eines 2K mal 2K Doppelspeichers ohne Komprimierung 64 4-Megabyte-Chips verwendet werden. Wie nachfolgend zu sehen sein wird, ermöglicht die Komprimierung/Dekomprimierung eine beträchtliche Reduzierung der Speichermenge, die für einen 2K mal 2K Doppelspeicher erforderlich ist (beispielsweise um einen Faktor 8).
• Ein bevorzugter Komprimierungsalgorithmus ist ein Blockabschneideverfahren, das detailliert von Healy et al. in "Digital Video Bandwidth Compression Using Truncation Coding", IEEE Transactions COMM, COM-9, Dezember 1981, Seiten 1809-1823 beschrieben wird. Dieser Komprimierungsalgorithmus bietet eine qualitativ hochwertige Text- und Grafik-Bildkomprimierung und fernsehbildartige natürliche Bilder von akzeptabler Qualität. Das Komprimierungsverfahren an sich ist nicht direkt relevant für diese Erfindung, und es werden nur bestimmte Aspekte von ihm überprüft.
• Es ist die grundlegende Idee des Algorithmus, jeden 4 x 4 Pixel umfassenden Bereich (48 Byte, wenn man drei Byte pro Pixel annimmt) in zwei Farben (drei Byte pro Farbe) plus einer 16 Bit breiten MASKE darzustellen. Die beiden Farben werden statistisch berechnet, um die Verteilung der Farben im Bereich der 4 mal 4 Pixel optimal wiederzugeben. Die beiden Farben werden als Hi- Farbe und Lo-Farbe bezeichnet. Jedes MASKEN-Bit legt fest, ob der zugehörige Pixel eine Hi- oder eine Lo-Farbe erhalten soll. Wenn der MASKEN-Bitwert "1" ist, erhält der zugehörige Pixel die Hi-Farbe, und wenn der MASKEN-Bitwert "0" ist, erhält der zugehörige Pixel die Lo-Farbe. Dies wird in Figur 2 gezeigt, die die Bitabbildung eines Bereichs 20 mit 4 mal 4 Pixeln gemäß ihrer MASKE 22 zeigt.
• Der Dekomprimierungsmechanismus ist einfacher als der Komprimierungsmechanismus. Für jede Matrix aus 4 mal 4 Pixeln empfängt ein Zielgerät zwei Farben (Hi und Lo) sowie die 16-Bit-MASKE. Für jedes Bit der MASKE erhält der zugehörige Pixel in der Matrix aus 4 mal 4 Pixeln entweder die Hi-Farbe, wenn es sich bei dem MASKEN-Bit um 1 handelt, oder die Lo-Farbe, wenn es sich bei dem MASKEN-Bit um 0 handelt. Fig. 3 zeigt das komprimierte Datenformat eines beliebigen Bereichs 24 mit 4 mal 4 Pixeln, in dem jeder Pixel eine der Farben A oder B aufweist.
• Das oben erwähnte Komprimierungsschema wurde im Stand der Technik verwendet. In der U.S.-Patentschrift 4.580.134 von Campbell et al. wird ein Farbbildschirm beschrieben, in dem ein Pufferspeicher beim Decodieren eine Datenmatrix mit zwei Farben pro Pixel verwendet. Hier wird die Bit-MASKE jedoch verwendet, um auf Farbadressen zuzugreifen, die wiederum auf Anzeigenreferenztabellen zugreifen, um die tatsächlichen Farbcodes zu finden. Für Hochleistungssysteme bieten derartige Anzeigenreferenztabellen keine ausreichenden Geschwindigkeitsmerkmale, mit denen es möglich wäre, die Bilddatenbandbreite bei angemessenen Kosten zu erzielen.
• In der U.S.-Patentschrift 4.797.729 von Tsai wird ein Abschneide-Codiersystem beschrieben, das eine Toleranz gegenüber Kanalfehlern aufweist. Die Dekomprimierung erfolgt bei der Ein- gabe in den Speicher, und es werden Pixelmatrizen mit voller Farbwiedergabe gespeichert. Eine ähnliche Dekomprimierungsanordnung wird in der U.S.-Patentschrift 4.908.610 von Yamamuro et al. beschrieben.
• Weitere Komprimierungssysteme sind in der U.S.-Patentschrift 4.816.901 von Music et al. (verwendet die Unterschiede in den Luminanzfunktionen zwischen Pixeln, um eine kompaktere Lauflängencodierung von Pixeldaten zu erzielen), in der U.S.-Patentschrift 4.555.802 von Fedak et al. (codiert Bilddaten durch Ignorieren der Hintergrunddaten und überträgt Nicht-Null-segmente vor den Hintergrunddaten, mit Schiebe- und Längennummern) und in der U.S.-Patentschrift 4.729.127 von Chan et al. (beschreibt ein Abbildungsverfahren, bei dem Deltacodewerte den Zugriff auf gespeicherte, komprimierte Abbildungsdaten ermöglichen) zu finden.
• Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, einen verbesserten Rasterbildspeicher bereitzustellen, der vorzugsweise komprimierte Buddaten für eine hochauflösende Rasteranzeige mit voller Farbwiedergabe speichert.
• Die Aufgabe der vorliegenden Erfindung wird gelöst, indem man die in den unabhängigen Ansprüchen dargelegten Merkmale anwendet.
• Die Erfindung liefert einen verbesserten komprimierten Rasterbildspeicher, der eine hohe Effizienz bei der Dekomprimierung des komprimierten Bildcodes aufweist.
• Die Erfindung bietet des weiteren einen verbesserten komprimierten Rasterbildspeicher, der einen Bilddaten-Output liefern kann, welcher mit den Anforderungen an eine hochauflösende Rasteranzeige mit voller Farbwiedergabe konsistent ist.
• Es wird ein Bildspeicher für eine XxY-Pixel-Anzeige beschrieben, wobei dieser Bildspeicher komprimierte Bildpixeldaten für eine Vielzahl von n x m Matrizen von Pixeln speichert, wobei jede Matrix durch ein Paar Farbcodes und eine MASKE mit nm Bit-Positionen dargestellt wird, wobei jede Position ein Pixel in der Matrix abbildet und wobei ein offenbarter Bitwert in einer MASKEN-Bitposition den Farbcode definiert, der einem abgebildeten Pixel zugeordnet ist. Der Bildspeicher umfaßt serielle Register für das Zuführen der Pixelfarbcodewerte an eine serielle Ausgabe des Speichers und an Multiplexer, um n Bitwerte der MASKE auf n ihrer Ausgangsleitungen bereitzustellen. Torsteuerungsschaltungen, die durch Bitwerte auf den Ausgangsleitungen gesteuert werden, sind wirksam, um entweder einen ersten Satz von Eingaben oder einen zweiten Satz von Eingaben in die Schieberegister durchzuschalten. Es werden Steuerschaltungen bereitgestellt, um ein Paar Farbcodes und die MASKEN-Bitwerte an den Torsteuerungsschaltungen bzw. Multiplexern zuzuführen und um die seriellen Schieberegister in Abhängigkeit der Durchschaltung der Eingaben von den Torsteuerungsschaltungen seriell zu betreiben.
• Im folgenden werden bevorzugte Ausführungsbeispiele der Erfindung detaillierter und unter Bezugnahme auf die Zeichnungen beschrieben, in denen:
• Fig. 1 ein Blockdiagramm einer dem Stand der Technik entsprechenden Bildspeicheranordnung ist.
• Fig. 2 ein Schema ist, das zeigt, wie eine 16-Bit-MASKE in einem Muster von 4 mal 4 Pixeln abgebildet wird.
• Fig. 3 zwei 32-Bit-Farbwörter, von denen jedes einen Bereich einer Bit-MASKE und einen 3-Byte-Farbcode umfaßt, in Kombination mit einem Muster von 4 mal 4 Pixeln darstellt, das zeigt, wie die Farben hierin in Abhängigkeit empfangener Farbcodes bzw. MASKEN-Bit abgebildet werden.
• Fig. 4 ein Blockdiagramm eines Bildspeichers ist, in den die hierin beschriebene Erfindung integriert ist.
• Fig. 5 ein schematisches Diagramm ist, das eine Vielzahl von Mustern aus 4 mal 4 Pixeln darstellt und das zeigt, wie die MASKEN-Bit verwendet werden, um selektiv auf Reihen des Pixelmusters zuzugreifen.
• Fig. 6 ein Blockdiagramm eines 2K mal 2K Bildspeichers ist, der die hierin beschriebene Erfindung verwendet.
• Wenn man nun auf Fig. 4 Bezug nimmt, umfaßt jeder Bildspeicher ein Paar Speicherblöcke M0 und M1. Jeder Speicherblock besteht aus 512 mal 512 Wörtern, die jeweils 32 Bit breit sind, und er ist so angepaßt, daß er eine Anzeige mit 1K mal 1K Pixeln speichern kann. Jedes Wort enthält einen 3-Bit-Farbcode und einen 8- Bit-Bereich einer MASKE. Zwei aufeinanderfolgende 32-Bit-Wörter enthalten genügend Informationen, um zwei Farben auf einem 4 x 4 Pixelmuster gemäß den in den MASKEN-Bereichen der Datenwörter gezeigten Bitwerten zuzuordnen.
• Ein 32-Bit-Datenbus geht von jedem der Module M0 und M1 aus und liefert ein Paar 32-Bit-Wörter an einen Dekomprimierer/Parallel- Seriell-Umsetzer (DSER) 50. Der DSER 50 umfaßt auch die Parallel-Seriell-Umsetzer-Hardware 52, die in ihrer Struktur der in Fig. 1 gezeigten Struktur des SER 10 ähnelt. Der DSER 50 umfaßt auch die Dekomprimierungs-Hardware einschließlich eines MASKEN- Multiplexers (MM) 54. Jedesmal, wenn ein Paar komprimierter Datenwörter von den Modulen M0 und M1 zugeführt wird, befindet sich eine 16-Bit-MASKE auf den 4-Bit-Bussen 56, 58, 60 und 62, die dann vom Multiplexer 54 auf eine 4-Bit-Ausgabe auf Bus 80 multiplexiert wird. Auf ähnliche Weise werden die Codes der Farbe A und der Farbe B (jeweils 3 Byte) über den Bus 64 bzw. 66 einer Reihe von vier Pixel-Multiplexern (PM) 68, 70, 72 und 74 zugeführt. Jedes der Hardware-Elemente MM 54 und PM 68, 70, 72 und 74 sowie der Parallel-Seriell-Umsetzer 52 wird 24mal wiederholt, damit jedes einzelne der 24 Bit in den jeweiligen Farbcodes dekomprimiert und als Ausgabe auf den Ausgabeleitungen 76 vom DSER 50 bereitgestellt werden kann.
• Wenn man nun auf Fig. 5 Bezug nimmt, wird dort die Wechselbeziehung zwischen MASKEN-Bit, Pixelreihen, Pixelmatrizen und MASKEN dargestellt. Wie allgemein bekannt ist, sind die Pixel in Reihen und Spalten angeordnet, wobei die Reihen R1 bis R4 und die Spalten C1 bis CN gezeigt werden. Wie oben erwähnt wurde, wird jede der 4 x 4 Matrizen von Pixeln 100, 102 usw. durch zwei Farbcodes und eine MASKE dargestellt. Die MASKE 1 zeigt an, wo die Farbcodes A und B innerhalb der Pixel anzuordnen sind, die in den Reihen R1 bis R4 und in den Spalten C1 bis C4 liegen. Die MASKE 2 hat eine ähnliche Funktion für die Pixelmatrix 102 usw. Die MASKEN-Bit 0-3 bilden die Werte der Farben A und B auf den vier Pixeln von Reihe R1 ab, während die MASKEN-Bit 4-7 eine ähnliche Funktion für Reihe R2 haben. Die übrigen Beziehungen werden in Fig. 5 gezeigt.
• Der Bildspeicher von Fig. 4 funktioniert, indem er zunächst auf die MASKEN-Bit 0-3 von MASKE 1 zugreift und diese Bit verwendet, um die korrekten Farbcodewerte in die erste Reihe einer Pixelmatrix (Z.B. Reihe R1 der Pixelmatrix 100) durchzuschalten. Anschließend wird der nächste Satz von MASKEN-Bit geladen, und es werden erneut die MASKEN-Bit 0-3 der neuen MASKE verwendet, um die Farbcodewerte in Reihe R1 der nächsten Pixelmatrix 102 zu laden. Diese Maßnahme wird fortgesetzt, bis auf MASKE n zugegriffen und die obere Reihe der Farbcodewerte der vier Pixel geladen wurde, und zu diesem Zeitpunkt wird erneut auf MASKE 1 zugegriffen, und die MASKENBIT 4-7 werden verwendet, um die Farbcodewerte in Reihe R2 zu laden. Das System fährt auf diese Weise fort, bis alle vier Reihen von Pixel-Farbcodewerten in die Pixelmatrizen 100, 102 usw. geladen wurden, und zu diesem Zeitpunkt wird der nächste Satz von Pixelmatrizen auf exakt dieselbe Weise behandelt.
• Wenn man nun zu Fig. 4 zurückkehrt, wird die Auswahl der speziellen MASKEN-Bit, die in der Ausgabe von MM 54 enthalten sein sollen, durch Werte einer Horizontalzeilen-Zähler(HCNT-)Ausgabe auf Bus 79 gesteuert, wo sich zwei seiner niederwertigen Positionen (1,0) befinden. Somit befinden sich für eine Bilddatenleitungsnummer, deren zwei niedrigstwertige Bit gleich 00 sind, nur niederwertige Bit 0-3 der MASKE auf den Ausgangsleitungen 80 von MM 54. Diese partielle 4-Bit-Maske schaltet die Farbcodewerte der PMS 68-74 gemäß den MASKEN-Bitwerten durch (wobei beachtet werden muß, daß beide Farbcodes auf jeden der PMS 68, 70, 72 und 74 angewandt werden). Nachdem die 24-Bit- Farbwerte an den Parallel-Seriell-Umsetzer 52 durchgeschaltet wurden, werden sie seriell durch die Taktgeberfunktion der VCLK- Eingabe den Ausgängen 76 zugeführt. Somit werden während eines SCLK-Zyklus vier Pixel in die Register R0 bis R3 geladen und mit der VCLK-Frequenz hinausgeschoben. Während eines nächsten seriellen Takts erscheinen wieder die nächste 16-Bit-MASKE und ein Paar 24-Bit-Farben auf den Eingabebussen 56, 58, 60, 62, 64 bzw. 66. Auch hier werden nur die vier niederwertigen Bit der MASKE verwendet, die die nächsten vier 24-Bit-Pixel den Ausgängen 76 zuführen.
• Die beiden in Fig. 4 gezeigten Speichermodule M0 und M1 umfassen jeweils 512 mal 512 mal 32 Bit-Positionen. Das Modul kann aus zwei 4-Mbit VRAMS mit einer internen Ordnung von 512 mal 512 mal 16 Bit oder aus einem 8,1 MBit VRAM mit einer internen Ordnung von 512 mal 512 mal 4 Bit gebildet werden. Ein Adreßbus 110 liefert zeitmultiplexierte 18-Bit-Adressen, wobei 9 Bit eine Reihenadresse RA und 9 Bit eine Spaltenadresse CA darstellen. Der LD-Impuls wird während jeder vierten VCLK-Periode generiert. Er veranlaßt, daß 32-Bit-Wörter parallel an den DSER 50 gelesen werden, wo sie in vier sequentielle 24-Bit-Pixel dekomprimiert werden. Ein 32-Bit-Wort wird aus Modul M0 gelesen, und ein 32-Bit-Wort wird aus Modul M1 gelesen. Dies führt dazu, daß eine bestimmte Reihenadresse eine Zeile Bilddaten mit 2048 Pixeln darstellt - der doppelten Anzahl der in beiden Modulen gespeicherten Wörter. Eine Bilddaten-Aktualisierungsadresse wird von einem Horizontalzeilenzähler HCNT (nicht gezeigt) und einem ODD/EVEN-Vollbildsignal generiert. Der HCNT-Zähler wird durch einen vertikalen Sync-Impuls zurückgesetzt, der vom Anzeige- Sync-Generator kommt, und zählt (ebenfalls von einem Anzeige- Sync-Generator kommende) horizontale Sync-Impulse, wobei mit der ersten sichtbaren Abtastzeile begonnen wird. Das ODD/EVEN-Signal ist das Ergebnis der Division eines vertikalen Sync-Signals durch zwei. Dieses Signal steuert, ob ein ungeradzahliges oder ein geradzahliges Bilddaten-Vollbild für den Bildschirm aktualisiert wird. Entsprechend wird die Aktualisierung des Bildspeichers von einem Host-Prozessor durch das ODD/EVEN-Signal gesteuert, das angibt, welche Hälfte des Bildspeichers für die Aktualisierung zur Verfügung steht.
• Während der Bilddatenaktualisierung werden die RA- und CA-Adressen auf dem Bildspeicher-Adreßbus 110 übergeben. Das höchstwertige Bit RA(8) wiederholt das ODD/EVEN-Signal, und die Bit RA (7..0) entsprechen den oberen Bit des HCNT (9..2). Für diese Implementierung ist die Spaltenadresse CA null.
• Jeweils nach 4 Bilddatenzeilen wird RA um 1 erhöht. Mit anderen Worten ist eine Abtastzeile PA für jeweils vier aufeinanderfolgende Bilddatenzeilen konstant. Während eines Vollbildes (z.B. wenn das ODD/EVEN-Signal den hohen Wert annimmt), ermöglichen 256 RA-Adressen das Lesen von 512 64-Bit-Wörtern, wobei jede der 512 Gruppen eine Bilddatenzeile darstellt. Während des nächsten Vollbilds (wenn das ODD/EVEN-Signal den niedrigen Wert annimmt), werden weitere 1024 Zeilen gelesen, was eine Doppelspeicher-Aktualisierungsfunktion ergibt.
• Somit enthält jedes 64-Bit-Wort zwei 24-Bit-Farben und eine 16- Bit-MASKE. Die Farben werden für eine Gruppe von vier mal vier Pixeln, die sich auf vier aufeinanderfolgenden Bilddatenzeilen, befinden, viermal wiederverwendet. Die MASKE wird folgendermaßen verwendet: Die Bit 0-3 eines MASKEN-Wortes bedienen die oberen vier Pixel, die Bit 4-7 bedienen die nächsten vier Pixel usw. Dieser Mechanismus wird implementiert, indem man dem MM MASKEN- Multiplexer 54 zwei niedrigstwertige Bit des HCNT (1,0) bereitstellt. Der HCNT wird jede Zeile erhöht, so daß ein neues Paar von Steuerbit aus HCNT (1,0) abgeleitet wird. Diese Steuerbit werden von 00 in 01, 10, 11 und wieder in 00 geändert. Daher werden die Bit 0-3 eines MASKEN-Bereichs aller 64-Bit-Wörter, die an einer bestimmten Reihenadresse gespeichert sind, während einer Bilddatenaktualisierung der ersten Zeile an die PM Multiplexer 68, 70, 72 und 74 gesendet. Bei der nächsten Zeile ermöglichen es die Steuerbit 01, daß die MASKEN-Bit 4-7 an die PM- Multiplexer gesendet werden usw., bis alle vier Zeilen bezüglich ihrer Bilddaten aktualisiert wurden, und die Reihenadresse des Bildspeichers wird erhöht. Anschließend werden die nächsten vier Bilddatenzeilen auf dieselbe Weise bezüglich der Bilddaten aktualisiert. Der Zyklus wird wiederholt, bis alle 2048 Bilddatenzeilen, die in den Speichermodulen M0 und M1 gespeichert sind, bezüglich der Bilddaten aktualisiert wurden.
• Bei ausschließlicher Betrachtung aus Sicht des Speicherplatzes könnte nur ein Speicherblock (z.B. M0) mit 512 mal 512 mal 32 Bit verwendet werden. Das Problem ist jedoch, daß ein Speicherblock nicht die erforderliche Ausgabebandbreite für ein Hochleistungs-Bilddatenanzeigesystem liefert. Wie oben angesprochen wurde, wird üblicherweise für eine Bildanzeige mit 1K mal 1K mal 60 Hz ein 80 MHz VCLK-Signal verwendet. Ein serieller Taktgeber mit ungefähr 25 MHz ermöqlicht die Anzeige von vier Bildern, da er effektiv eine Bandbreite von 100 MHz (vier Pixel Farbwert pro Taktsignal) liefert. Darüber hinaus ermöglicht die in Fig. 4 gezeigte Architektur für geplante Standards, die ungefähr 960 sichtbare Zeilen aufweisen, die Speicherung von zwei Vollbildern hochauflösenden Fernsehbildes. Sie liefert darüber hinaus einen Doppelspeicheransatz zur Speicherung hochauf lösender TV-Bilder, wodurch Bewegungsfehler eliminiert werden.
• Wenn man sich nun Fig. 6 zuwendet, wird dort die Anwendung der in Fig. 4 gezeigten Architektur auf ein 2K mal 2K Doppelspeicher-Bildsystem gezeigt. Sie zeigt vier Speicherblöcke MO-M3 und zwei Seriell-Parallel-Umsetzer-Module 150 und 152, die mit den in Fig. 4 unter Ziffer 50 gezeigten identisch sind.
• Der Oszillator 154 liefert die Taktfrequenz VCLK, die einem Zähler VCNT zugeführt wird, der die VCLK-Frequenz halbiert. Die VCLK/2-Ausgabe wird als Takt für die DSER-Module 150 und 152 verwendet. Das DSER-Modul 150 generiert die ersten vier Pixel, und das DSER-Modul 152 generiert die nächsten vier Pixel - beide mit einer Frequenz von VCLK/2. Die Paare aufeinanderfolgender Pixelgruppen werden weiter von den Multiplexern 154, 156 und 158 multiplexiert, die ebenfalls durch die VCLK/2-Taktfrequenz gesteuert werden. Die Ausgabewerte der Multiplexer 154, 156 und 158 werden den Digital/Analog-Umsetzern 160, 162 und 164 zugeführt, wo die digitalen Werte unter Verwendung der VCLK-Frequenz in analoge Werte umgewandelt werden. Mit anderen Worten, die Digital/Analog-Umsetzer 160, 162 und 164 serialisieren die Ausgaben der DSER-Module 150 und 152, während die DSER-Module 150 und 152 die Ausgaben der Bildspeicher serialisieren. Die für die Parallel-Seriell-Umsetzer in den DSER-Modulen 150 und 152 verwendete Taktfrequenz wird von CNT 4 erzeugt, dessen Ausgabe achtmal langsamer ist als das VCLK-Signal.
• Während des Betriebs werden vier 32-Bit-Wörter in die DSER-Module 150 und 152 geladen, die acht benachbarte Pixel in Richtung der horizontalen Reihe darstellen. Jede Reihenadresse speichert zwei Zeilen mit jeweils 2K Pixeln und wird viermal bezüglich der Bilddaten aktualisiert. Die HCNT-Bit (1,0) steuern weiterhin, welche Bereiche der MASKEN-Daten die DSER-Module für eine bestimmte Zeile steuern. Als Ergebnis werden 8K Bilddatenzeilen im Bildspeicher gespeichert, die 2K mal 2K Doppelspeicher mit einer Bilddatenbandbreite bereitstellen, die gleich dem Achtfachen der seriellen Taktfrequenz ist. Wenn jedes Speichermodul unter Verwendung von zwei 4-Megabit-VRAM-Chips gefertigt ist, verwendet der Speicher nur 8 Chips. Bei Verwendung eines herkömmlichen Ansatzes würde derselbe Speicher 64 vier-Megabit-Chips benötigen.
• Es ist zu beachten, daß die vorangehende Beschreibung die Erfindung nur illustrieren soll. Die Fachleute können verschiedene Alternativen und Modifizierungen erdenken, ohne dabei von der Erfindung abzuweichen, wie sie in den beigefügten Ansprüchen definiert ist.

Claims (8)

1. Ein Bildspeicher für das Speichern komprimierter Bildpixeldaten für eine Vielzahl von n x m Pixelmatrizen, wobei jede Pixelmatrix durch ein Paar Farbcodes (HI, LO) und eine MASKE (22), die nm Bitpositionen hat, dargestellt wird, wobei jede Bitposition in einem Pixel in der Matrix abgebildet wird, wobei ein offenbarter Bitwert in einer MASKEN-Bitposition den Farbcode definiert, der dem abgebildeten Pixel zugeordnet ist, und wobei dieser Bildspeicher gekennzeichnet ist durch:

eine serielle Schieberegistereinrichtung (52) für das Zuführen der Pixelfarbcodewerte an eine serielle Ausgabe;

eine Multiplexeinrichtung (54) für das Bereitstellen von n Bitwerten aus der MASKE auf n Ausgangsleitungen;

eine Durchschalteeinrichtung, die von Bitwerten auf den n Ausgangsleitungen gesteuert wird, um entweder eine erste oder eine zweite Eingabe an die Schieberegistereinrichtung durchzuschalten; und

eine Steuereinrichtung (HCNT) für das Zuführen eines Paares von Farbcodes an die Eingänge der Durchschalteeinrichtung und der MASKEN-Bitwerte an die Multiplexeinrichtung und für das serielle Betreiben der seriellen Schieberegister einrichtung, nachdem die Eingaben der Durchschalteeinrichtung durch die MASKEN-Bitwerte durchgeschaltet wurden.

2. Der Bildspeicher nach Anspruch 1, wobei die Steuereinrichtung, nach der Betätigung des seriellen Schieberegisters, ein nächstes Paar Farbcodes und einen nächsten Satz von MASKEN-Bitwerten an die Durchschalteeinrichtung bereitstellt, wodurch n Farbcodes unter Steuerung der n Bit der nächsten Bit-MASKE in die seriellen Schieberegister durchgeschaltet werden.

3. Der Bildspeicher nach Anspruch 1 oder 2, wobei die Pixelmatrix vier Spalten mal vier Reihen umfaßt.

4. Der Bildspeicher nach einem der vorangehenden Ansprüche, wobei die Steuereinrichtung die ersten n Bitwerte einer derartigen Bit-MASKE während eines Abtastvorgangs der Pixel in einer ersten Reihe auswählt und während eines Abtastvorgangs einer unmittelbar nächsten Reihe dieser Pixel einen darauffolgenden Satz von n Bitwerten der Bit- MASKE auswählt, wobei die nächsten n Bitwerte zu einem derartigen Zeitpunkt gewählt werden, daß sich die hierdurch abgebildeten Farbcodes in der Spaltenregistrierung mit den Farbcode-Pixelwerten befinden, die in Abhängigkeit der ersten n Bitwerte der Bit-MASKE bereitgestellt wurden.

5. Der Bildspeicher nach einem der vorangehenden Ansprüche, wobei die serielle Schieberegistereinrichtung eine Vielzahl von seriellen Schieberegistern umfaßt, deren Anzahl gleich der Anzahl der Bit in einem Farbcode ist; und wobei die Durchschalteeinrichtung vier Multiplexstufen für jedes serielle Schieberegister umfaßt.

6. Der Bildspeicher nach einem der vorangehenden Ansprüche, wobei die Steuereinrichtung während einer Pixelabtastzeile nacheinander dafür sorgt, daß die Multiplexeinrichtung Bitwerte von Bit-MASKEN-Positionen identischer Wertigkeit aus jeder MASKE bereitstellt, während Farbcodewerte für nachfolgende 4 mal 4-Pixel-Matrizen an den Multiplexer geliefert werden, und wobei die Steuereinrichtung für aufeinanderfolgende Reihen jeder 4 mal 4 Pixelmatrix vier- Bit-MASKEN-Werte identischer Wertigkeit von jeder MASKE für jede 4 mal 4-Pixel-Matrix bereitstellt, um so korrekte Farbcodewerte in die seriellen Schieberegister durchzuschalten.

7. Der Bildspeicher nach einem der vorangehenden Ansprüche, wobei es sich bei den Pixelmatrizen um 4 mal 4 Matrizen handelt.

8. Der Bildspeicher nach Anspruch 7, wobei die Steuereinrichtung für eine erste Pixelreihe 4-Bit-Sätze jeder Maske auswählt und für darauffolgende Reihen fortfährt, um weitere 4-Bit-Sätze jeder dieser Masken auszuwählen, bis in allen 4 Reihen von Pixeln Farbwerte abgebildet wurden, und anschließend werden neue Pixelbewegungen, Farbcodewerte und MASKEN auf dieselbe Weise behandelt, bis alle Pixel in einer Anzeige verarbeitet wurden.