JPH02105925A - 画像メモリの論理演算設定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、例えばワークステーションの表示デイスプ
レィなどに適用される画像メモリに関連する技術であり
、殊にこの発明は、論理演算機能を有する画像メモリに
対して、論理演算コードを設定するための画像メモリの
論理演算設定装置に関する。

〈従来の技術〉 近年、画像メモリとして論理演算機能を備えたものが製
品化されている。この種の画像メモリをワークステーヨ
ンの表示デイスプレィ用に用いた場合、この画像メモリ
に論理演算コードを設定することにより、表示デイスプ
レィの表示内容を高速に切り替えることができる。

従来この種の論理演算設定装置は、論理演算機能を有す
る画像メモリで構成された複数のプレーンにより画像プ
レーンを構成し、所望のプレーンのアドレスをアクセス
することにより、そのプレーンへ所定の論理演算コード
を書き込むようになっている。従ってもし全てのプレー
ンにつき同一の論理演算コードを設定するような場合は
、プレーン数に相当する回数のメモリアクセスを行う必
要がある。

〈発明が解決しようとする問題点〉 しかしながらこのような方式では、プレーンの数が増加
するほど、論理演算コードの設定に要する時間がかかり
、表示デイスプレィなどにおける表示切替の高速化が望
めず、操作性の低下を招くなどの問題があった。

この発明は、上記問題に着目してなされたもので、１回
のアクセスをもって全てのプレーンに対する同一の論理
演算コードの設定を可能となすことによって、画像メモ
リに対する論理演算コードの設定時間を短縮化する新規
な画像メモリの論理演算設定装置を提供することを目的
とする。

く問題点を解決するための手段〉 上記目的を達成するため、この発明では、論理演算機能
を有する画像メモリで構成された複数のプレーンを含む
画像プレーンに対して論理演算コードを設定するための
論理演算設定装置において、各プレーンに対して個々の
論理演算コードを設定するためのプレーン毎の個別のア
ドレス空間と、全てのプレーンに対して同一の論理演算
コードを設定するための共通のアドレス空間と具備させ
て、共通のアドレス空間がアクセスされるとき、全ての
プレーンに対する同一の論理演算コードの同時設定を可
能としている。

く作用〉 各プレーンに対して異なった論理演算コードを設定する
場合は、各プレーン毎の個別のアドレス空間をアクセス
して、個々に論理演算コードを設定することになるが、
全てのプレーンに対して同一の論理演算コードを設定す
る場合は、共通のアドレス空間をアクセスすれば、同一
の論理演算コードを同時、設定することになる。

従って１回のアクセスをもって全てのプレーンに対する
同一の論理演算コードの設定が実現されるから、プレー
ン数に相当する回数のメモリアクセスを行う従来方式に
比較して、論理演算コードの設定時間を短縮化でき、表
示デイスプレィなどにおける表示内容の切替を高速化し
得る。

〈実施例〉 第１図は、この発明の一実施例にかかる画像メモリの論
理演算設定装置の概略構成を示すもので、論理演算機能
を有する画像メモリ（例えば株式会社日立製作所製の製
品番号ｒＨＭ５３４６２Ｊ）で構成された複数個（図示
例ではｎ個）のプレーンＰ、〜Ｐｎを含む画像プレーン
１と、この画像プレーン１に対する論理演算コードＣＤ
の設定を制御するためのコントロール回路２とを具備し
ている。

第２図は、前記画像プレーン１におけるアドレスマツプ
であって、各プレーンＰ、〜Ｐ７に対して個々の論理演
算コードを設定するための個別の論理演算設定エリアＡ
、〜Ａ７と、全てのプレーンＰ、〜Ｐ３に対して同一の
論理演算コードを設定するための共通の論理演算設定エ
リアＡ０とから構成されている。

第１図に示す実施例において、個別の論理演算設定エリ
アＡ、〜Ａ７に対する論理演算コードの設定は、図示し
ないビットマツプコントローラがいずれか論理演算設定
エリアＡＩ　−Ａ。

をアクセスすることにより、コントロール回路２の対応
するプレーンセレクト信号Ｏ６〜０７がアクティブにな
ることで実現される。また共通の論理演算設定エリアＡ
０に対する同一の論理演算コードの設定は、ビットマツ
プコントローラがその論理演算設定エリアＡ、をアクセ
スすることにより、全てのブレーンセレクト信号０、〜
０７がアクティブになることで実現される。

第３図は、コントロール回路２の具体構成例であって、
アドレスデコーダ３．タイミング設定回路４．論理回路
５により構成される。

アドレスデコーダ３は、与えられたアドレス信号ＡＤが
いずれの論理演算設定エリアＡ、〜Ａ７をアクセスする
ためのものかを解読するためのもので、もし個別の論理
演算設定エリアＡ、〜Ａ７をアクセスするためのもので
あれば、その出力信号のうち、対応する個別エリア選択
信号ＳＥＬ　１〜ＳＥＬ　ｎをイネーブル（ｒＬＯＷ　
Ｊのレベル）とし、もし共通の論理演算設定エリアＡ０
をアクセスするためのものであれば、共通エリア選択信
号ＳＥＬ　ＡＬＬをイネーブルとする。

論理回路５は、ｎ個のオア回路６とｎ個のナンド回路７
とを含むものであり、各オア回路６の一方の入力を前記
共通エリア選択信号５ＥＬＡＬＬとし、他方の入力を各
個別エリア選択信号ＳＥＬ　１〜ＳＥＬ　ｎとする。ま
た各ナンド回路７は一方の入力を各オア回路６の出力と
し、他方の入力をタイミング発生回路４の出力信号ＥＮ
とするもので、各ナンド回路７の出力が前記プレーンセ
レクト信号０□〜Ｏｎとなる。

タイミング発生回路４は、タイミング制御信号ＣＮＴを
受けて論理演算コードＣＤの書込みタイミングを与える
信号ＥＮを出力するためのもので、この出力信号ＥＮが
ｒＨＩＧＨＪのレベルになったとき、いずれかナンド回
路の一方の入力が［旧ＧＩＩＪのレベルであれば、その
出力としてのプレーンセレクト信号がイネーブルとなる
。

上記構成の論理演算設定装置の動作を説明すると、まず
コントロール回路２ヘビツトマツプコントローラよりア
ドレス信号へりが与えられると、このアドレス信号ＡＤ
はコントロール回路２で解読される。その結果、個別の
論理演算設定エリアＡ、−Ａ、のいずれかが選択される
と、該当する個別エリア選択信号がｒｌ（ＩＧＨＪのレ
ベルとなり、対応するプレーンにつき論理演算コードが
書き込まれる。また共通の論理演算設定エリア八〇が選
択されると、共通エリア選択信号ＳＥＬ　ＡＬＬがｒＨ
ＩＧＨＪのレベルとなり、全てのプレーンセレクト信号
０１〜０．がタイミング発生回路４の出力信号ＥＮのタ
イミングに従ってアクティブとなり、全てのプレーンＰ
、〜Ｐ、。

に対して同時に同一の論理演算コードが設定される。そ
して論理演算コードの設定とともに、画像プレーン１に
画像データＤＡＴＡが与えられると、そのプレーンでは
現画像データと入力の画像データＤＡＴへとを用いて前
記の論理演算が実行され、その演算結果がプレーンに格
納されて、新たに画像生成がなされる。

〈発明の効果〉 この発明は上記の如く、各プレーンに対して個々の論理
演算コードを設定するためのプレーン毎の個別のアドレ
ス空間と、全てのプレーンに対して同一の論理演算コー
ドを設定するための共通のアドレス空間と具備させるこ
とにより、共通のアドレス空間がアクセスされるときに
、全てのプレーンに対する同一の論理演算コードを同時
設定するようにしたから、１回のアクセスをもって全て
のプレーンに対する同一の論理演算コードの設定が実現
でき、従来方式に比較して、論理演算コードの設定時間
を短縮化でき、表示デイスプレィなどにおける表示内容
の切替を高速化し得て操作性が向上するなど、発明目的
を達成した顕著な効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例にかがる論理演算設定装置
の概略構成を示すブロック図、第２図はこの発明の原理
を示すアドレスマツプを示す説明図、第３図はコントロ
ール回路の具体例を示すブロック図である。 １・・・・画像プレーン ２・・・・コントロール回路 Ｐ１〜ｐＨ・・・・プレーン

Claims (1)

1. 【特許請求の範囲】 論理演算機能を有する画像メモリで構成された複数のプ
   レーンを含む画像プレーンに対して論理演算コードを設
   定するための論理演算設定装置において、 各プレーンに対して個々の論理演算コードを設定するた
   めのプレーン毎の個別のアドレス空間と、全てのプレー
   ンに対して同一の論理演算コードを設定するための共通
   のアドレス空間とを具備させて、共通のアドレス空間が
   アクセスされるとき、全てのプレーンに対する同一の論
   理演算コードを同時設定可能に形成して成る画像メモリ
   の論理演算設定装置。