JPS60193062A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、マイクロプロセッサに関する。特に、入出力
装置を制御するための入出力アドレスの生成方式に関す
る。

〔従来技術の説明〕

マイクロプロセッサで、入出力装置制御の入出力アドレ
スが生成される方式として、次の２つの従来例方式があ
る。

その第一は、Ｉ１０ポート方式であって、■１０人力命
令、Ｉ１０出力命令のように特別な■１０命令を有し、
これらのＩ１０命令の実行時には、Ｉ１０モードを示す
信号が外部に出力され、外部回路ではこの信号により入
出力装置の制御が行われる。入出力アドレスとして、命
令内の入出力アドレス情報か、特定なレジスタの内容が
用いられる。

その第二は、メモリ・アップドＩ１０方式であって、Ｉ
１０入出力命令のような特別なＩ１０命令を持たず、メ
モリアドレス空間の一部が入出力アドレス空間に割り当
てられる方式で、入出力アドレスをメモリアドレスと同
様に扱え、また、入出力制御のための命令が豊富に存在
する点ではＩ１０ボート方式より優れている。しかし、
外部回路では、システム毎に定義した入出力アドレス空
間の検出機構を設ける必要がある。

ところで、メモリアドレスを論理アドレスから物理アド
レスに変換すメモリ管理機構を内蔵したマイクロプロセ
ッサでは、メモリ・アップドＩ１０方式の入出力アドレ
スに関し、メモリ管理機構を常に介するようにすると、
メモリ管理機構内の変換テーブルの一部が入出力アドレ
スのために使用されることになり、実際のメモリアドレ
スの場合の論理アドレスから物理アドレスに変換する効
率が悪くなり、性能に悪影響を及ぼすことになる。

〔発明の目的〕

本発明は、前述の欠点を除去するもので、入出力アドレ
ス空間の検出機構を内蔵したメモリ・アップドＩ１０方
式であって、入出力アドレス空間の定義に融通性を持っ
たマイクロプロセッサにて、メモリ管理機構が内臓され
ている場合に、メモリ管理機構の効率が入出力アドレス
で乱されないマイクロプロセッサを提供することを目的
とする。

〔発明の要点〕

本発明は、メモリアドレスから生成された論理アドレス
を物理アドレスに変換するメモリ管理機構を備えたメモ
リ・アソプドＩ１０方式のマイクロプロセッサでは、入
出力アドレスは、一般に、物理アドレスにてプログラミ
ングされるので、入出力アドレスは、上記メモリ管理機
構を介する必要が無いことに着目し、このマイクロプロ
セッサにおいて、入出力アドレス空間情報を記憶するレ
ジスタと、この入出力アドレス空間情報をこのレジスタ
に記憶させる手段と、上記論理アドレスを、上記レジス
タの記憶内容と比較し、この論理アドレスが入出力アド
レスであるか否かを判定する比較手段と、この比較手段
により入出力アドレスであることが判定されたときに外
部に入出力モードを知らせる手段と、上記メモリ管理機
構を介さずに、上記論理アドレスを物理アドレスとして
出力する選択手段とを備え上記メモリ管理機構の効率が
入出力アドレスに影響されて低下することを防止するこ
とを特徴とする。

〔実施例による説明〕

以下、本発明の実施例装置を図面に基づいて説明する。

第１図は、この実施例装置の構成を示すブロック構成図
である。

まず、この実施例装置の構成を第１図に基づいて説明す
る。この実施例マイクロプロセッサｌは、制御部２と、
アドレス生成部３と、メモリ管理機構４と、入出力アド
レス空間レジスタ（以下、アドレスレジスタという。）
５と、比較器６と、アドレス選択器７と、タイミング制
御部８と、入出力モードピン９と、アドレスピンｌＯと
で構成され、制御部２の第一の出力はアドレスレジスタ
５の人力に接続され、制御部２の第二の出力はアドレス
生成部３の入力に接続され、アドレスレジスタ５の出力
とアドレス生成部３の出力は比較器６に接続され、アド
レス生成部３の出力はメモリ管理機構４の第二の入力に
接続され、比較器６の出力はメモリ管理機構４の第一の
人力に接続され、比較器６の出力はアドレス選択器７の
第一の入力に接続され、メモリ管理機構４の出力はアド
レス選択器７の第二の人力に接続され、アドレス生成部
３の出力はアドレス選択器７の第三の入力に接続され、
比較器６の出力はタイミング制御部８０入力に接続され
、タイミング制御部８の出力は入出力モードピン９に接
続され、アドレス選択器７の出力はアドレスピン１０に
接続され、アドレスピン１０は外部のアドレスバス５０
に接続される。

次に、この実施例装置の動作を図面に基づいて説明する
。この説明には、第１図のほかに、第２図が用いられる
。第２図は、この実施例装置で用いられる３２ビツト論
理アドレスにおける入出力アドレスの形式を示すフレー
ム構成図である。

制御部２はマイクロプロセッサ１の命令が制御される部
分で、制御部２から送られてるアドレス生成情報により
、アドレス生成部３では３２ビツト論理アドレス２０が
生成され、メモリ管理機構４に送られる。通常のメモリ
アドレスの場合は、メモリ管理機構４にて、論理アドレ
ス２０が、２４ビツト物理アドレス２２に変換されて、
アドレス選択器７、アドレスピン２３を介して外部の２
４ビツトアドレスバス２４に出力される。

アドレスレジスタ５は８ビツトのレジスタであり、人出
力アドレス空間情報が収容される。第２図に示すように
、３２ビツト論理アドレスの上位８ビツト（２２４〜２
３１ビツト）が１６進（ＦＦ）の場合を入出力アドレス
空間とした場合は、アドレスレジスタ５には、制御部２
より予め、１６進（Ｆ　Ｆ）がセットされている。３２
ビツト論理アドレス２０の上位８ビツトのアドレス空間
情報２１は、比較器６で、アドレスレジスタ５の内容と
比較される。合致した場合には、比較器６では、入出力
アドレス検出信号１５がアクティブになる 入出力アドレス検出信号１５がアクティブの場合には、
メモリ管理機構４は３２ビツト論理アドレス２０が物理
アドレス２２に変換可能かどうかのチェックが停止され
、アドレス選択器７では、３２ビット論理アドレス２０
の下位２４ピント　（２°〜２２３ビツト）が選択され
、アドレスピン２３を介して、アドレスバス２４に出力
される。タイミング制御部８では、入出力アドレス検出
信号１５がアクティブであることが検出されると、入出
力モードを示す入出力モードピン１１を介して外部に入
出力モード信号１６が出力される。

〔発明の効果〕

本発明は、以上説明したように、メモリアップドＩ１０
方式で、入出力アドレス空間の検出機構およびメモリ管
理機構を内蔵したマイクロプロセッサで、入出力アドレ
スの影響により、そのメモリ管理機構の効率の低下を発
生させない効果がある。

【図面の簡単な説明】

第１図は実施例装置の構成を示すブロック構成図。 第２図は実施例装置における人出力アドレスの形式を示
すフレーム構成図。 １・・・マイクロプロセッサ、２・・・制御部、３・・
・アドレス生成部、４・・・メモリ管理機構、５・・・
入出力アドレス空間レジスタ、６・・・比較器、７・・
・アドレス選択器、８・・・タイミング制御部、９・・
・入出力モードピン、１０・・・アドレス・ピン、１５
・・・入出力アドレス検出信号、１６・・弓１０モード
信号、２０・・・３２ビツト論理アドレス、２１・・・
８ビットアドレス空間情報、２２・・・２４ビツト・物
理アドレス、５０・・・アドレス・バス。 特許出願人　日本電気株式会社 代理人　弁理士　井　出　直　孝 箪　２　口

Claims (1)

1. 【特許請求の範囲】 ＋１）　メモリアドレス空間の一部が入出力アドレス空
   間として割当てられ、 メモリアドレスから、生成された論理アドレスを物理ア
   ドレスに変換するメモリ管理機構を備えたマイクロプロ
   セッサにおいて、 入出力アドレス空間情報を記憶するレジスタと、この入
   出力アドレス空間情報をこのレジスタに記憶させる手段
   と、 上記論理アドレスを上記レジスタの記憶内容と比較し、
   その論理アドレスが入出力アドレスであるか否かを判定
   する比較手段と、 この比較手段により入出力アドレスであることが判定さ
   れたときに外部に入出力モードを知らせる手段と、 上記比較手段により入出力アドレスであることが判定さ
   れたときに 上記メモリ管理機構を介さずに、上記論理アドレスを物
   理アドレスとして出力する選択手段とを備えたことを特
   徴とするマイクロプロセッサ。