JPS6086631A - スキヤンイン方式 - Google Patents
スキヤンイン方式Info
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- JPS6086631A JPS6086631A JP58194805A JP19480583A JPS6086631A JP S6086631 A JPS6086631 A JP S6086631A JP 58194805 A JP58194805 A JP 58194805A JP 19480583 A JP19480583 A JP 19480583A JP S6086631 A JPS6086631 A JP S6086631A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａ＋ 発明の技術分野
本発明は、サービスプロセンサーと他装置間のインクフ
ェτスを制御するサービスプロセッサーアダプターにお
いて、データ、特に該データのパリティ−ビットを他装
置にスキャンインする方式に関する。
ェτスを制御するサービスプロセッサーアダプターにお
いて、データ、特に該データのパリティ−ビットを他装
置にスキャンインする方式に関する。
（ｂ） 技術の背景
−ｍに、データ処理システムにおいては、データ処理装
置内に設けられている各種レジスタにバイト単位で、パ
リティ−ピントを付加して、データ処理装置内でのエラ
ーチェックを行っているのが普通である。
置内に設けられている各種レジスタにバイト単位で、パ
リティ−ピントを付加して、データ処理装置内でのエラ
ーチェックを行っているのが普通である。
これらのパリティ−チェック回路の機能について、例え
ばサービスプロセンサーから、随時上記バイト単位で、
パリティ−チェック回路のチェックができれば、データ
処理システムの信頼度を向上させることができる。
ばサービスプロセンサーから、随時上記バイト単位で、
パリティ−チェック回路のチェックができれば、データ
処理システムの信頼度を向上させることができる。
然し、一般にサービスプロセッサーからのスキャンイン
機能による、パリティ−ビットを含めたデータの書き込
みは、原則的には凹き込め単位となる他装置のデータレ
ジスタ（例えば、４ハイｉ・構成）単位であり、バイト
単位のきめ細かい書き込みは行っていない為、上記パリ
ティ−チェック回路のチェックも、バイト単位にきめ細
かくできない難点があり、バイト単位でスキャンインで
きる方式が要望されていた。
機能による、パリティ−ビットを含めたデータの書き込
みは、原則的には凹き込め単位となる他装置のデータレ
ジスタ（例えば、４ハイｉ・構成）単位であり、バイト
単位のきめ細かい書き込みは行っていない為、上記パリ
ティ−チェック回路のチェックも、バイト単位にきめ細
かくできない難点があり、バイト単位でスキャンインで
きる方式が要望されていた。
（Ｃ１従来技術と問題点
従来、サービスプロセッサー（以下ＳｖＰという）内の
プログラムが、他装置内のレジスタ又はメモリにデータ
を書き込む（以下スキャンインという）場合、ＳｖＰと
他装置間インタフェースを制御するＳｖＰアダプター内
のレジスタを、第１図に示す方法でセットすることによ
り、スキャンイン動作を行っていた。
プログラムが、他装置内のレジスタ又はメモリにデータ
を書き込む（以下スキャンインという）場合、ＳｖＰと
他装置間インタフェースを制御するＳｖＰアダプター内
のレジスタを、第１図に示す方法でセットすることによ
り、スキャンイン動作を行っていた。
第１図において、１はＳＶＰ ７ダプ９− （ＳＶＰ
ＡＤＰ）であって、１０は１バイト幅のデータバス、１
１はデータレジスタ（ＤＲ）で４パイ） （ＤＲＯ−Ｄ
Ｒ３）で構成されている。１２はパリティ−ビット発生
回路（ＰＧ） 、 １３はパリティ−レジスタ（ＰＲ）
で、上記データレジスタ（ＤＲ） １１のバイト対応の
パリティ−ビット４ビツトで構成される。１４はスキャ
ンインコマンドレジスタ（ＳＣＲ） 、 １５はスキャ
ンインアドレスレジスタ（ＳＡＲ） 、 １６は論理和
回路、そして２が他装置（例えば、中央処理装置）であ
り、２１は他装置内のスキャンイン対象となるレジスタ
又はメモリ （４バイト構成）である。
ＡＤＰ）であって、１０は１バイト幅のデータバス、１
１はデータレジスタ（ＤＲ）で４パイ） （ＤＲＯ−Ｄ
Ｒ３）で構成されている。１２はパリティ−ビット発生
回路（ＰＧ） 、 １３はパリティ−レジスタ（ＰＲ）
で、上記データレジスタ（ＤＲ） １１のバイト対応の
パリティ−ビット４ビツトで構成される。１４はスキャ
ンインコマンドレジスタ（ＳＣＲ） 、 １５はスキャ
ンインアドレスレジスタ（ＳＡＲ） 、 １６は論理和
回路、そして２が他装置（例えば、中央処理装置）であ
り、２１は他装置内のスキャンイン対象となるレジスタ
又はメモリ （４バイト構成）である。
以下に、従来方式によるスキャンイン動作を説明する。
（１）ハードウェアが生成したパリティ−ビットを使用
する場合（パリティージェネレイトモード）。
する場合（パリティージェネレイトモード）。
（イ）先ず、ＳｖＰのプログラムはデータレジスタ（Ｄ
ＲＯ） １１に、他装置内のレジスタ又はメモリのバイ
トＯに対応する書き込みデータをセントする。
ＲＯ） １１に、他装置内のレジスタ又はメモリのバイ
トＯに対応する書き込みデータをセントする。
同様ニシテ、チータレシフ１．夕（１）Ｉｌｌ −［Ｉ
Ｒ３） ＩＩに、上記他装置内のレジスタ又はメモリの
ハイ−１、バイト２．バイト３に対応する書き込めデー
タを順次セットする。
Ｒ３） ＩＩに、上記他装置内のレジスタ又はメモリの
ハイ−１、バイト２．バイト３に対応する書き込めデー
タを順次セットする。
この時、ＳＶＰ ７ダブり−（ＳＶＩＩ ＡＩ）ｌ’
） Ｉにおいては、データレジスタ（ＤＲＯ）、データ
レジスタ（ＤＲＩ ） 、データレジスタ（０１？２
＞ 、データレジスタ（ＤＲ３） １１に１バイトのデ
ータが、順次書き込まれる毎に、各々のデータに対する
奇数パリティ−を、パリティ−ビット発生回路（ＰＧ）
１２において生成して、パリティ−レジスタ（ＰＲ）
１３のビット０，１，２．３にセットする。
） Ｉにおいては、データレジスタ（ＤＲＯ）、データ
レジスタ（ＤＲＩ ） 、データレジスタ（０１？２
＞ 、データレジスタ（ＤＲ３） １１に１バイトのデ
ータが、順次書き込まれる毎に、各々のデータに対する
奇数パリティ−を、パリティ−ビット発生回路（ＰＧ）
１２において生成して、パリティ−レジスタ（ＰＲ）
１３のビット０，１，２．３にセットする。
（ロ）次に、ＳｖＰのプログラムは、他装置の書き込み
対象のレジスタ又はメモリのアドレスをスキャンインア
ドレスレジスタ（ＳＡＲ） １５に七ノドする。
対象のレジスタ又はメモリのアドレスをスキャンインア
ドレスレジスタ（ＳＡＲ） １５に七ノドする。
（ハ） ＳＶＰのプログラムはスキャンイン指示をスキ
ャンインコマンドレジスタ（ｓｃＲ） １４にセットす
る。
ャンインコマンドレジスタ（ｓｃＲ） １４にセットす
る。
ＳＶＰ ７ダプター （ＳＶＰ ＡＤＰ ） １は、ス
キャンインコマンドレジスタ（ＳＣＲ） １４によって
、スキャンインが指示された時、スキャンインアドレス
レジスタ（ＳＡＲ） １５が示すアドレスに対応する、
他装置のレジスタ又はメモリ２工に、データレジスタ（
Ｄｌ？０〜ＤＲ３”） １１及びパリティ−レジスタ（
ＰＩ？）１３の内容を書き込む（スキャンイン）ように
動作する。
キャンインコマンドレジスタ（ＳＣＲ） １４によって
、スキャンインが指示された時、スキャンインアドレス
レジスタ（ＳＡＲ） １５が示すアドレスに対応する、
他装置のレジスタ又はメモリ２工に、データレジスタ（
Ｄｌ？０〜ＤＲ３”） １１及びパリティ−レジスタ（
ＰＩ？）１３の内容を書き込む（スキャンイン）ように
動作する。
以上によって、一連のスキャンイン動作が完了する。
＋２１ Ｓ Ｖ Ｐのプログラムが作成したパリティ−
ビットを使用する場合（パリティ−フォーストモード）
。
ビットを使用する場合（パリティ−フォーストモード）
。
ＳｖＰのプログラムは、上記（１）（イ）で説明したよ
うにして、データレジスタ（０１１０−０１１３） １
１を七ソトシた後、５ＶＩＩのプログラムが各省き込め
データに対応して作成したパリティ−ビットを、１バイ
トデータ（実際には、前半、又は後半の４ビツトデータ
）に編集して、論理和回路１６を通してパリティ−レジ
スタ（ＩＩＲ） １３にセットする。
うにして、データレジスタ（０１１０−０１１３） １
１を七ソトシた後、５ＶＩＩのプログラムが各省き込め
データに対応して作成したパリティ−ビットを、１バイ
トデータ（実際には、前半、又は後半の４ビツトデータ
）に編集して、論理和回路１６を通してパリティ−レジ
スタ（ＩＩＲ） １３にセットする。
次に、ｆｌｌの（ロ）、（ハ）と同し動作を行い、この
モードでのスキャンイン動作を完了する。
モードでのスキャンイン動作を完了する。
以上、詳細に説明した従来方法においては、データレジ
スタ（Ｄ１？Ｏ〜０１１３ ） １１全部についての、
パリティージェ未レイトモード又はパリティーフメース
トモードによるスキャンイン動作は可能であったが、１
バイト単位でのパリティーンエネレイトモード又はパリ
ティ−フォーストモ １によるスキャンイン動作はでき
なかった。
スタ（Ｄ１？Ｏ〜０１１３ ） １１全部についての、
パリティージェ未レイトモード又はパリティーフメース
トモードによるスキャンイン動作は可能であったが、１
バイト単位でのパリティーンエネレイトモード又はパリ
ティ−フォーストモ １によるスキャンイン動作はでき
なかった。
勿論、ＳｖＰのプログラムが書き込みデータの全部につ
いて、パリティ−を作成して、パリティ−フォーストモ
ードでスキャンインを行えば可能であるが、１バイトの
み、例えば偶数パリティ−ビットを与える場合にも、残
りの３バイトについてパリティ−フォーストモードで、
パリティービ、。
いて、パリティ−を作成して、パリティ−フォーストモ
ードでスキャンインを行えば可能であるが、１バイトの
み、例えば偶数パリティ−ビットを与える場合にも、残
りの３バイトについてパリティ−フォーストモードで、
パリティービ、。
ト（奇数パリティ−）を作成して、スキャンイン −１
する必要があり、煩雑となる問題があった。
する必要があり、煩雑となる問題があった。
（ｄ） 発明の目的
本発明は上記従来の欠点に鑑み、１バイト単位でのパリ
ティージエネレイトモード又はパリティ−フォーストモ
ードを指示する為のビットを設け、簡単な制御回路を付
加するだけで、１バイト単位のスキャンインを行う方法
を提供することを目的とするものである。
ティージエネレイトモード又はパリティ−フォーストモ
ードを指示する為のビットを設け、簡単な制御回路を付
加するだけで、１バイト単位のスキャンインを行う方法
を提供することを目的とするものである。
ｔｅ＋ 発明の構成
そしてこの目的は、本発明によれば、サービスプロセッ
サーと他装置間のインタフェースを制御する１−ビスプ
ロセンサーアダプターであって、サービスプロセンサー
からの書き込みデータを保持するデータレジスタに対応
して、ｌハイド小値のパリティ−ビットを保持するパリ
ティ−レジスタを備えたサービスプロセッサーアダプタ
ーにおいて、該パリティ−ピントをハードウェアで自動
生成するか、又はサービスプロセッサーのプログラムが
セットするかを１バイ１一単位毎に指示するビットを設
け、該指示ビットの状態により決まるパリティ−ビット
を、上記パリティ−レジスタにセントして、上記データ
レジスタと該パリティ−レジスタの内容を、他装置に書
き込む方法を提供することによって達成され、サービス
プロセッサーアダプターに簡単な制御回路を付加するだ
＆Ｊで、バイト単位のスキャンインを行うことができる
利点がある。
サーと他装置間のインタフェースを制御する１−ビスプ
ロセンサーアダプターであって、サービスプロセンサー
からの書き込みデータを保持するデータレジスタに対応
して、ｌハイド小値のパリティ−ビットを保持するパリ
ティ−レジスタを備えたサービスプロセッサーアダプタ
ーにおいて、該パリティ−ピントをハードウェアで自動
生成するか、又はサービスプロセッサーのプログラムが
セットするかを１バイ１一単位毎に指示するビットを設
け、該指示ビットの状態により決まるパリティ−ビット
を、上記パリティ−レジスタにセントして、上記データ
レジスタと該パリティ−レジスタの内容を、他装置に書
き込む方法を提供することによって達成され、サービス
プロセッサーアダプターに簡単な制御回路を付加するだ
＆Ｊで、バイト単位のスキャンインを行うことができる
利点がある。
（ｆ） 発明の実施例
以下本発明の実施例を図面によっζｎ′を述する。
第２図は本発明の一実施例をブ１コック図で示した図で
あり、第３図は本発明の実施に必要なパリう一イーモー
ド指定回路（ＰＭＰＣ）の詳細を示す図である。
あり、第３図は本発明の実施に必要なパリう一イーモー
ド指定回路（ＰＭＰＣ）の詳細を示す図である。
第２図において、１，２．１１〜１６．２１は第１図で
説明したものと同じものであり、１７が本発明の実施に
必要な上記パリティ−モード指定回路（Ｐ）ＩＰｃ）で
ある。
説明したものと同じものであり、１７が本発明の実施に
必要な上記パリティ−モード指定回路（Ｐ）ＩＰｃ）で
ある。
第３図において、１７１．１７２はアンド回路、１７３
はオア回路、１７４は否定回路、そしてビット０〜７は
第１図、第２図で説明したデータバス１０の各ビット番
号を示している。
はオア回路、１７４は否定回路、そしてビット０〜７は
第１図、第２図で説明したデータバス１０の各ビット番
号を示している。
以下第２図、第３図によって、本発明の詳細な説明する
。
。
説明の例として、データレジスタ（ＤＲＯ） １１．
（即ち、バイトＯ）のデータに対応するパリティ−レジ
スタ（ＰＲ） １３のビット０のみをパリティ−フォー
ストモードでセントし、データレジスタ（ＤＲ１〜ＤＲ
３）のデータに対応するパリティ−レジスタ（ＰＲ）
１３のビット１，２．３はパリティージェネレイトモー
ドでセントする場合を考える。
（即ち、バイトＯ）のデータに対応するパリティ−レジ
スタ（ＰＲ） １３のビット０のみをパリティ−フォー
ストモードでセントし、データレジスタ（ＤＲ１〜ＤＲ
３）のデータに対応するパリティ−レジスタ（ＰＲ）
１３のビット１，２．３はパリティージェネレイトモー
ドでセントする場合を考える。
第１図で説明したのと同じようにして、ＳｖＰのプログ
ラムはデータレジスタ（ＤＲＯ） １１に、他装置内の
レジスタ又はメモリのバイトＯＧこ対し６１゛るデータ
をセットする。
ラムはデータレジスタ（ＤＲＯ） １１に、他装置内の
レジスタ又はメモリのバイトＯＧこ対し６１゛るデータ
をセットする。
同様にして、データレジスタ（ＯＲＩ〜ＤＲ３） に、
上記他装置内のレジスタまたはメモリのノ＼イ１〜ｌ。
上記他装置内のレジスタまたはメモリのノ＼イ１〜ｌ。
２．３に対応する書き込みデータを順次セ・７１−４’
る。
る。
この時、ＳｖＰアダプター（ＳＶＰ＾叶）ＩＧこお番ノ
るパリティ−ビット発生回路（ＩＩＧ） １２により、
各データに対するパリティービ・ノド（奇数ツク１ノテ
イー）が生成され、パリティ−レジスタ（ＰＲ） １３
のビット０，１，２．３にセントされる。
るパリティ−ビット発生回路（ＩＩＧ） １２により、
各データに対するパリティービ・ノド（奇数ツク１ノテ
イー）が生成され、パリティ−レジスタ（ＰＲ） １３
のビット０，１，２．３にセントされる。
次に、パリティ−レジスタ （円？） １３に書き込も
゛データ（ｌバイトデータ）の内、ヒ゛・ノ同をｓｖ＋
’のプログラムが作成したパリティ の（Ａ （例えＧ
、ｒ、偶数パリティ−）にし、他のヒ・ノド１，２．３
Ｌよ（１，息の値とし、更にビット４を論理“ｌ”
（〕でリテイーフォーストモード指示）、ピノｌ−５，
６，７Ｌよ論理″０″ （パリティージエネレイ１〜モ
ード１旨示）にして、パリティ−モード指定回路（１’
ＭＰＣ） １７で工白理をとり、その結果をメア回路１
６を通して、）＜リティーレジスタ（ＰＩ？） １３に
セノ１する、ＪうＧこする。
゛データ（ｌバイトデータ）の内、ヒ゛・ノ同をｓｖ＋
’のプログラムが作成したパリティ の（Ａ （例えＧ
、ｒ、偶数パリティ−）にし、他のヒ・ノド１，２．３
Ｌよ（１，息の値とし、更にビット４を論理“ｌ”
（〕でリテイーフォーストモード指示）、ピノｌ−５，
６，７Ｌよ論理″０″ （パリティージエネレイ１〜モ
ード１旨示）にして、パリティ−モード指定回路（１’
ＭＰＣ） １７で工白理をとり、その結果をメア回路１
６を通して、）＜リティーレジスタ（ＰＩ？） １３に
セノ１する、ＪうＧこする。
上記動作を第３図によって、更に詳細に説明すると、デ
ータバス１０において、 ビット０ ＝１ 、＜ＳＶＰが作成したパリティ−ビッ
トの値−・ここでは偶数パリティ−） ビット４−１ （パリティ−フォーストモード指定） となっているので、バイト０に対するアンド回路１７１
の論理積がとれ、アンド回路１７２は否定回路１７４に
よって閉塞されているので、結局ＳｖＰのプログラムが
作成したパリティ〜の値（データバス１０のビット０を
付勢している）が、パリティ−レジスタ（ＰＲ） １３
のビット０の位置を七ノＩ・する信号として、オア回路
１７３を通して、出力されることになる。
ータバス１０において、 ビット０ ＝１ 、＜ＳＶＰが作成したパリティ−ビッ
トの値−・ここでは偶数パリティ−） ビット４−１ （パリティ−フォーストモード指定） となっているので、バイト０に対するアンド回路１７１
の論理積がとれ、アンド回路１７２は否定回路１７４に
よって閉塞されているので、結局ＳｖＰのプログラムが
作成したパリティ〜の値（データバス１０のビット０を
付勢している）が、パリティ−レジスタ（ＰＲ） １３
のビット０の位置を七ノＩ・する信号として、オア回路
１７３を通して、出力されることになる。
次に、データバス１０において、
ビット１＝Ｘ（即ち、任意の値）
ビット５−０ （パリティージエネレイトモード指定）
となっているので、ハイド１に対するアンド回路１７１
において、ピッＨの値（Ｘ）は閉塞（即ち、無視）され
、前述のようにデータレジスタ（ＤＲＯ〜ＤＩ？３ ）
１１にデータをセントした時、パリティ−ビット発生
回路（ＰＧ） １２において生成されたパリティ−ビッ
ト（奇数パリティ−）の値がセットされている、パリテ
ィ−レジスタ（ＰＩ？） １３の内のビット１の値（パ
リティ−１で示す）とアンド回路１７２において論理積
がとれ、パリティ−レジスタ（ＰＲ） １３のピッＨの
位置を再セットする信号として、オア回路１７３を通し
て、出力されることになる。
において、ピッＨの値（Ｘ）は閉塞（即ち、無視）され
、前述のようにデータレジスタ（ＤＲＯ〜ＤＩ？３ ）
１１にデータをセントした時、パリティ−ビット発生
回路（ＰＧ） １２において生成されたパリティ−ビッ
ト（奇数パリティ−）の値がセットされている、パリテ
ィ−レジスタ（ＰＩ？） １３の内のビット１の値（パ
リティ−１で示す）とアンド回路１７２において論理積
がとれ、パリティ−レジスタ（ＰＲ） １３のピッＨの
位置を再セットする信号として、オア回路１７３を通し
て、出力されることになる。
同じようにして、パリティ−レジスフ（ＰＲ） １３の
ビット２，３を再セントする信号が、それぞれバイト２
．バイト３ののオア回路１７３を通して、出力される。
ビット２，３を再セントする信号が、それぞれバイト２
．バイト３ののオア回路１７３を通して、出力される。
以上の結果、ＳｖＰからパリティ−レジスタ（ＰＲ）１
３にセットする１バイトデータとして、例えばＩＸＸＸ
１０００なるデータ（ココテ、Ｘ ：任ｇ□）値を意
味する）を、データバス１０を通して、ＳｖＰアダプタ
ー（ＳＶＰ ＡＤＰ ）１に送出することにより、パリ
ティ−レジスタ（ＰＲ） １３のビット０に対しては、
ＳｖＰのプログラムが作成したパリティ−の値（上記デ
ータでは１”）が、他のビ・ノド１，２．３に対しては
予め、パリティ−レジスタ（ＰＲ） １３にセ・ノドさ
れているパリティ−の値〔即ち、パリティ−ビット発生
回路（ＰＧ） １２で生成されたパリティ−の値）が、
オア回路１６を通して出力され、パリティ−レジスタ（
ＰＲ） １３にストアされる。
３にセットする１バイトデータとして、例えばＩＸＸＸ
１０００なるデータ（ココテ、Ｘ ：任ｇ□）値を意
味する）を、データバス１０を通して、ＳｖＰアダプタ
ー（ＳＶＰ ＡＤＰ ）１に送出することにより、パリ
ティ−レジスタ（ＰＲ） １３のビット０に対しては、
ＳｖＰのプログラムが作成したパリティ−の値（上記デ
ータでは１”）が、他のビ・ノド１，２．３に対しては
予め、パリティ−レジスタ（ＰＲ） １３にセ・ノドさ
れているパリティ−の値〔即ち、パリティ−ビット発生
回路（ＰＧ） １２で生成されたパリティ−の値）が、
オア回路１６を通して出力され、パリティ−レジスタ（
ＰＲ） １３にストアされる。
こうして、作成されたパリティ−レジスタ（ＰＲ）１３
の内容を、従来方式と同様に、ｉｌ＋の（ロ）。
の内容を、従来方式と同様に、ｉｌ＋の（ロ）。
（ハ）の動作を行って、スキャンインを行うことにより
、１バイト単位（上記の例では、パイ１−０）のパリテ
ィージエネレイトモード又はパリティ−フォーストモー
ドの指示が可能となる。
、１バイト単位（上記の例では、パイ１−０）のパリテ
ィージエネレイトモード又はパリティ−フォーストモー
ドの指示が可能となる。
この結果、あるレジスタ又はメモリのバイト０に対して
のみ、例えば偶数パリティ−の値がセ・ノドされるので
、該レジスタ又はメモリのバイトＯに対応するパリティ
−チェック回路の出力を見ることにより、該パリティ−
チェ・７り回路の動作を確認することができる。
のみ、例えば偶数パリティ−の値がセ・ノドされるので
、該レジスタ又はメモリのバイトＯに対応するパリティ
−チェック回路の出力を見ることにより、該パリティ−
チェ・７り回路の動作を確認することができる。
尚、上記実施例においては、本発明を実施することによ
り、サービスプロセッサーが制御する他装置の、あるレ
ジスタ又はメモリの任意のバイトに対するパリティ−チ
ェック回路の動作確認が、容易にできることを例として
説明したが、これはあく迄も、一実施例であって、例え
ばサービスプロセッサーからのスキャンイン対象のレジ
スタ又はメモリのパリティ−チェックモードとして、バ
イト単位で偶数、奇数パリティ−が混在している場合と
か、該レジスタ又はメモリのデータ、パリティ−ピント
の極性が反転しているような装置に対して、該装置内の
各レジスタ又はメモリに、バイト単位で任意のモードの
パリティ−の値をスキヤシインする場合にも、適用でき
ることは云う迄もないことである。
り、サービスプロセッサーが制御する他装置の、あるレ
ジスタ又はメモリの任意のバイトに対するパリティ−チ
ェック回路の動作確認が、容易にできることを例として
説明したが、これはあく迄も、一実施例であって、例え
ばサービスプロセッサーからのスキャンイン対象のレジ
スタ又はメモリのパリティ−チェックモードとして、バ
イト単位で偶数、奇数パリティ−が混在している場合と
か、該レジスタ又はメモリのデータ、パリティ−ピント
の極性が反転しているような装置に対して、該装置内の
各レジスタ又はメモリに、バイト単位で任意のモードの
パリティ−の値をスキヤシインする場合にも、適用でき
ることは云う迄もないことである。
（ｇ） 発明の効果
以上、詳細に説明したように、本発明のスキャンイン方
式は、サービスプロセンサーから、制御対象となる他装
置内の、例えば４バイト幅の、あるレジスタ又はメモリ
に対して、サービスプロセッサーのプログラムが作成し
たパリティ−の値をバイト単位にスキャンインするのに
、サービスプロセンサーからサービスプロセッサーアダ
プター内のパリティ−レジスタに書き込む１バイトデー
タの内、最初の４ビツトの任意のビットに、上記パリテ
ィ−の値を設定し、残りの４ビツトを、それぞれのバイ
トがパリティージェネレイトモードか、或いはパリティ
−フォーストモードかを指定するビットとして割り当て
、パリティ−フォーストモードの時のみ論理″１″とし
、他のモードの時は論理ａＯ″として、バイト対応に設
定するだけで、上記レジスタ又はメモリの任意のバイト
に対して、パリティージェネレイトモード又はパリティ
−フォーストモードで、それぞれのデータに対するパリ
ティ−の値をスキャンインできるので、サービスプロセ
ッサーから制御できる他装置の任意のレジスタ又はメモ
リの任意のバイトに対して、バイト対応でパリティ−チ
ェック回路の動作確認が容易にできる効果がある。
式は、サービスプロセンサーから、制御対象となる他装
置内の、例えば４バイト幅の、あるレジスタ又はメモリ
に対して、サービスプロセッサーのプログラムが作成し
たパリティ−の値をバイト単位にスキャンインするのに
、サービスプロセンサーからサービスプロセッサーアダ
プター内のパリティ−レジスタに書き込む１バイトデー
タの内、最初の４ビツトの任意のビットに、上記パリテ
ィ−の値を設定し、残りの４ビツトを、それぞれのバイ
トがパリティージェネレイトモードか、或いはパリティ
−フォーストモードかを指定するビットとして割り当て
、パリティ−フォーストモードの時のみ論理″１″とし
、他のモードの時は論理ａＯ″として、バイト対応に設
定するだけで、上記レジスタ又はメモリの任意のバイト
に対して、パリティージェネレイトモード又はパリティ
−フォーストモードで、それぞれのデータに対するパリ
ティ−の値をスキャンインできるので、サービスプロセ
ッサーから制御できる他装置の任意のレジスタ又はメモ
リの任意のバイトに対して、バイト対応でパリティ−チ
ェック回路の動作確認が容易にできる効果がある。
第１図は従来方式によるスキャンイン回路をブロック図
で示した図、第２図は本発明の一実施例をブロック図で
示した図、第３図は本発明の実施に必要なパリティ−モ
ード指定回路（ＰＭＰＣ）の詳細を示す図である。 図面において、１はサービスプロセッサーアダプター（
ＳＶＰ ＡＤＰ ）、 ２は他装置、１０はデータバス
、１１はデータレジスタ（ＤＲ） 、 １２はパリティ
−ビット発生回路（ＰＧ） 、 １３はパリティ−レジ
スタ（ＰＩ？） 、 １４はスキャンインコマンドレジ
スタ（ＳＣＲ） 、 １５はスキャンインアドレスレジ
スタ（ＳＡＲ）、１６はオア回路、１７はパリティ−モ
ード指定回路（ＰＭＰＣ） 、 １７１，１７２はアン
ド回路、１７３はオア回路、１７４は否定回路、ビット
０〜ビツト７はデータバス１０の各ビット番号、をそれ
ぞれ示す。
で示した図、第２図は本発明の一実施例をブロック図で
示した図、第３図は本発明の実施に必要なパリティ−モ
ード指定回路（ＰＭＰＣ）の詳細を示す図である。 図面において、１はサービスプロセッサーアダプター（
ＳＶＰ ＡＤＰ ）、 ２は他装置、１０はデータバス
、１１はデータレジスタ（ＤＲ） 、 １２はパリティ
−ビット発生回路（ＰＧ） 、 １３はパリティ−レジ
スタ（ＰＩ？） 、 １４はスキャンインコマンドレジ
スタ（ＳＣＲ） 、 １５はスキャンインアドレスレジ
スタ（ＳＡＲ）、１６はオア回路、１７はパリティ−モ
ード指定回路（ＰＭＰＣ） 、 １７１，１７２はアン
ド回路、１７３はオア回路、１７４は否定回路、ビット
０〜ビツト７はデータバス１０の各ビット番号、をそれ
ぞれ示す。
Claims (1)
- サービスプロセッサーと他装置間のインタフェースを制
御するサービスプロセンサーアダプターであって、サー
ビスプロセッサーからの書き込みデータを保持するデー
タレジスタに対応して、１バイト単位のパリティ−ビッ
トを保持するパリティ−レジスタを備えたサービスプロ
センサーアダプターにおいて、該パリティ−ビットをハ
ードウェアで自動生成するか、又はサービスプロセッサ
ーのプログラムがセントするかを１バイト単位毎に指示
するピントを設け、該指示ビットの状態により決まるパ
リティ−ビットを、上記パリティ−レジスタにセットし
て、上記データレジスタと該パリティ−レジスタの内容
を、他装置に書き込むことを特徴とするスキャンイン方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194805A JPS6086631A (ja) | 1983-10-18 | 1983-10-18 | スキヤンイン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194805A JPS6086631A (ja) | 1983-10-18 | 1983-10-18 | スキヤンイン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086631A true JPS6086631A (ja) | 1985-05-16 |
Family
ID=16330546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194805A Pending JPS6086631A (ja) | 1983-10-18 | 1983-10-18 | スキヤンイン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086631A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7367923B2 (en) | 2004-12-10 | 2008-05-06 | Yamaha Hatsudoki Kabushiki Kaisha | Apparatus and method for controlling transmission of straddle-type vehicle |
| US7497804B2 (en) | 2006-04-18 | 2009-03-03 | Yamaha Hatsudoki Kabushiki Kaisha | Automatic gearshift control device and vehicle |
| US7513849B2 (en) | 2006-04-18 | 2009-04-07 | Yamaha Hatsudoki Kabushiki Kaisha | Automated transmission controller and vehicle including the automated transmission controller |
| US7665567B2 (en) | 2006-04-18 | 2010-02-23 | Yamaha Hatsudoki Kabushiki Kaisha | Shift actuator, vehicle, and method of integrating vehicle |
| US7912613B2 (en) | 2004-07-01 | 2011-03-22 | Yamaha Hatsudoki Kabushiki Kaisha | Riding type vehicle |
| US8001864B2 (en) | 2004-07-01 | 2011-08-23 | Yamaha Hatsudoki Kabushiki Kaisha | Actuation force transmission mechanism and straddle-type vehicle |
| US8403093B2 (en) | 2004-07-26 | 2013-03-26 | Yamaha Hatsudoki Kabushiki Kaisha | Speed change controller for saddle-ride type vehicles |
-
1983
- 1983-10-18 JP JP58194805A patent/JPS6086631A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7912613B2 (en) | 2004-07-01 | 2011-03-22 | Yamaha Hatsudoki Kabushiki Kaisha | Riding type vehicle |
| US8001864B2 (en) | 2004-07-01 | 2011-08-23 | Yamaha Hatsudoki Kabushiki Kaisha | Actuation force transmission mechanism and straddle-type vehicle |
| US8403093B2 (en) | 2004-07-26 | 2013-03-26 | Yamaha Hatsudoki Kabushiki Kaisha | Speed change controller for saddle-ride type vehicles |
| US7367923B2 (en) | 2004-12-10 | 2008-05-06 | Yamaha Hatsudoki Kabushiki Kaisha | Apparatus and method for controlling transmission of straddle-type vehicle |
| US7497804B2 (en) | 2006-04-18 | 2009-03-03 | Yamaha Hatsudoki Kabushiki Kaisha | Automatic gearshift control device and vehicle |
| US7513849B2 (en) | 2006-04-18 | 2009-04-07 | Yamaha Hatsudoki Kabushiki Kaisha | Automated transmission controller and vehicle including the automated transmission controller |
| US7665567B2 (en) | 2006-04-18 | 2010-02-23 | Yamaha Hatsudoki Kabushiki Kaisha | Shift actuator, vehicle, and method of integrating vehicle |
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