JPH01253073A - ビットマップメモリの垂直方向描画制御回路 - Google Patents
ビットマップメモリの垂直方向描画制御回路Info
- Publication number
- JPH01253073A JPH01253073A JP8068188A JP8068188A JPH01253073A JP H01253073 A JPH01253073 A JP H01253073A JP 8068188 A JP8068188 A JP 8068188A JP 8068188 A JP8068188 A JP 8068188A JP H01253073 A JPH01253073 A JP H01253073A
- Authority
- JP
- Japan
- Prior art keywords
- address
- addition value
- memory
- bit
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims description 4
- 230000007423 decrease Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビットマツプメモリの描画におけるアドレス
、データの制御方式、特に垂直方向描画の制御方式に関
する。
、データの制御方式、特に垂直方向描画の制御方式に関
する。
〔従来の技術）
従来、この種の垂直方向描画の制御回路は、メモリへの
描画により自動的に制御されていたが、その制御はワー
ドアドレスまたはバイトイドレスを制御するのみであっ
た。
描画により自動的に制御されていたが、その制御はワー
ドアドレスまたはバイトイドレスを制御するのみであっ
た。
上述した従来の垂直方向描画の制御回路は、ワードアド
レスまたはバイトアドレスのみを制御するのみであった
ため、最初の描画位置から真下にしか描画するこのがで
きない。そのため、最初の描画位置から左下、あるいは
右下の方向へ描画を行なうためには、アドレスを発生す
る回路部あるいは描画開始位置を決定している回路部内
のＣＰＵビジプルレジスタの変更によるＣＰＵからのソ
フトウェアコントロールで実現していた。そのため、ソ
フトウェアに負担がかかるという欠点がある。
レスまたはバイトアドレスのみを制御するのみであった
ため、最初の描画位置から真下にしか描画するこのがで
きない。そのため、最初の描画位置から左下、あるいは
右下の方向へ描画を行なうためには、アドレスを発生す
る回路部あるいは描画開始位置を決定している回路部内
のＣＰＵビジプルレジスタの変更によるＣＰＵからのソ
フトウェアコントロールで実現していた。そのため、ソ
フトウェアに負担がかかるという欠点がある。
本発明によれば、メモリのアドレスを発生する手段と、
アドレスの加算値を制御する手段と、メモリへ描画する
データを発生する手段と、メモリの１ワードあるいは１
バイト内における描画開始位置を決定しメモリへ描画す
るデータを発生する手段におけるデータのシフトマスク
機能を制御する手段と、メモリへの描画回数をカウント
する主単とを具備することを特徴とするビットマツプメ
モリの垂直方向描画制御回路が得られる。
アドレスの加算値を制御する手段と、メモリへ描画する
データを発生する手段と、メモリの１ワードあるいは１
バイト内における描画開始位置を決定しメモリへ描画す
るデータを発生する手段におけるデータのシフトマスク
機能を制御する手段と、メモリへの描画回数をカウント
する主単とを具備することを特徴とするビットマツプメ
モリの垂直方向描画制御回路が得られる。
次に、本発明の一実施例を示した図面を参照して、本発
明をより詳細に説明する。
明をより詳細に説明する。
第１図を参照すると、本発明の一実施例のビットマツプ
メモリの垂直方向描画制御回路は、メモリのアドレスを
発生するアドレス発生部６と、アドレスの加算値を制御
するアドレス加算値制御部２と、メモリへ描画するデー
タを発生するデータ発生部７と、メモリの１ワードある
いは１バイト内における描画開始位置を決定しデータ発
生部７におけるデータのシフトマスク機能を制御するビ
ットアドレス制御部３と、メモリへの描画回数をカウン
トするカウンタ部４とを具備している。ここで、１ワー
ド内あるいは１バイト内の描画を何ビット目から開始す
るかを示す値として、ビットアドレスと称する値を用い
る。１ワード内において、とット１５から描画を開始す
るときは、ビットアドレス「１」であり、以後、順次増
加してビットＯから描画を開始するときは、ビットアド
レス「１５」とする。
メモリの垂直方向描画制御回路は、メモリのアドレスを
発生するアドレス発生部６と、アドレスの加算値を制御
するアドレス加算値制御部２と、メモリへ描画するデー
タを発生するデータ発生部７と、メモリの１ワードある
いは１バイト内における描画開始位置を決定しデータ発
生部７におけるデータのシフトマスク機能を制御するビ
ットアドレス制御部３と、メモリへの描画回数をカウン
トするカウンタ部４とを具備している。ここで、１ワー
ド内あるいは１バイト内の描画を何ビット目から開始す
るかを示す値として、ビットアドレスと称する値を用い
る。１ワード内において、とット１５から描画を開始す
るときは、ビットアドレス「１」であり、以後、順次増
加してビットＯから描画を開始するときは、ビットアド
レス「１５」とする。
カウンタ部４は、メモリライトパルス５をカウントし、
ＣＰＵにより予め設定された回数をカウントする毎に、
ビットアドレス変更パルス１１をビットアドレス制御部
３に出力する。ビットアドレス制御部３は、ビットアド
レス変更パルス１１を受けると、ＣＰＵにより予め設定
された値だけビットアドレスをインクリメントあるいは
デクリメントする。その結果、ビットアドレスにキャリ
ーまたはボローがあったときは、アドレス加算値変更パ
ルス９をアドレス加算値制御部２に出力する。アドレス
加算値制御部２は、アドレス加算値変更パルス９を受け
ると、ＣＰＵにより予め設定されているアドレス加算値
を＋１インクリメントあるいは一１インクリメントする
。
ＣＰＵにより予め設定された回数をカウントする毎に、
ビットアドレス変更パルス１１をビットアドレス制御部
３に出力する。ビットアドレス制御部３は、ビットアド
レス変更パルス１１を受けると、ＣＰＵにより予め設定
された値だけビットアドレスをインクリメントあるいは
デクリメントする。その結果、ビットアドレスにキャリ
ーまたはボローがあったときは、アドレス加算値変更パ
ルス９をアドレス加算値制御部２に出力する。アドレス
加算値制御部２は、アドレス加算値変更パルス９を受け
ると、ＣＰＵにより予め設定されているアドレス加算値
を＋１インクリメントあるいは一１インクリメントする
。
アドレス発生部６は、ＣＰＵにより設定されたアドレス
データを初期値とし、メモリアクセスを終了するたびに
、アドレス加算値８を順次加算して、アドレスをインク
リメントする。
データを初期値とし、メモリアクセスを終了するたびに
、アドレス加算値８を順次加算して、アドレスをインク
リメントする。
また、データ発生部７は、ビットアドレスデータ１０に
基いてライトデータに対するシフトマスクを行ない、さ
らにこれから書き込むアドレスのデータとのマスク演算
を行なう。
基いてライトデータに対するシフトマスクを行ない、さ
らにこれから書き込むアドレスのデータとのマスク演算
を行なう。
これら機能を有する回路部を構成することにより、垂直
方向への描画を制御することができる。
方向への描画を制御することができる。
この結果、第２図に示すような、何回かの描画毎に、そ
の描画開始位置をビット単位で自動的にずらしていく描
画が可能になる。
の描画開始位置をビット単位で自動的にずらしていく描
画が可能になる。
以上説明したように、本発明によれば、メモリライトパ
ルスのカウンタ部を設け、カウンタ部からのビットアド
レス変更パルスを、ビットアドレス制御部に入力し、さ
らにビットアドレス制御部におけるビットアドレスにキ
ャリー・ボローがあった場合には、アドレス加算値制御
部にアドレス加算値変更パルスを出力することにより、
一定描画回数毎にビットマツプメモリの描画開始位置を
ビット単位でかつ描画を実行するのみで自動的に制御で
きる。結果的には、描画開始位置から左下あるいは右下
方向への描画が可能となり、今まで要していたＣＰＵの
ソフトウェアコントロールの賀担が解消できるという効
果がある。
ルスのカウンタ部を設け、カウンタ部からのビットアド
レス変更パルスを、ビットアドレス制御部に入力し、さ
らにビットアドレス制御部におけるビットアドレスにキ
ャリー・ボローがあった場合には、アドレス加算値制御
部にアドレス加算値変更パルスを出力することにより、
一定描画回数毎にビットマツプメモリの描画開始位置を
ビット単位でかつ描画を実行するのみで自動的に制御で
きる。結果的には、描画開始位置から左下あるいは右下
方向への描画が可能となり、今まで要していたＣＰＵの
ソフトウェアコントロールの賀担が解消できるという効
果がある。
第１図は本発明の一実施例のブロック図、第２図は描画
開始位置から左下の方向へ描画を実行した例を説明する
図である。 １：ＣＰＵバス、２ アドレス加算値制御部、３：ビッ
トアドレス制御部、４；カウンタ部、５：メモリライト
パルス、６：アドレス発生部、７、：データ発生部、８
ニアドレス加算値、リニアドレス加算値変更パルス、１
０：ビットアドレスデータ、１１：ビットアドレス変更
パルス、１２：ワードバウンダリー、１３：描画開始位
置、１４：描画エリア。 代理人 弁理士 内 原 晋 第 ｆｙ！Ｊ 竿 ２ｖＪ
開始位置から左下の方向へ描画を実行した例を説明する
図である。 １：ＣＰＵバス、２ アドレス加算値制御部、３：ビッ
トアドレス制御部、４；カウンタ部、５：メモリライト
パルス、６：アドレス発生部、７、：データ発生部、８
ニアドレス加算値、リニアドレス加算値変更パルス、１
０：ビットアドレスデータ、１１：ビットアドレス変更
パルス、１２：ワードバウンダリー、１３：描画開始位
置、１４：描画エリア。 代理人 弁理士 内 原 晋 第 ｆｙ！Ｊ 竿 ２ｖＪ
Claims (1)
- メモリのアドレスを発生する手段と、アドレスの加算値
を制御する手段と、メモリへ描画するデータを発生する
手段と、メモリの１ワードあるいは１バイト内における
描画開始位置を決定しメモリへ描画するデータを発生す
る手段におけるデータのシフトマスク機能を制御する手
段と、メモリへの描画回数をカウントする主単とを具備
することを特徴とするビットマップメモリの垂直方向描
画制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8068188A JPH01253073A (ja) | 1988-03-31 | 1988-03-31 | ビットマップメモリの垂直方向描画制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8068188A JPH01253073A (ja) | 1988-03-31 | 1988-03-31 | ビットマップメモリの垂直方向描画制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253073A true JPH01253073A (ja) | 1989-10-09 |
Family
ID=13725089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8068188A Pending JPH01253073A (ja) | 1988-03-31 | 1988-03-31 | ビットマップメモリの垂直方向描画制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253073A (ja) |
-
1988
- 1988-03-31 JP JP8068188A patent/JPH01253073A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62149099A (ja) | メモリアクセス制御回路 | |
| JPH04338797A (ja) | フォントメモリアクセス方式 | |
| JPH01253073A (ja) | ビットマップメモリの垂直方向描画制御回路 | |
| JP2530826B2 (ja) | 表示制御装置 | |
| JP2776347B2 (ja) | プリンタ用描画装置 | |
| JPS5839347A (ja) | プロセツサ | |
| JPH03121489A (ja) | フォントパターン生成装置 | |
| JP2598512B2 (ja) | 出力制御方法及び装置 | |
| JPH04298787A (ja) | ディスプレイ制御回路 | |
| JPH05210381A (ja) | 表示制御装置 | |
| JPS60134334A (ja) | 印字制御方式 | |
| JP2808105B2 (ja) | フオント描画装置 | |
| JPH10124692A (ja) | 描画回路 | |
| JP2716167B2 (ja) | プリンタ用描画制御装置 | |
| JP2710483B2 (ja) | 半導体集積回路 | |
| JPS62138971A (ja) | デ−タ処理装置 | |
| JPH0478942A (ja) | メモリアクセス回路 | |
| JPH0334868A (ja) | プリンタ制御装置 | |
| JPH0591090A (ja) | ダブルバツフア構成におけるパリテイ演算回路 | |
| JPS62229361A (ja) | 文字処理装置 | |
| JPH03130844A (ja) | ビット・マップ・メモリのビット・アドレス制御回路 | |
| JPS57203140A (en) | Microcomputer device | |
| JPS61252174A (ja) | プリンタ装置 | |
| JPH0652044A (ja) | マイクロプロセッサ | |
| JPH11144035A (ja) | 半導体記憶装置 |