JPS61264474A - ベクトル・レジスタアクセス制御方式 - Google Patents

ベクトル・レジスタアクセス制御方式

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Publication number
JPS61264474A
JPS61264474A JP10713285A JP10713285A JPS61264474A JP S61264474 A JPS61264474 A JP S61264474A JP 10713285 A JP10713285 A JP 10713285A JP 10713285 A JP10713285 A JP 10713285A JP S61264474 A JPS61264474 A JP S61264474A
Authority
JP
Japan
Prior art keywords
pipeline
timing
vector
access
slot
Prior art date
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Pending
Application number
JP10713285A
Other languages
English (en)
Inventor
Yuichi Sasaki
裕一 佐々木
Shoji Nakatani
中谷 彰二
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to JP10713285A priority Critical patent/JPS61264474A/ja
Publication of JPS61264474A publication Critical patent/JPS61264474A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053Vector processors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Complex Calculations (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数の演算パイプラインの各々が、ベクトル・レジスタ
アクセスを開始するために異なる特定のタイミングを割
り当てられている場合、演算パイプラインに待ちが生じ
ると9次にベクトル・レジスタアクセスが可能となるの
は次の特定タイミングとなり、大きな遅れが生じる。こ
のため、他の演算パイプラインに割り当てられているタ
イミングと入れ替えることにより、演算パイプラインの
再開を早めることを可能にする。
〔産業上の利用分野〕
本発明は、ベクトル・データ処理装置に関するものであ
り、特に演算パイプラインによるベクトル・レジスタの
アクセス制御方式に関する。
〔・従来の技術〕
はじめに2本発明が対象としている従来のベクトル処理
装置の基本的な構成例を、第5図を用いて説明する。
図において、51はベクトル・レジスタVR。
52はマスク・レジスタMR,53および54はロード
/ストアを行なうAパイプラインおよびBパイプライン
、55は加算用のADDパイプライン、56は乗算用の
MULTIパイプライン、57はマスク演算用のMAS
Kパイプライン、58はパイプライン制御部、59は主
記憶装置MSUを示す。
ベクトル・レジスタVR51はベクトル・データを保持
し、8個のバンクで構成されている。各バンクは、異な
るパイプラインにより並行してアクセスされることがで
きる。
マスク・レジスタMR52は、ベクトル・データをマス
クするためのマスク・データを保持している。
Aパイプライン53およびBパイプライン54は、それ
ぞれベクトル・レジスタVR51あるいはマスク・レジ
スタMR52と主記憶装置MSU59との間でデータの
ロード/ストアを実行する。
ADDパイプライン55およびMULTIパイプライン
56は、ベクトル・レジスタVR51およびマスク・レ
ジスタMR52を使用して演算を実行する。
MASKパイプライン57は、マスク・レジスタMR5
2のマスク・データに対する演算を実行する。
パイプライン制御部58は、各パイプライン53ないし
57を制御するために、命令管理ポートや、タイミング
制御機構等をそなえている。
ところで、A、B、ADD、MULTIの各パイプライ
ンは、ベクトル・レジスタVR51を共用しているため
、各バンクでアクセス競合が生じないように、各パイプ
ラインに特定のアクセスタイミング(バンク・スロット
)を割り当てる方法がとられている。
第6図は、そのためのタイミング・シーケンスの1例を
示す。図示のように、タイミング・シーケンスは、に、
E3.EX、El、L、F3.F2.Fl で示される
8個の、スロットを用いて設定される。このタイミング
・シーケンスは連続的に繰り返される。このうち、スロ
ットに、Lは、それぞれA。
Bパイプラインに割り当てられ、またスロットEI。
EZ、E3はADDパイプラインに、そしてスロットF
、、F、、F、はMULTIパイプラインに割り当てら
れている。
各パイプラインは、自己に割り当てられているスロット
のタイミングにおいてのみ、ベクトル・レジスタVRへ
のアクセスが許容される。
ベクトル演算命令を実行するにあたって、あらかじめベ
クトル・ロード命令によりベクトル・レジスタに、演算
で使用するデータをロードしておく。ベクトル・ロード
命令でロードされたベクトル・データは、にスロットで
VRに書き込まれると9次のE3スロットで演算へのデ
ータが読み出されることがある。
第7図は、その具体例をタイミング図で示したもので、
VLDはベクトル・ロード命令、VADはベクトル加算
命令を表わしている。図は、  VLD命令からVAD
命令に命令が連続並行して実行される様子が示されてあ
り、にスロ・ノドでVRに書き込まれた後、すぐVAD
命令(ADDパイプライン)のR3オペランド読み出し
が行なわれている。このようにレジスタが連鎖している
ことをリンクと呼んでいる。
レジスタがリンクしている場合+R3オペランドの読み
出しがR,オペランドの書き込みを追いこさないように
しなければならない。また、このため、VLD命令によ
ってデータ転送が行なわれな(なる(状態シフトレジス
タSSRのVAL IDがなくなる)と、VADの読み
出し及びベクトル演算ユニット全体をストップするよう
にしている。またAパイプラインとBパイプラインとで
ロード命令の実行が行なわれるため、各パイプラインで
リンクするかどうかを示すリンク情報(LINK−IN
FOR門ATION信号)が、5TART−R3信号と
共に送られてくる。 また2つのアクセスパイプライン
が動作しており、一方のパイプラインでデータ転送が行
なわれなくなっても、もう1つのアクセスパイプライン
は動作しているため、VRのアドレス・レジスタを停止
することができない。
ベクトル演算ユニットへのクロックストップ信号は、各
アクセスパイプラインのうちのいずれかがベクトル演算
ユニットをクロックストップさせるべき状態になれば、
オンになるようにしである。
VRないしはMRから読み出しが行なわれるパイプライ
ンは、すべてベクトル演算クロックストップの対象とな
っている。
〔発明が解決しようとする問題点〕
従来の方式では、ベクトル・ロード命令でベクトル・レ
ジスタVRに書き込んだデータを、リンクされた次のベ
クトル命令が直ちに読み出して実行する並列処理が行な
われる場合、主記憶装置におけるバンク競合の発生など
の理由で、ベクトル・レジスタVRへのデータ書き込み
が一時的に途切れると、リンクされた次のベクトル命令
は実行を中断され、演算パイプラインは待ち状態となっ
た。
第8図は、これを具体例で示したものである。
図は、ベクトル・レジスタVRの8個のバンクBO〜B
7のそれぞれに対して、スロット列F r、 F z。
F3. L、  El、 Ez、 E’s、 Kを対応
づけたタイミング1の状態と、それからスロット列を順
次右循環シフトして対応づけを切り替えてゆき、1巡し
たタイミング9の状態とを表わしている。
タイミング1の状態は、にスロットを用いてバンクB7
でベクトル・ロード命令を実行したとき。
データ・インバリッドが生じたことをX印で示している
。この例では、ベクトル・ロード命令にリンクして、E
スロット(E 3. E z、 E +)およびFスロ
ット(Fil、 FZ、 F +)を用いた2本の演算
パイプラインが走行中である。ただし、Lスロットは未
使用となっている。
タイミング2で、ベクトル・ロード命令のデータが有効
になったものとする。しかしタイミング9まで各パイプ
ラインは待ちとなる。
タイミング9で、にスロットが再びバンクB7に対応づ
けられ、ベクトル・レジスタへのデータの書き込みが再
開される。
このように、待ち状態の演算パイプラインは。
処理に必要なデータがベクトル・レジスタVRへ書き込
まれた後の最初の定められたアクセス・タイミングで実
行を再開するが、その間の待ち時間は、少なくとも8ス
ロット分の長さの時間となり。
大きな遅れを生じるという問題があった。
〔問題点を解決するための手段〕
本発明は、入力データが途切れて演算パイプラインの動
作が中断され、その後入力データが有効となって動作を
再開する際、その演算パイプラインに割り当てられてい
るアクセス・タイミングを他の演算パイプラインに割り
当てられているアクセス・タイミングと交換することが
有利な場合。
タイミング交換を行なって、再開までの待ち時間を、そ
れらタイミング交換を行なった2つの演算パイプライン
のアクセス・タイミング間の時間差だけ短縮するもので
ある。
第1図(alは1本発明の原理を例示的に示すタイミン
グ図である。図中、に、E3.E2.El、L、F3゜
F 2. F + は、ベクトル・レジスタをインクリ
ーブするバンクのスロット、AおよびBはロード/スト
ア用AおよびBパイプラインのアクセス・タイミング、
そしてADDおよびMULT Iは加算および乗算用A
DDパイプラインおよびMULTIパイプラインのアク
セス・タイミングを表わしている。
第1図(a)の例では、ベクトル・レジスタへのアクセ
ス開始時におけるタイミング・シーケンスはA−ADD
−B−MULTIである。
ここでたとえば、ADDパイプラインによるベクトル・
レジスタのアクセス中に、入力データが途切れて実行の
中断が生じた場合、データがパイプラインのアクセス・
タイミングを、それぞれA→B、ADD−MULTI、
B−A、MULTI→ADDのように入れ替えられる。
これにより。
タイミング・シーケンスはB−MULTI −A−AD
Dに変換されるので、アクセスを再開できる次のADD
のアクセス・タイミングを早目に生じさせることができ
る。
第1図(blは、第1図(alに示した本発明によるア
クセス・タイミング交換の制御機構を例示したものであ
る。図中、10はパイプラインを制御する命令管理ポー
ト部、11はベクトル・レジスタの各バンクごとのアク
セス・タイミングを制御するタイミング制御部、12は
タイミング交換制御部を表わしている。
命令管理ポート部10はA、B、M、E、Fの命令管理
ポートを含む。これらの命令管理ポートは、それぞれA
、B、MASK、ADDあるいはMULTIの各パイプ
ラインを個別に制御するためのものであり、並行動作が
可能にされている。
各命令管理ポートがベクトル・レジスタをアクセスする
ためのタイミングは、タイミング制御部11および交換
制御部12によって制御される。
タイミング制御部11は、ベクトル・レジスタに対する
アクセス元のパイプライン、すなわち命令管理ポートご
とに、各バンクをインクリーブさせて並行動作させるた
めに必要なバンク・スロットのシーケンスと基本的なア
クセス・タイミングとを発生する。
タイミング交換制御部12は、タイミング制御部11に
より発生されたアクセス・タイミングを。
入力データが途切れて演算パイプラインの中断が生じた
とき、第1図(alに示すように交換する制御を行なう
〔作用〕
一般に、ベクトル・レジスタに対するアクセス・タイミ
ングのシーケンスがN個のスロットで構成され、スロッ
ト当りの時間がτで表わされるとすれば、中断したパイ
プラインを再開するまでの待ち時間を、Nτ/またけ短
縮することができる。
例えば、ベクトル加算命令によりA+B=Cを実行しよ
うとしたとき、先行するベクトル・ロード命令により、
主記憶装置からベクトル・レジスタへA、Bのデータを
ロードしなければならない。
しかしベクトル・レジスタへの書き込みが遅れ。
これらのデータが揃わなければ、A+B=Cを実行でき
ず、演算を中断する必要がある。その後。
A、Bのデータが揃うとA+B=Cの処理を再開するが
、この時、従来の方式ではNτの間待たされることにな
るが2本発明方式によると、その待ち時間はNτ/2に
短縮される。
〔実施例〕
次に2本発明の詳細を実施例により説明する。
第2図は、ベクトル・レジスタに対する各パイプライン
のアクセス・タイミングを定義したバンク−セレクト変
換テーブルの構成を示す。この変換テーブルは、ベクト
ル・レジスタに対するアクセス・パイプラインのアクセ
スID(識別情報)が、に、E3.E2.El、L、F
3.F2.Flのいずれのスロットであるかによって、
順次の動作タイミングに応じたアクセス可能なバンクの
位置情報。
すなわちバンク−セレクトデータを、与えるものである
バンク−セレクトデータは、スロット・カウンタ(後述
)と対応づけて与えられる。スロット・カウンタは、動
作タイミングτごとに、バンクBO〜B7に対応する3
ビツトのコード“000”〜“111”を周期的かつ循
環的に連続発生する。
アクセスIDかにスロットのアクセスでは、スロット・
カウンタの出力コードシーケンスとバング−セレクトデ
ータの各値とは常に一致する。しかしE3スロットにお
けるバンク−セレクトデータの各値は、スロット・カウ
ンタの出力コードシーケンスを1タイミングだけ後にシ
フトシたものとなる。以下、E2スロットからF、スロ
ットまで順次シフトして生成される。
たとえば、アクセスIDかにスロットの場合。
タイミング1ではバンクBO(6000″)が選択され
、タイミング2ではバンクBl(“001“)、そして
以後同様にしてタイミング8では。
バンクB7(“111”)が選択される。
またアクセスIDがE3スロットの場合、タイミング1
ではバンクB7が選択され、タイミング2ではバンクB
Oが選択され、そしてタイミング8ではバンクB6が選
択される。
このようにして、任意のアクセスIDのパイプラインは
、バンク−セレクト変換テーブルにしたがって、順次の
タイミングごとに他のアクセス元パイプラインとアクセ
ス競合を生じないように。
並行して順次のバンクをアクセス走査することができる
もしも、にスロットでベクトル・ロードを実行している
とき、データ・インバリッド(データ無効)が発生した
場合にはl  E3スロットで実行中の演算パイプライ
ンの動作は中断される。
この間、スロット・カウンタは空回りし、その。
後、データ・インバリッドが解除されたとき、スロット
・カウンタから出力される3ビツト・コードの最上位ビ
ットを反転する。
これにより、バンク−セレクト変換テーブルから読み出
されるバンク−セレクトデータの値は4τ分前ヘシフト
される。すなわち、パイプラインのアクセス・タイミン
グを、スロット・シーケンス内で前後入れ替えることに
より、中断したパイプラインの待ち時間の短縮を可能に
する。
第3図は、第2図に示したバンク−セレクト変換テーブ
ルを使用するバンク−セレクト変換回路の構成を示す。
図中、30はバンク−セレクト変換テーブル、31は3
ビツトのスロット・カウンタ、32はビット反転回路、
33はアクセスID回路を表わす。
スロット・カウンタ31は、動作タイミング(周期τ)
ごとに+1ずつカウントアツプされる循環型の3ビツト
カウンタであり、カウント値は。
バンク−セレクト変換テーブル30に出力される。
ビット反転回路32は、演算パイプラインの中断を含む
所定の条件のもとでスロット・カウンタ31から出力さ
れる3ビツト・コードの最上位ビットを反転する。
アクセスID回路33は、5TART (アクセス動作
開始)時のスロット・カウンタ31のカウント値を保持
し、アクセスIDとして、バンク−セレクト変換テーブ
ル30へ印加する。
°バンクーセレクト変換テーブル30から読み出された
バンク−セレクトデータは、ベクトル・レジスタのアゲ
セス回路へ送られる。
なお、ビット反転回路32がビット反転を実行する条件
は。
・先行するベクトル命令がベクトル・ロード命令A (
B)であること。
・後続命令がリンクすることを示す情報があること。
・もう一方のアクセスパイプラインB (A)が未使用
であるか、またはベクトル・ロード命令A(B)にリン
クしているベクトル・ストア命令B (A)があるか、
または同じくリンクしているベクトル演算命令があるこ
と。
・ベクトル・ロード命令の管理ポートからクロック・ス
トップ・シーケンス指令が出ていること。
・空回りのタイミング数2〜5の間にあること。
データ・インバリッドが解除されたこと。
などが満足される場合とする。
ここでたとえば空回りのタイミング数が2〜5にあるこ
とを条件としているのは、タイミング数が6〜9でデー
タ・インバリッドが解除(すなわちデータが有効)とな
ったときタイミング交換を行なっても、待ち時間短縮の
効果が得られないからである。したがって、この場合は
従来と同様な制御方式をとる。
このようにして、中断した演算パイプラインの再開タイ
ミングを4τ進めた場合、ベクトル・レジスタの各バン
クにおいて、レジスタからデータを再び読み出すタイミ
ングを得るために必要なタイミングの検出、すなわち先
に中断したスロットがE、スロットであれば、再開のた
めのE3スロットの検出を+F3スロットのタイミング
で行なわなければならない。このため+F3スロットを
E3スロットに読み替える4τの補正が行なわれる。
また同様に、ベクトル・レジスタの各バンクに対応させ
て設けられているシフトレジスタ構成のアドレス・レジ
スタの内容も、4τのアクセス・タイミング交換に合わ
せて、4τ分ずらす必要がある。
次に1本発明の実施例の動作を第4図に示す具体例を用
いて説明する。
第4図は、ベクトル・レジスタに対するベクトル・ロー
ド命令VLDとリンクされたベクトル加算命令VADの
アクセス動作の1例についてのタイミング図である。
図中の■はベクトル・ロード命令を実行するAパイプラ
インの動作タイミング、そして■はADDパイプライン
によるオペランドR3の読み出しアクセスの動作タイミ
ングを示す。■において。
ベクトル・レジスタへ2ベクトル・データのエレメント
を逐次ロードしている動作中、タイミング4.5,6.
7でデータ無効(インバリッド)となり、4τの遅れが
生じている。
このため■では、タイミング4.5.6.7がクロック
・ストップ(CLOCK  5TOP)となり、動作が
中断される。
次にAパイプラインにおいて、タイミング7の後データ
が有効となり、その結果タイミング交換が実行される。
すなわち図示のように2次のタイミング0,1,2.3
は4τ進められてタイミング4,5,6.7となる。
これにより、■では、直ちにタイミング4でR3のアク
セスを再開することができる。したがって。
ADDパイプラインの遅れは4τとなる。
〔発明の効果〕
本発明によれば、ベクトル処理に必要なデータがベクト
ル・レジスタに書き込まれるのを待っているパイプライ
ンを、データがベクトル・レジスタに書き込まれた後、
従来よりも平均的に早期に再開させることができ、処理
時間の短縮が可能となる。
【図面の簡単な説明】
第1図(a)は本発明の原理を示すタイミング・シーケ
ンス例、第1図(blは本発明によるタイミング交換の
制御機構の構成図、第2図はバンク−セレクト変換テー
ブルの構成図、第3図はバンク−セレクト変換回路の構
成図、第4図は本発明によるアクセス動作例を示すタイ
ミング図、第5図は従来のベクトル処理装置の基本構成
図、第6図はベクトル・レジスタのアクセス・タイミン
グのシーケンス例を示すタイミング図、第7図はリンク
された命令の実行タイミング例を示すタイミング図。 第8図は演算パイプラインに待ちが生じる場合の動作例
を示すタイミング図である。 第1図(a)、第1図(b)において。 A・・・ロード/ストアを行なうAパイプラインB・・
・ロード/ストアを行なうBパイプラインADD・・・
ベクトル加算を行なうADDパイプライン MULTI・・・ベクトル乗算を行なうMULT 1パ
イプライン 10・・・命令管理ポート部 11・・・タイミング制御部 12・・・タイミング交換制御部 特許出願人   富士通株式会社 代理人弁理士  長谷用 文 廣(外工名)t、・>7
−2o−tト      5  εz  !:   L
Fs44’ aFj(/l々、罐1↑すり4ミシ7′・
シーケシス介り第 1 図(Q) $1  riJ(bツ バゝンクー江糾りト貞斗チー7″ルqmk$ 2図 ハ“ンクー七しクト費嗜SOUの−d4.A゛$ 3 
図 スロット  に E3 ε21tLF3F2  F1丁
2tス・タイミン7句シーゲンスイ多り第6図 リンつてれf、A1会め典豹タイミンク”419項%7
  rA ダイミンフ’2u≦−」−ILL−Lj巳Ld≦7二−
」−J巨ニーL−巨jL」−11旦」1トa(7−イ多
り 2ず−8112コ

Claims (3)

    【特許請求の範囲】
  1. (1)一つ乃至複数個のバンクを同時にアクセス可能と
    するベクトル・レジスタ或いはマスク・レジスタとの間
    で演算を実行する一つ乃至複数本の演算パイプラインを
    備え、各演算パイプラインのベクトル・レジスタアクセ
    スが競合しないよう、各演算パイプラインにベクトル・
    レジスタのアクセス開始タイミングを固定的に割り当て
    たインタリーブ方式をとるベクトル・データ処理装置に
    おいて、 断続的なデータ入力によって演算パイプラインが中断さ
    れる場合、その演算パイプラインに割り当てられている
    開始タイミングまでの待ち時間に依存せず、且つ演算パ
    イプライン間のベクトル・レジスタアクセス競合が生じ
    ないタイミングを選択して、先に中断した演算を再開す
    ることを特徴とするベクトル・レジスタアクセス制御方
    式。
  2. (2)断続的なデータ入力によって演算パイプラインが
    中断される場合、演算パイプラインを制御する管理ポー
    トが、対応するベクトル・レジスタへのアクセス開始タ
    イミングを、その管理ポートに割り当てられた最も近い
    開始タイミングと交換できるようにする事によって待ち
    時間短縮を実現する事を特徴とする特許請求の範囲第1
    項記載のベクトル・レジスタアクセス制御方式。
  3. (3)中断したベクトル・レジスタへのアクセスを再開
    する時、その演算パイプラインを制御している命令管理
    ポートのベクトル・レジスタへのアクセス・タイミング
    を、その演算パイプラインに与えられたアクセス可能ス
    ロットの最も近いスロットに変更し、且つその命令管理
    ポートが使用していたスロットをもう一方の対となるポ
    ートと交換することによって、データの過不足無く且つ
    アクセス競合無く再開できるようにする事を特徴とする
    特許請求の範囲第1項および第2項に記載のベクトル・
    レジスタアクセス制御方式。
JP10713285A 1985-05-20 1985-05-20 ベクトル・レジスタアクセス制御方式 Pending JPS61264474A (ja)

Priority Applications (1)

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JP10713285A JPS61264474A (ja) 1985-05-20 1985-05-20 ベクトル・レジスタアクセス制御方式

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JPS61264474A true JPS61264474A (ja) 1986-11-22

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ID=14451311

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JP (1) JPS61264474A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01309175A (ja) * 1988-06-07 1989-12-13 Fujitsu Ltd ベクトルレジスタ制御方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01309175A (ja) * 1988-06-07 1989-12-13 Fujitsu Ltd ベクトルレジスタ制御方式

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