JPS61264474A - ベクトル・レジスタアクセス制御方式 - Google Patents
ベクトル・レジスタアクセス制御方式Info
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- JPS61264474A JPS61264474A JP10713285A JP10713285A JPS61264474A JP S61264474 A JPS61264474 A JP S61264474A JP 10713285 A JP10713285 A JP 10713285A JP 10713285 A JP10713285 A JP 10713285A JP S61264474 A JPS61264474 A JP S61264474A
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- JP
- Japan
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- timing
- vector
- access
- slot
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の演算パイプラインの各々が、ベクトル・レジスタ
アクセスを開始するために異なる特定のタイミングを割
り当てられている場合、演算パイプラインに待ちが生じ
ると９次にベクトル・レジスタアクセスが可能となるの
は次の特定タイミングとなり、大きな遅れが生じる。こ
のため、他の演算パイプラインに割り当てられているタ
イミングと入れ替えることにより、演算パイプラインの
再開を早めることを可能にする。
アクセスを開始するために異なる特定のタイミングを割
り当てられている場合、演算パイプラインに待ちが生じ
ると９次にベクトル・レジスタアクセスが可能となるの
は次の特定タイミングとなり、大きな遅れが生じる。こ
のため、他の演算パイプラインに割り当てられているタ
イミングと入れ替えることにより、演算パイプラインの
再開を早めることを可能にする。
本発明は、ベクトル・データ処理装置に関するものであ
り、特に演算パイプラインによるベクトル・レジスタの
アクセス制御方式に関する。
り、特に演算パイプラインによるベクトル・レジスタの
アクセス制御方式に関する。
はじめに２本発明が対象としている従来のベクトル処理
装置の基本的な構成例を、第５図を用いて説明する。
装置の基本的な構成例を、第５図を用いて説明する。
図において、５１はベクトル・レジスタＶＲ。
５２はマスク・レジスタＭＲ，５３および５４はロード
／ストアを行なうＡパイプラインおよびＢパイプライン
、５５は加算用のＡＤＤパイプライン、５６は乗算用の
ＭＵＬＴＩパイプライン、５７はマスク演算用のＭＡＳ
Ｋパイプライン、５８はパイプライン制御部、５９は主
記憶装置ＭＳＵを示す。
／ストアを行なうＡパイプラインおよびＢパイプライン
、５５は加算用のＡＤＤパイプライン、５６は乗算用の
ＭＵＬＴＩパイプライン、５７はマスク演算用のＭＡＳ
Ｋパイプライン、５８はパイプライン制御部、５９は主
記憶装置ＭＳＵを示す。
ベクトル・レジスタＶＲ５１はベクトル・データを保持
し、８個のバンクで構成されている。各バンクは、異な
るパイプラインにより並行してアクセスされることがで
きる。
し、８個のバンクで構成されている。各バンクは、異な
るパイプラインにより並行してアクセスされることがで
きる。
マスク・レジスタＭＲ５２は、ベクトル・データをマス
クするためのマスク・データを保持している。
クするためのマスク・データを保持している。
Ａパイプライン５３およびＢパイプライン５４は、それ
ぞれベクトル・レジスタＶＲ５１あるいはマスク・レジ
スタＭＲ５２と主記憶装置ＭＳＵ５９との間でデータの
ロード／ストアを実行する。
ぞれベクトル・レジスタＶＲ５１あるいはマスク・レジ
スタＭＲ５２と主記憶装置ＭＳＵ５９との間でデータの
ロード／ストアを実行する。
ＡＤＤパイプライン５５およびＭＵＬＴＩパイプライン
５６は、ベクトル・レジスタＶＲ５１およびマスク・レ
ジスタＭＲ５２を使用して演算を実行する。
５６は、ベクトル・レジスタＶＲ５１およびマスク・レ
ジスタＭＲ５２を使用して演算を実行する。
ＭＡＳＫパイプライン５７は、マスク・レジスタＭＲ５
２のマスク・データに対する演算を実行する。
２のマスク・データに対する演算を実行する。
パイプライン制御部５８は、各パイプライン５３ないし
５７を制御するために、命令管理ポートや、タイミング
制御機構等をそなえている。
５７を制御するために、命令管理ポートや、タイミング
制御機構等をそなえている。
ところで、Ａ、Ｂ、ＡＤＤ、ＭＵＬＴＩの各パイプライ
ンは、ベクトル・レジスタＶＲ５１を共用しているため
、各バンクでアクセス競合が生じないように、各パイプ
ラインに特定のアクセスタイミング（バンク・スロット
）を割り当てる方法がとられている。
ンは、ベクトル・レジスタＶＲ５１を共用しているため
、各バンクでアクセス競合が生じないように、各パイプ
ラインに特定のアクセスタイミング（バンク・スロット
）を割り当てる方法がとられている。
第６図は、そのためのタイミング・シーケンスの１例を
示す。図示のように、タイミング・シーケンスは、に、
Ｅ３．ＥＸ、Ｅｌ、Ｌ、Ｆ３．Ｆ２．Ｆｌ で示される
８個の、スロットを用いて設定される。このタイミング
・シーケンスは連続的に繰り返される。このうち、スロ
ットに、Ｌは、それぞれＡ。
示す。図示のように、タイミング・シーケンスは、に、
Ｅ３．ＥＸ、Ｅｌ、Ｌ、Ｆ３．Ｆ２．Ｆｌ で示される
８個の、スロットを用いて設定される。このタイミング
・シーケンスは連続的に繰り返される。このうち、スロ
ットに、Ｌは、それぞれＡ。
Ｂパイプラインに割り当てられ、またスロットＥＩ。
ＥＺ、Ｅ３はＡＤＤパイプラインに、そしてスロットＦ
、、Ｆ、、Ｆ、はＭＵＬＴＩパイプラインに割り当てら
れている。
、、Ｆ、、Ｆ、はＭＵＬＴＩパイプラインに割り当てら
れている。
各パイプラインは、自己に割り当てられているスロット
のタイミングにおいてのみ、ベクトル・レジスタＶＲへ
のアクセスが許容される。
のタイミングにおいてのみ、ベクトル・レジスタＶＲへ
のアクセスが許容される。
ベクトル演算命令を実行するにあたって、あらかじめベ
クトル・ロード命令によりベクトル・レジスタに、演算
で使用するデータをロードしておく。ベクトル・ロード
命令でロードされたベクトル・データは、にスロットで
ＶＲに書き込まれると９次のＥ３スロットで演算へのデ
ータが読み出されることがある。
クトル・ロード命令によりベクトル・レジスタに、演算
で使用するデータをロードしておく。ベクトル・ロード
命令でロードされたベクトル・データは、にスロットで
ＶＲに書き込まれると９次のＥ３スロットで演算へのデ
ータが読み出されることがある。
第７図は、その具体例をタイミング図で示したもので、
ＶＬＤはベクトル・ロード命令、ＶＡＤはベクトル加算
命令を表わしている。図は、 ＶＬＤ命令からＶＡＤ
命令に命令が連続並行して実行される様子が示されてあ
り、にスロ・ノドでＶＲに書き込まれた後、すぐＶＡＤ
命令（ＡＤＤパイプライン）のＲ３オペランド読み出し
が行なわれている。このようにレジスタが連鎖している
ことをリンクと呼んでいる。
ＶＬＤはベクトル・ロード命令、ＶＡＤはベクトル加算
命令を表わしている。図は、 ＶＬＤ命令からＶＡＤ
命令に命令が連続並行して実行される様子が示されてあ
り、にスロ・ノドでＶＲに書き込まれた後、すぐＶＡＤ
命令（ＡＤＤパイプライン）のＲ３オペランド読み出し
が行なわれている。このようにレジスタが連鎖している
ことをリンクと呼んでいる。
レジスタがリンクしている場合＋Ｒ３オペランドの読み
出しがＲ，オペランドの書き込みを追いこさないように
しなければならない。また、このため、ＶＬＤ命令によ
ってデータ転送が行なわれな（なる（状態シフトレジス
タＳＳＲのＶＡＬ ＩＤがなくなる）と、ＶＡＤの読み
出し及びベクトル演算ユニット全体をストップするよう
にしている。またＡパイプラインとＢパイプラインとで
ロード命令の実行が行なわれるため、各パイプラインで
リンクするかどうかを示すリンク情報（ＬＩＮＫ−ＩＮ
ＦＯＲ門ＡＴＩＯＮ信号）が、５ＴＡＲＴ−Ｒ３信号と
共に送られてくる。 また２つのアクセスパイプライン
が動作しており、一方のパイプラインでデータ転送が行
なわれなくなっても、もう１つのアクセスパイプライン
は動作しているため、ＶＲのアドレス・レジスタを停止
することができない。
出しがＲ，オペランドの書き込みを追いこさないように
しなければならない。また、このため、ＶＬＤ命令によ
ってデータ転送が行なわれな（なる（状態シフトレジス
タＳＳＲのＶＡＬ ＩＤがなくなる）と、ＶＡＤの読み
出し及びベクトル演算ユニット全体をストップするよう
にしている。またＡパイプラインとＢパイプラインとで
ロード命令の実行が行なわれるため、各パイプラインで
リンクするかどうかを示すリンク情報（ＬＩＮＫ−ＩＮ
ＦＯＲ門ＡＴＩＯＮ信号）が、５ＴＡＲＴ−Ｒ３信号と
共に送られてくる。 また２つのアクセスパイプライン
が動作しており、一方のパイプラインでデータ転送が行
なわれなくなっても、もう１つのアクセスパイプライン
は動作しているため、ＶＲのアドレス・レジスタを停止
することができない。
ベクトル演算ユニットへのクロックストップ信号は、各
アクセスパイプラインのうちのいずれかがベクトル演算
ユニットをクロックストップさせるべき状態になれば、
オンになるようにしである。
アクセスパイプラインのうちのいずれかがベクトル演算
ユニットをクロックストップさせるべき状態になれば、
オンになるようにしである。
ＶＲないしはＭＲから読み出しが行なわれるパイプライ
ンは、すべてベクトル演算クロックストップの対象とな
っている。
ンは、すべてベクトル演算クロックストップの対象とな
っている。
従来の方式では、ベクトル・ロード命令でベクトル・レ
ジスタＶＲに書き込んだデータを、リンクされた次のベ
クトル命令が直ちに読み出して実行する並列処理が行な
われる場合、主記憶装置におけるバンク競合の発生など
の理由で、ベクトル・レジスタＶＲへのデータ書き込み
が一時的に途切れると、リンクされた次のベクトル命令
は実行を中断され、演算パイプラインは待ち状態となっ
た。
ジスタＶＲに書き込んだデータを、リンクされた次のベ
クトル命令が直ちに読み出して実行する並列処理が行な
われる場合、主記憶装置におけるバンク競合の発生など
の理由で、ベクトル・レジスタＶＲへのデータ書き込み
が一時的に途切れると、リンクされた次のベクトル命令
は実行を中断され、演算パイプラインは待ち状態となっ
た。
第８図は、これを具体例で示したものである。
図は、ベクトル・レジスタＶＲの８個のバンクＢＯ〜Ｂ
７のそれぞれに対して、スロット列Ｆ ｒ、 Ｆ ｚ。
７のそれぞれに対して、スロット列Ｆ ｒ、 Ｆ ｚ。
Ｆ３． Ｌ、 Ｅｌ、 Ｅｚ、 Ｅ’ｓ、 Ｋを対応
づけたタイミング１の状態と、それからスロット列を順
次右循環シフトして対応づけを切り替えてゆき、１巡し
たタイミング９の状態とを表わしている。
づけたタイミング１の状態と、それからスロット列を順
次右循環シフトして対応づけを切り替えてゆき、１巡し
たタイミング９の状態とを表わしている。
タイミング１の状態は、にスロットを用いてバンクＢ７
でベクトル・ロード命令を実行したとき。
でベクトル・ロード命令を実行したとき。
データ・インバリッドが生じたことをＸ印で示している
。この例では、ベクトル・ロード命令にリンクして、Ｅ
スロット（Ｅ ３． Ｅ ｚ、 Ｅ ＋）およびＦスロ
ット（Ｆｉｌ、 ＦＺ、 Ｆ ＋）を用いた２本の演算
パイプラインが走行中である。ただし、Ｌスロットは未
使用となっている。
。この例では、ベクトル・ロード命令にリンクして、Ｅ
スロット（Ｅ ３． Ｅ ｚ、 Ｅ ＋）およびＦスロ
ット（Ｆｉｌ、 ＦＺ、 Ｆ ＋）を用いた２本の演算
パイプラインが走行中である。ただし、Ｌスロットは未
使用となっている。
タイミング２で、ベクトル・ロード命令のデータが有効
になったものとする。しかしタイミング９まで各パイプ
ラインは待ちとなる。
になったものとする。しかしタイミング９まで各パイプ
ラインは待ちとなる。
タイミング９で、にスロットが再びバンクＢ７に対応づ
けられ、ベクトル・レジスタへのデータの書き込みが再
開される。
けられ、ベクトル・レジスタへのデータの書き込みが再
開される。
このように、待ち状態の演算パイプラインは。
処理に必要なデータがベクトル・レジスタＶＲへ書き込
まれた後の最初の定められたアクセス・タイミングで実
行を再開するが、その間の待ち時間は、少なくとも８ス
ロット分の長さの時間となり。
まれた後の最初の定められたアクセス・タイミングで実
行を再開するが、その間の待ち時間は、少なくとも８ス
ロット分の長さの時間となり。
大きな遅れを生じるという問題があった。
本発明は、入力データが途切れて演算パイプラインの動
作が中断され、その後入力データが有効となって動作を
再開する際、その演算パイプラインに割り当てられてい
るアクセス・タイミングを他の演算パイプラインに割り
当てられているアクセス・タイミングと交換することが
有利な場合。
作が中断され、その後入力データが有効となって動作を
再開する際、その演算パイプラインに割り当てられてい
るアクセス・タイミングを他の演算パイプラインに割り
当てられているアクセス・タイミングと交換することが
有利な場合。
タイミング交換を行なって、再開までの待ち時間を、そ
れらタイミング交換を行なった２つの演算パイプライン
のアクセス・タイミング間の時間差だけ短縮するもので
ある。
れらタイミング交換を行なった２つの演算パイプライン
のアクセス・タイミング間の時間差だけ短縮するもので
ある。
第１図（ａｌは１本発明の原理を例示的に示すタイミン
グ図である。図中、に、Ｅ３．Ｅ２．Ｅｌ、Ｌ、Ｆ３゜
Ｆ ２． Ｆ ＋ は、ベクトル・レジスタをインクリ
ーブするバンクのスロット、ＡおよびＢはロード／スト
ア用ＡおよびＢパイプラインのアクセス・タイミング、
そしてＡＤＤおよびＭＵＬＴ Ｉは加算および乗算用Ａ
ＤＤパイプラインおよびＭＵＬＴＩパイプラインのアク
セス・タイミングを表わしている。
グ図である。図中、に、Ｅ３．Ｅ２．Ｅｌ、Ｌ、Ｆ３゜
Ｆ ２． Ｆ ＋ は、ベクトル・レジスタをインクリ
ーブするバンクのスロット、ＡおよびＢはロード／スト
ア用ＡおよびＢパイプラインのアクセス・タイミング、
そしてＡＤＤおよびＭＵＬＴ Ｉは加算および乗算用Ａ
ＤＤパイプラインおよびＭＵＬＴＩパイプラインのアク
セス・タイミングを表わしている。
第１図（ａ）の例では、ベクトル・レジスタへのアクセ
ス開始時におけるタイミング・シーケンスはＡ−ＡＤＤ
−Ｂ−ＭＵＬＴＩである。
ス開始時におけるタイミング・シーケンスはＡ−ＡＤＤ
−Ｂ−ＭＵＬＴＩである。
ここでたとえば、ＡＤＤパイプラインによるベクトル・
レジスタのアクセス中に、入力データが途切れて実行の
中断が生じた場合、データがパイプラインのアクセス・
タイミングを、それぞれＡ→Ｂ、ＡＤＤ−ＭＵＬＴＩ、
Ｂ−Ａ、ＭＵＬＴＩ→ＡＤＤのように入れ替えられる。
レジスタのアクセス中に、入力データが途切れて実行の
中断が生じた場合、データがパイプラインのアクセス・
タイミングを、それぞれＡ→Ｂ、ＡＤＤ−ＭＵＬＴＩ、
Ｂ−Ａ、ＭＵＬＴＩ→ＡＤＤのように入れ替えられる。
これにより。
タイミング・シーケンスはＢ−ＭＵＬＴＩ −Ａ−ＡＤ
Ｄに変換されるので、アクセスを再開できる次のＡＤＤ
のアクセス・タイミングを早目に生じさせることができ
る。
Ｄに変換されるので、アクセスを再開できる次のＡＤＤ
のアクセス・タイミングを早目に生じさせることができ
る。
第１図（ｂｌは、第１図（ａｌに示した本発明によるア
クセス・タイミング交換の制御機構を例示したものであ
る。図中、１０はパイプラインを制御する命令管理ポー
ト部、１１はベクトル・レジスタの各バンクごとのアク
セス・タイミングを制御するタイミング制御部、１２は
タイミング交換制御部を表わしている。
クセス・タイミング交換の制御機構を例示したものであ
る。図中、１０はパイプラインを制御する命令管理ポー
ト部、１１はベクトル・レジスタの各バンクごとのアク
セス・タイミングを制御するタイミング制御部、１２は
タイミング交換制御部を表わしている。
命令管理ポート部１０はＡ、Ｂ、Ｍ、Ｅ、Ｆの命令管理
ポートを含む。これらの命令管理ポートは、それぞれＡ
、Ｂ、ＭＡＳＫ、ＡＤＤあるいはＭＵＬＴＩの各パイプ
ラインを個別に制御するためのものであり、並行動作が
可能にされている。
ポートを含む。これらの命令管理ポートは、それぞれＡ
、Ｂ、ＭＡＳＫ、ＡＤＤあるいはＭＵＬＴＩの各パイプ
ラインを個別に制御するためのものであり、並行動作が
可能にされている。
各命令管理ポートがベクトル・レジスタをアクセスする
ためのタイミングは、タイミング制御部１１および交換
制御部１２によって制御される。
ためのタイミングは、タイミング制御部１１および交換
制御部１２によって制御される。
タイミング制御部１１は、ベクトル・レジスタに対する
アクセス元のパイプライン、すなわち命令管理ポートご
とに、各バンクをインクリーブさせて並行動作させるた
めに必要なバンク・スロットのシーケンスと基本的なア
クセス・タイミングとを発生する。
アクセス元のパイプライン、すなわち命令管理ポートご
とに、各バンクをインクリーブさせて並行動作させるた
めに必要なバンク・スロットのシーケンスと基本的なア
クセス・タイミングとを発生する。
タイミング交換制御部１２は、タイミング制御部１１に
より発生されたアクセス・タイミングを。
より発生されたアクセス・タイミングを。
入力データが途切れて演算パイプラインの中断が生じた
とき、第１図（ａｌに示すように交換する制御を行なう
。
とき、第１図（ａｌに示すように交換する制御を行なう
。
一般に、ベクトル・レジスタに対するアクセス・タイミ
ングのシーケンスがＮ個のスロットで構成され、スロッ
ト当りの時間がτで表わされるとすれば、中断したパイ
プラインを再開するまでの待ち時間を、Ｎτ／またけ短
縮することができる。
ングのシーケンスがＮ個のスロットで構成され、スロッ
ト当りの時間がτで表わされるとすれば、中断したパイ
プラインを再開するまでの待ち時間を、Ｎτ／またけ短
縮することができる。
例えば、ベクトル加算命令によりＡ＋Ｂ＝Ｃを実行しよ
うとしたとき、先行するベクトル・ロード命令により、
主記憶装置からベクトル・レジスタへＡ、Ｂのデータを
ロードしなければならない。
うとしたとき、先行するベクトル・ロード命令により、
主記憶装置からベクトル・レジスタへＡ、Ｂのデータを
ロードしなければならない。
しかしベクトル・レジスタへの書き込みが遅れ。
これらのデータが揃わなければ、Ａ＋Ｂ＝Ｃを実行でき
ず、演算を中断する必要がある。その後。
ず、演算を中断する必要がある。その後。
Ａ、Ｂのデータが揃うとＡ＋Ｂ＝Ｃの処理を再開するが
、この時、従来の方式ではＮτの間待たされることにな
るが２本発明方式によると、その待ち時間はＮτ／２に
短縮される。
、この時、従来の方式ではＮτの間待たされることにな
るが２本発明方式によると、その待ち時間はＮτ／２に
短縮される。
次に２本発明の詳細を実施例により説明する。
第２図は、ベクトル・レジスタに対する各パイプライン
のアクセス・タイミングを定義したバンク−セレクト変
換テーブルの構成を示す。この変換テーブルは、ベクト
ル・レジスタに対するアクセス・パイプラインのアクセ
スＩＤ（識別情報）が、に、Ｅ３．Ｅ２．Ｅｌ、Ｌ、Ｆ
３．Ｆ２．Ｆｌのいずれのスロットであるかによって、
順次の動作タイミングに応じたアクセス可能なバンクの
位置情報。
のアクセス・タイミングを定義したバンク−セレクト変
換テーブルの構成を示す。この変換テーブルは、ベクト
ル・レジスタに対するアクセス・パイプラインのアクセ
スＩＤ（識別情報）が、に、Ｅ３．Ｅ２．Ｅｌ、Ｌ、Ｆ
３．Ｆ２．Ｆｌのいずれのスロットであるかによって、
順次の動作タイミングに応じたアクセス可能なバンクの
位置情報。
すなわちバンク−セレクトデータを、与えるものである
。
。
バンク−セレクトデータは、スロット・カウンタ（後述
）と対応づけて与えられる。スロット・カウンタは、動
作タイミングτごとに、バンクＢＯ〜Ｂ７に対応する３
ビツトのコード“０００”〜“１１１”を周期的かつ循
環的に連続発生する。
）と対応づけて与えられる。スロット・カウンタは、動
作タイミングτごとに、バンクＢＯ〜Ｂ７に対応する３
ビツトのコード“０００”〜“１１１”を周期的かつ循
環的に連続発生する。
アクセスＩＤかにスロットのアクセスでは、スロット・
カウンタの出力コードシーケンスとバング−セレクトデ
ータの各値とは常に一致する。しかしＥ３スロットにお
けるバンク−セレクトデータの各値は、スロット・カウ
ンタの出力コードシーケンスを１タイミングだけ後にシ
フトシたものとなる。以下、Ｅ２スロットからＦ、スロ
ットまで順次シフトして生成される。
カウンタの出力コードシーケンスとバング−セレクトデ
ータの各値とは常に一致する。しかしＥ３スロットにお
けるバンク−セレクトデータの各値は、スロット・カウ
ンタの出力コードシーケンスを１タイミングだけ後にシ
フトシたものとなる。以下、Ｅ２スロットからＦ、スロ
ットまで順次シフトして生成される。
たとえば、アクセスＩＤかにスロットの場合。
タイミング１ではバンクＢＯ（６０００″）が選択され
、タイミング２ではバンクＢｌ（“００１“）、そして
以後同様にしてタイミング８では。
、タイミング２ではバンクＢｌ（“００１“）、そして
以後同様にしてタイミング８では。
バンクＢ７（“１１１”）が選択される。
またアクセスＩＤがＥ３スロットの場合、タイミング１
ではバンクＢ７が選択され、タイミング２ではバンクＢ
Ｏが選択され、そしてタイミング８ではバンクＢ６が選
択される。
ではバンクＢ７が選択され、タイミング２ではバンクＢ
Ｏが選択され、そしてタイミング８ではバンクＢ６が選
択される。
このようにして、任意のアクセスＩＤのパイプラインは
、バンク−セレクト変換テーブルにしたがって、順次の
タイミングごとに他のアクセス元パイプラインとアクセ
ス競合を生じないように。
、バンク−セレクト変換テーブルにしたがって、順次の
タイミングごとに他のアクセス元パイプラインとアクセ
ス競合を生じないように。
並行して順次のバンクをアクセス走査することができる
。
。
もしも、にスロットでベクトル・ロードを実行している
とき、データ・インバリッド（データ無効）が発生した
場合にはｌ Ｅ３スロットで実行中の演算パイプライ
ンの動作は中断される。
とき、データ・インバリッド（データ無効）が発生した
場合にはｌ Ｅ３スロットで実行中の演算パイプライ
ンの動作は中断される。
この間、スロット・カウンタは空回りし、その。
後、データ・インバリッドが解除されたとき、スロット
・カウンタから出力される３ビツト・コードの最上位ビ
ットを反転する。
・カウンタから出力される３ビツト・コードの最上位ビ
ットを反転する。
これにより、バンク−セレクト変換テーブルから読み出
されるバンク−セレクトデータの値は４τ分前ヘシフト
される。すなわち、パイプラインのアクセス・タイミン
グを、スロット・シーケンス内で前後入れ替えることに
より、中断したパイプラインの待ち時間の短縮を可能に
する。
されるバンク−セレクトデータの値は４τ分前ヘシフト
される。すなわち、パイプラインのアクセス・タイミン
グを、スロット・シーケンス内で前後入れ替えることに
より、中断したパイプラインの待ち時間の短縮を可能に
する。
第３図は、第２図に示したバンク−セレクト変換テーブ
ルを使用するバンク−セレクト変換回路の構成を示す。
ルを使用するバンク−セレクト変換回路の構成を示す。
図中、３０はバンク−セレクト変換テーブル、３１は３
ビツトのスロット・カウンタ、３２はビット反転回路、
３３はアクセスＩＤ回路を表わす。
ビツトのスロット・カウンタ、３２はビット反転回路、
３３はアクセスＩＤ回路を表わす。
スロット・カウンタ３１は、動作タイミング（周期τ）
ごとに＋１ずつカウントアツプされる循環型の３ビツト
カウンタであり、カウント値は。
ごとに＋１ずつカウントアツプされる循環型の３ビツト
カウンタであり、カウント値は。
バンク−セレクト変換テーブル３０に出力される。
ビット反転回路３２は、演算パイプラインの中断を含む
所定の条件のもとでスロット・カウンタ３１から出力さ
れる３ビツト・コードの最上位ビットを反転する。
所定の条件のもとでスロット・カウンタ３１から出力さ
れる３ビツト・コードの最上位ビットを反転する。
アクセスＩＤ回路３３は、５ＴＡＲＴ （アクセス動作
開始）時のスロット・カウンタ３１のカウント値を保持
し、アクセスＩＤとして、バンク−セレクト変換テーブ
ル３０へ印加する。
開始）時のスロット・カウンタ３１のカウント値を保持
し、アクセスＩＤとして、バンク−セレクト変換テーブ
ル３０へ印加する。
°バンクーセレクト変換テーブル３０から読み出された
バンク−セレクトデータは、ベクトル・レジスタのアゲ
セス回路へ送られる。
バンク−セレクトデータは、ベクトル・レジスタのアゲ
セス回路へ送られる。
なお、ビット反転回路３２がビット反転を実行する条件
は。
は。
・先行するベクトル命令がベクトル・ロード命令Ａ （
Ｂ）であること。
Ｂ）であること。
・後続命令がリンクすることを示す情報があること。
・もう一方のアクセスパイプラインＢ （Ａ）が未使用
であるか、またはベクトル・ロード命令Ａ（Ｂ）にリン
クしているベクトル・ストア命令Ｂ （Ａ）があるか、
または同じくリンクしているベクトル演算命令があるこ
と。
であるか、またはベクトル・ロード命令Ａ（Ｂ）にリン
クしているベクトル・ストア命令Ｂ （Ａ）があるか、
または同じくリンクしているベクトル演算命令があるこ
と。
・ベクトル・ロード命令の管理ポートからクロック・ス
トップ・シーケンス指令が出ていること。
トップ・シーケンス指令が出ていること。
・空回りのタイミング数２〜５の間にあること。
データ・インバリッドが解除されたこと。
などが満足される場合とする。
ここでたとえば空回りのタイミング数が２〜５にあるこ
とを条件としているのは、タイミング数が６〜９でデー
タ・インバリッドが解除（すなわちデータが有効）とな
ったときタイミング交換を行なっても、待ち時間短縮の
効果が得られないからである。したがって、この場合は
従来と同様な制御方式をとる。
とを条件としているのは、タイミング数が６〜９でデー
タ・インバリッドが解除（すなわちデータが有効）とな
ったときタイミング交換を行なっても、待ち時間短縮の
効果が得られないからである。したがって、この場合は
従来と同様な制御方式をとる。
このようにして、中断した演算パイプラインの再開タイ
ミングを４τ進めた場合、ベクトル・レジスタの各バン
クにおいて、レジスタからデータを再び読み出すタイミ
ングを得るために必要なタイミングの検出、すなわち先
に中断したスロットがＥ、スロットであれば、再開のた
めのＥ３スロットの検出を＋Ｆ３スロットのタイミング
で行なわなければならない。このため＋Ｆ３スロットを
Ｅ３スロットに読み替える４τの補正が行なわれる。
ミングを４τ進めた場合、ベクトル・レジスタの各バン
クにおいて、レジスタからデータを再び読み出すタイミ
ングを得るために必要なタイミングの検出、すなわち先
に中断したスロットがＥ、スロットであれば、再開のた
めのＥ３スロットの検出を＋Ｆ３スロットのタイミング
で行なわなければならない。このため＋Ｆ３スロットを
Ｅ３スロットに読み替える４τの補正が行なわれる。
また同様に、ベクトル・レジスタの各バンクに対応させ
て設けられているシフトレジスタ構成のアドレス・レジ
スタの内容も、４τのアクセス・タイミング交換に合わ
せて、４τ分ずらす必要がある。
て設けられているシフトレジスタ構成のアドレス・レジ
スタの内容も、４τのアクセス・タイミング交換に合わ
せて、４τ分ずらす必要がある。
次に１本発明の実施例の動作を第４図に示す具体例を用
いて説明する。
いて説明する。
第４図は、ベクトル・レジスタに対するベクトル・ロー
ド命令ＶＬＤとリンクされたベクトル加算命令ＶＡＤの
アクセス動作の１例についてのタイミング図である。
ド命令ＶＬＤとリンクされたベクトル加算命令ＶＡＤの
アクセス動作の１例についてのタイミング図である。
図中の■はベクトル・ロード命令を実行するＡパイプラ
インの動作タイミング、そして■はＡＤＤパイプライン
によるオペランドＲ３の読み出しアクセスの動作タイミ
ングを示す。■において。
インの動作タイミング、そして■はＡＤＤパイプライン
によるオペランドＲ３の読み出しアクセスの動作タイミ
ングを示す。■において。
ベクトル・レジスタへ２ベクトル・データのエレメント
を逐次ロードしている動作中、タイミング４．５，６．
７でデータ無効（インバリッド）となり、４τの遅れが
生じている。
を逐次ロードしている動作中、タイミング４．５，６．
７でデータ無効（インバリッド）となり、４τの遅れが
生じている。
このため■では、タイミング４．５．６．７がクロック
・ストップ（ＣＬＯＣＫ ５ＴＯＰ）となり、動作が
中断される。
・ストップ（ＣＬＯＣＫ ５ＴＯＰ）となり、動作が
中断される。
次にＡパイプラインにおいて、タイミング７の後データ
が有効となり、その結果タイミング交換が実行される。
が有効となり、その結果タイミング交換が実行される。
すなわち図示のように２次のタイミング０，１，２．３
は４τ進められてタイミング４，５，６．７となる。
は４τ進められてタイミング４，５，６．７となる。
これにより、■では、直ちにタイミング４でＲ３のアク
セスを再開することができる。したがって。
セスを再開することができる。したがって。
ＡＤＤパイプラインの遅れは４τとなる。
本発明によれば、ベクトル処理に必要なデータがベクト
ル・レジスタに書き込まれるのを待っているパイプライ
ンを、データがベクトル・レジスタに書き込まれた後、
従来よりも平均的に早期に再開させることができ、処理
時間の短縮が可能となる。
ル・レジスタに書き込まれるのを待っているパイプライ
ンを、データがベクトル・レジスタに書き込まれた後、
従来よりも平均的に早期に再開させることができ、処理
時間の短縮が可能となる。
第１図（ａ）は本発明の原理を示すタイミング・シーケ
ンス例、第１図（ｂｌは本発明によるタイミング交換の
制御機構の構成図、第２図はバンク−セレクト変換テー
ブルの構成図、第３図はバンク−セレクト変換回路の構
成図、第４図は本発明によるアクセス動作例を示すタイ
ミング図、第５図は従来のベクトル処理装置の基本構成
図、第６図はベクトル・レジスタのアクセス・タイミン
グのシーケンス例を示すタイミング図、第７図はリンク
された命令の実行タイミング例を示すタイミング図。 第８図は演算パイプラインに待ちが生じる場合の動作例
を示すタイミング図である。 第１図（ａ）、第１図（ｂ）において。 Ａ・・・ロード／ストアを行なうＡパイプラインＢ・・
・ロード／ストアを行なうＢパイプラインＡＤＤ・・・
ベクトル加算を行なうＡＤＤパイプライン ＭＵＬＴＩ・・・ベクトル乗算を行なうＭＵＬＴ １パ
イプライン １０・・・命令管理ポート部 １１・・・タイミング制御部 １２・・・タイミング交換制御部 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣（外工名）ｔ、・＞７
−２ｏ−ｔト ５ εｚ ！： Ｌ
Ｆｓ４４’ ａＦｊ（／ｌ々、罐１↑すり４ミシ７′・
シーケシス介り第 １ 図（Ｑ） ＄１ ｒｉＪ（ｂツ バゝンクー江糾りト貞斗チー７″ルｑｍｋ＄ ２図 ハ“ンクー七しクト費嗜ＳＯＵの−ｄ４．Ａ゛＄ ３
図 スロット に Ｅ３ ε２１ｔＬＦ３Ｆ２ Ｆ１丁
２ｔス・タイミン７句シーゲンスイ多り第６図 リンつてれｆ、Ａ１会め典豹タイミンク”４１９項％７
ｒＡ ダイミンフ’２ｕ≦−」−ＩＬＬ−Ｌｊ巳Ｌｄ≦７二−
」−Ｊ巨ニーＬ−巨ｊＬ」−１１旦」１トａ（７−イ多
り ２ず−８１１２コ
ンス例、第１図（ｂｌは本発明によるタイミング交換の
制御機構の構成図、第２図はバンク−セレクト変換テー
ブルの構成図、第３図はバンク−セレクト変換回路の構
成図、第４図は本発明によるアクセス動作例を示すタイ
ミング図、第５図は従来のベクトル処理装置の基本構成
図、第６図はベクトル・レジスタのアクセス・タイミン
グのシーケンス例を示すタイミング図、第７図はリンク
された命令の実行タイミング例を示すタイミング図。 第８図は演算パイプラインに待ちが生じる場合の動作例
を示すタイミング図である。 第１図（ａ）、第１図（ｂ）において。 Ａ・・・ロード／ストアを行なうＡパイプラインＢ・・
・ロード／ストアを行なうＢパイプラインＡＤＤ・・・
ベクトル加算を行なうＡＤＤパイプライン ＭＵＬＴＩ・・・ベクトル乗算を行なうＭＵＬＴ １パ
イプライン １０・・・命令管理ポート部 １１・・・タイミング制御部 １２・・・タイミング交換制御部 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣（外工名）ｔ、・＞７
−２ｏ−ｔト ５ εｚ ！： Ｌ
Ｆｓ４４’ ａＦｊ（／ｌ々、罐１↑すり４ミシ７′・
シーケシス介り第 １ 図（Ｑ） ＄１ ｒｉＪ（ｂツ バゝンクー江糾りト貞斗チー７″ルｑｍｋ＄ ２図 ハ“ンクー七しクト費嗜ＳＯＵの−ｄ４．Ａ゛＄ ３
図 スロット に Ｅ３ ε２１ｔＬＦ３Ｆ２ Ｆ１丁
２ｔス・タイミン７句シーゲンスイ多り第６図 リンつてれｆ、Ａ１会め典豹タイミンク”４１９項％７
ｒＡ ダイミンフ’２ｕ≦−」−ＩＬＬ−Ｌｊ巳Ｌｄ≦７二−
」−Ｊ巨ニーＬ−巨ｊＬ」−１１旦」１トａ（７−イ多
り ２ず−８１１２コ
Claims (3)
- （１）一つ乃至複数個のバンクを同時にアクセス可能と
するベクトル・レジスタ或いはマスク・レジスタとの間
で演算を実行する一つ乃至複数本の演算パイプラインを
備え、各演算パイプラインのベクトル・レジスタアクセ
スが競合しないよう、各演算パイプラインにベクトル・
レジスタのアクセス開始タイミングを固定的に割り当て
たインタリーブ方式をとるベクトル・データ処理装置に
おいて、 断続的なデータ入力によって演算パイプラインが中断さ
れる場合、その演算パイプラインに割り当てられている
開始タイミングまでの待ち時間に依存せず、且つ演算パ
イプライン間のベクトル・レジスタアクセス競合が生じ
ないタイミングを選択して、先に中断した演算を再開す
ることを特徴とするベクトル・レジスタアクセス制御方
式。 - （２）断続的なデータ入力によって演算パイプラインが
中断される場合、演算パイプラインを制御する管理ポー
トが、対応するベクトル・レジスタへのアクセス開始タ
イミングを、その管理ポートに割り当てられた最も近い
開始タイミングと交換できるようにする事によって待ち
時間短縮を実現する事を特徴とする特許請求の範囲第１
項記載のベクトル・レジスタアクセス制御方式。 - （３）中断したベクトル・レジスタへのアクセスを再開
する時、その演算パイプラインを制御している命令管理
ポートのベクトル・レジスタへのアクセス・タイミング
を、その演算パイプラインに与えられたアクセス可能ス
ロットの最も近いスロットに変更し、且つその命令管理
ポートが使用していたスロットをもう一方の対となるポ
ートと交換することによって、データの過不足無く且つ
アクセス競合無く再開できるようにする事を特徴とする
特許請求の範囲第１項および第２項に記載のベクトル・
レジスタアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10713285A JPS61264474A (ja) | 1985-05-20 | 1985-05-20 | ベクトル・レジスタアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10713285A JPS61264474A (ja) | 1985-05-20 | 1985-05-20 | ベクトル・レジスタアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264474A true JPS61264474A (ja) | 1986-11-22 |
Family
ID=14451311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10713285A Pending JPS61264474A (ja) | 1985-05-20 | 1985-05-20 | ベクトル・レジスタアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309175A (ja) * | 1988-06-07 | 1989-12-13 | Fujitsu Ltd | ベクトルレジスタ制御方式 |
-
1985
- 1985-05-20 JP JP10713285A patent/JPS61264474A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309175A (ja) * | 1988-06-07 | 1989-12-13 | Fujitsu Ltd | ベクトルレジスタ制御方式 |
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