JPS61269773A

JPS61269773A - ベクトル命令実行制御方式

Info

Publication number: JPS61269773A
Application number: JP11146485A
Authority: JP
Inventors: Shoji Nakatani; 中谷　彰二; Kazushi Sakamoto; 一志坂本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-05-24
Filing date: 1985-05-24
Publication date: 1986-11-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕複数のベクトル命令が１．競合することなくベクトル・
レジスタをアクセスできるよう、順次入力されるベクト
ル命令に排他的なアクセス・タイミングを割り付けるシ
ステムにおいて２割り付け済みのアクセス・タイミング
の位置を動的に変更可能にし、並行処理できるベクトル
命令の個数を増加させる。

〔産業上の利用分野〕

本発明は、ベクトル処理装置に関するものであり、特に
ベクトル・レジスタに対するベクトル命令のアクセス・
タイミングの割り付けを制御するベクトル命令実行制御
方式に関する。

〔従来の技術〕

はじめに１本発明が対象としている従来のベクトル処理
装置の基本的な構成例を、第４図を用いて説明する。

図において、４１はベクトル・レジスタＶＲ。

４２はマスク・レジスタＭＲ，４３および４４はロード
／ストアを行うＡパイプラインおよびＢパイプライン、
４５は加算用のＡＤＤパイプライン。

４６は乗算用のＭＵＬＴＩパイプライン、４７はマスク
演算用のＭＡＳＫパイプライン、４８は命令管理制御部
、４９は主記憶装置ＭＳＵを示す。

ベクトル・レジスタＶＲ４１はベクトル・データを保持
し、８個のバンクで構成されている。各バンクは、異な
るパイプラインにより並行してアクセスされることがで
きる。

マスク・レジスタＭＲ４２は、ベクトル・データをマス
クするためのマスク・データを保持している。

Ａパイプライン４３およびＢパイプライン４４は、それ
ぞれベクトル・レジスタＶＲ４１あるいはマスク・レジ
スタＭＲ４２と主記憶装置ＭＳＵ４９との間で、データ
のロード／ストアを実行する。

ＡＤＤパイプライン４５およびＭＵＲＴＩパイプライン
４６は、それぞれベクトル・レジスタＶＲ４１およびマ
スク・レジスタＭＲ４２を使用して、加算あるいは乗算
の演算を実行する。

ＭＡＳＫパイプライン４７は、マスク・レジスタＭＲ４
２のマスク・データに対する演算を実行する。

命令管理制御部４８は、与えられたベクトル命令に基づ
いて、各パイプラインを制御するための命令管理ボート
や、タイミング制御機構等をそなえている。

ところで、Ａ、Ｂ、ＡＤＤ、ＭＵＬＴＩの各パイプライ
ンは、ベクトル・レジスタＶＲ４１を共用しているため
、各バンクでアクセス競合が生じないように、各パイプ
ラインにアクセス・タイミングを割り当てる方式がとら
れている。

このような方式では、ベクトル命令がベクトル・レジス
タをアクセスするために、一旦あるアクセス・タイミン
グを獲得すると、その命令の実行中は、同じアクセス・
タイミングを用いて処理が行われる。

次に具体例を用いて、従来のベクトル命令実行制御方式
について説明する。

第５図は、ベクトル命令の命令管理制御部内に設けられ
ている命令開始制御回路を示したものである。

図において、５０は命令入力端子、５１は実行要求命令
を一時的に保持するＱレジスタ、５２ないし５５はそれ
ぞれＡ、Ｂ、Ｃ，Ｄで表される実行命令を保持するレジ
スタ、５゛６は命令デコーダ。

５１１ないし５５１はＶＡＬＩＤラフチ（有効ラッチ）
、５２２ないし５５２はＶＡＬＩＤ設定回路、５２３な
いし５５３は制御線を表す。なお。

Ａ、Ｂ、Ｃ，Ｄは、いわゆる命令管理ボートに対応して
いる。

なお、ベクトル・レジスタ（以後ＶＲと略称する）は、
８個のバンクと８個のタイミングをもっているものとす
る。

ベクトル命令は、命令入力端子５０より入力され、Ｃレ
ジスタ５１に設定される。このとき同時にＶＡＬＩＤラ
ッチ５１１がＯＮにされる。この入力されたベクトル命
令は、実行開始できるまで。

Ｃレジスタ５１に保持され、ＷＡＩＴ状態に置かれる。

Ａ、Ｂ、Ｃ，Ｄの各レジスタ５２ないし５５に保持され
る命令は、それぞれＶＡＬ　Ｉ　Ｄラッチ５２１ないし
５５１によって有効／無効を管理される。各レジスタは
１例えば命令ごとにＬ　ｏａｄ命令はＡレジスタ５２，
５ｔｏｒｅ命令はＢレジスタ５３゜演算命令はＣレジス
タ５４およびＤレジスタ５５というように、予め設定す
る命令が決められている。

さらにＡ、Ｂ、Ｃ，Ｄの各レジスタは、ＶＲをアクセス
するタイミングが予め決められている。

第６図は、各ベクトル命令、すなわちＡ、Ｂ。

Ｃ，Ｄの各レジスタのアクセス・タイミングを定義した
タイミング・テーブルの１例を示す。アクセス・タイミ
ングは８個のタイミングＴ０ないしＴ、の該当する位置
に○印を付して示されている。

たとえば、ＡレジスタはＴｏに対応づけられている。

これにより各命令ごとに別々のタイミングが割り当てら
れ、並行処理が可能となる。

命令デコーダ５６は１例えば、Ｃレジスタ５工にＬ　ｏ
ａｄ命令が入っていると、制御線５２３のみをＯＮにす
る。このときＡレジスタ５２のＶＡＬＩＤラッチ５２１
がＯＮであれば、現在、先行命令がＴｏを使って処理を
しているので、Ｃレジスタ５１のＬ　ｏａｄ命令はＷＡ
ＩＴ（待ち）になる。

ＶＡＬ　ＩＤラッチ５２１がＯＦＦになると、■ＡＬＩ
Ｄ設定回路５２２の出力がＯＮになり、Ｃレジスタ５１
からＡレジスタ５２に命令が転送される。また同時に、
ＶＡＬＩＤランチもＶＡＬ　ＩＤ設定回路５２２により
ＯＮに設定され、新しい命令が実行される。

他のＢ、Ｃ，Ｄの各レジスタについても同様な制御が行
われるので、第５図の回路では、並行して４個の命令を
実行することができる。

〔発明が解決しようとする問題点〕

命令の種別ごとにベクトル・レジスタをアクセスするタ
イミングが特定される第５図の回路において、たとえば
Ａ、Ｂ、Ｄの各レジスタに命令が設定され、実行されて
いる状態では、第６図のアクセス・タイミングによれば
、ＴＯ、Ｔｚ　、　　Ｔｓ　。

Ｔｂ、Ｔフが使用中となる。

このため、入力された新たな命令がＡレジスタに設定す
べきものである場合、その命令はタイミ　　　　　、ン
グＴ０しか使用できず、Ａレジスタが空きになるまで実
行することができない。したがって、たとえばタイミン
グＴ０の直後にＡレジスタが空きとなっても、タイミン
グ・シーケンスＴ０〜Ｔ？が一巡して２次のタイミング
Ｔ０が到来するまでは、Ｃレジスタ内にＷＡＩＴ状態で
保持され、実行開始が大幅に遅れるという問題があった
。

また、命令の種別に対してベクトル・レジスタのアクセ
ス・タイミングを特定せず、空きのタイミングを任意に
選択して割り当てる方法をとることも可能であるが、こ
の場合でも、たとえば第７図に○印で示すタイミングの
使用状態において。

新たにＣレジスタに連続する３個のタイミングを必要と
する命令を設定しようとしても、３個の空きタイミング
Ｔ＋　、　　Ｔ３．Ｔ４が連続していないことから、タ
イミングの割り当ては不可能となり。

その命令を実行することができないという問題があった
。

〔問題点を解決するための手段〕

本発明は、実行する命令に割り付けたタイミングの一部
または全部に自由度をもたせ、状況に応じて動的に変更
可能にすることにより、空きタイミングを使用上好都合
な位置に再配置し、効率化を図るようにするものである
。

第１図は９本発明の原理的構成を示す図である。

図において、１は実行要求命令を一時的に保持するＱで
表されるレジスタ、２ないし５はそれぞれ実行命令を保
持するＡないしＤで表される命令レジスタ、フないし１
０は命令設定回路、１１は空きタイミング検出回路、１
２はタイミング変更回路、１３はタイミング・レジスタ
、１４はタイミング発生器を表す。

なお、説明を簡単化するため、第１図の構成では、Ａお
よびＤレジスタの命令タイミングは固定され、Ｂレジス
タの命令のタイミングは任意、そしてＣレジスタの命令
のタイミングは固定であるが、Ｂレジスタの命令のタイ
ミングと競合する場合、一定の範囲で変更できるものと
する。

また、ＡおよびＢレジスタの命令は１個のタイミングを
使用し、ＣおよびＤレジスタの命令は連続する３個のタ
イミングを使用するものとする。

入力されたベクトル命令は、Ｃレジスタに一旦保持され
、命令デコーダ６により解読される。その結果命令に対
応する命令レジスタの命令設定回路（）ないし１０の１
つ）を制御する信号がＯＮとなる。

命令設定回路７あるいは１０は、それぞれ命令デコーダ
６からの信号がＯＮでかつ対応するＡレジスタ２あるい
はＤレジスタ５が空きのとき、それぞれのレジスタにＣ
レジスタの命令を設定し。

所定のタイミングで実行させる。

命令設定回路８は、命令デコーダ６からの信号がＯＮで
、Ｂレジスタ３が空きのとき、空きタイミング検出回路
１１により検出された最初の１個の空きタイミングでＢ
レジスタに命令を設定し。

実行させる。

命令設定回路９は、命令デコーダ６からの信号がＯＮか
つＣレジスタ４が空きのときであって。

さらに所定の連続する３個のタイミングが全て未使用か
、１個だけＢレジスタ３の命令により使用されている場
合に、Ｃレジスタ４に命令を設定して実行させる。なお
、Ｂレジスタの命令が１個のタイミングを使用していた
場合には、タイミング変更回路１２により、そのタイミ
ングを他の競合しない位置に変更させる。

タイミング・レジスタ１３は、ＡないしＤの各レジスタ
ごとに、その実行命令により使用されているタイミング
位置を表示する。

タイミング発生器１４は、一定周期でアクセスの基本と
なるタイミング・パルスを連続発生し。

空きタイミング検出回路１１およびタイミング変更回路
１２その他に供給する。

〔作用〕

本発明によれば、各命令に割り付けるタイミングの一部
あるいは全部に自由度をもたせることにより、使用が許
容される最・も早いタイミングを選択させて命令実行開
始を早めることができ、また。

空きタイミングについて２位置や連続性を考慮した再配
置を行って、新たな命令に対するタイミング割り付けの
許容度を高めることができる。

第２図に具体例を示す。

図（ａ）に示すＴｏ　、Ｔｓ　、Ｔ６　、Ｔｔのタイミ
ング使用状態において、Ｂレジスタに属する命令の実行
要求があった場合、Ｂレジスタの命令のタイミングは１
個で非固定であることから、空きタイミングＴ、、Ｔ、
、Ｔ、、Ｔ、のうち、都合のよい任意のものを使用する
ことができる。

たとえばＴ１に命令の実行要求があったときには９図山
）のように直ちにＴ２に割り付けて実行を開始させるこ
とができる。

また図（ｂ）の状態において、Ｃレジスタに属する命令
の実行要求があった場合には、Ｃレジスタの命令は連続
３個のタイミングを必要とすることから、３個の空きタ
イミングＴ＋　、Ｔｓ　、Ｔ４を図（Ｃ）のように９図
（ｂｌで割り当て済みのタイミングＴ２をＴ４に移し、
Ｔ＋　、Ｔｔ　、Ｔｓの連続する３個の空きタイミング
をつくり、Ｃレジスタの命令に割り付けるようにする。

タイミング・レジスタ１３は、タイミングの割り付け、
変更、命令の終了があるたびに、使用中（あるいは空き
）のタイミング位置を表す情報を更新される。Ｔｏない
しＴ、の各タイミングについての使用中（あるいは空き
）の情報は、随時読み出しが可能にされる。

〔実施例〕

第３図（イ）および第３図（ロ）は９本発明による命令
開始制御回路の１実施例の構成を示したものであるシなお図示されている回路の構成は、第１図に示されてい
る回路の構成にしたがっている。しかし。

簡単化のため、ＢレジスタおよびＣレジスタの部分に限
定して示しである。

図において、１はＣレジスタ、３はＢレジスタ。

４はＣレジスタ、６は命令デコーダ、８および９は命令
設定回路、１１は空きタイミング検出回路。

１２はタイミング変更回路、１３はタイミング・レジス
タ、１４はタイミング発生器、１１０ないし１１７はＡ
ＮＤゲート、１１８はＯＲゲート１２０ないし１２３は
ＡＮＤゲート、１２４および１２　ｓハｏＲケー１−、
　３０１および４０１はＶＡＬＩＤラッチを表す。

まず第３図（ロ）において、タイミング・レジスタ１３
は、命令ｌ／ジスタのＡ、Ｂ、Ｃ，Ｄの各レジスタのタ
イミングの使用状態を示す情報を保持している。例えば
Ｂ行Ｔ１列（Ｂ　Ｔ、と表す。

以下同じ）がＯＮであるとき、ＢはＴＩを使用している
。また５ＥＴＡ、Ｂ、Ｃ，ＤおよびＲＥＳＥＴＡ、Ｂ、
Ｃ，Ｄの各信号は、それぞれの行の情報をセット、リセ
ットするために使用される。

また５ＥＴＴｏ、・・・、Ｔ、は、各行内の特定のタイ
ミング位置をセットするために、５ＥＴＡ、Ｂ。

Ｃ，Ｄ信号と組み合わせて使用される。

ＳＥＴ信号は、Ｑレジスタからの命令がそれぞれＡ、Ｂ
、Ｃ，ＤのレジスタにセットされるときＯＮとなり、Ｒ
ＥＳＥＴ信号は、命令が終了したときＯＮとなる。

タイミング発生器１４は、８サイクルで１周期のタイミ
ングｔ０ないしｔ、を発生するシフトレジスタで構成さ
れる。

次に、第３図（イ）において、命令デコーダ６がＱレジ
スタｌの命令を解読して出力ＢをＯＮにしたとき、命令
設定回路８は、Ｂレジスタ３のＶＡＬＩＤラッチ３０１
がＯＦＦであることすなわちＢレジスタ３が空きである
という条件で、出力をＯＮにする。

これにより、空きタイミング検出回路１１内のＡＮＤゲ
ート１１０〜１１７は、タイミング発生器１４から供給
されるタイミング・パルス１０〜１、とタイミング・レ
ジスタ１３の出力タイミングＴ０〜Ｔ、の反転値（空き
タイミング）との一致をとり９．最初に一致が得られた
タイミングを選択する。

選択されたタイミングはＳ　Ｅ　Ｔ　Ｔ　ｏ〜５ＥＴＴ
、の１つをＯＮにすることで表され、ＯＲゲート１１８
を経て、５ＥＴＢ信号となりＶＡＬ　Ｉ　Ｄラッチ３０
１をＯＮ（有効）に設定して、Ｑレジス月の命令をＢレ
ジスタ３へ設定させる。このと　　　　　　、き同時に
タイミング・レジスタ１３の更新が行われる。

例えばｔ２のタイミングにＴ２がＯＦＦ　（ＡＴｚ　＝
ＢＴｔ　−ＣＴｚ　＝ＤＴｔ　＝ＯＦＦ）であると。

ＡＮＤゲート１１２の出力５ＥＴＴ、がＯＮとなる。こ
れにより、Ｑレジスタの命令がＢレジスタに設定され、
しかも５ＥＴＢとＳ　Ｅ　Ｔ　Ｔ　ｚの信号により、タ
イミング・レジスタ１３のＢＴ２がＯＮにされる。

この結果ＢレジスタはＴ、を獲得し、処理を実行する。

次のＣレジスタ４の場合について説明する。

Ｃレジスタ４は＋　　ｔｌのタイミングに命令の開始が
できるように固定されている。またＴ１．Ｔ２、Ｔ３の
３個のタイミングを使用することもきまっている。

命令デコーダ６の出力ＣがＯＮで、Ｃレジスタ４のＶＡ
ＬＩＤラッチ４０１がＯＦＦであるという条件で、命令
設定回路９の出力はＯＮとなる。

ここでＴＩ　、Ｔｚ　、Ｔ３がすべてＯＦＦである場合
には、ＡＮＤゲート１２０の出力がＯＮとなり、５ＥＴ
Ｃ，５ＥＴＴｔ　、５ＥＴＴｚ　、ｓｇ’ｒＴ３の信号
により、Ｃレジスタ４はＴＩ　、　Ｔｔ　。

Ｔ、を獲得して処理を実行する。

これに対して、Ｔ３がＢによって使用されていた場合に
はｌ　Ｔ４が空きになった条件でＡＮＤゲート１２２の
出力がＯＮとなり、さらにＯＲゲート１２４の出力がＯ
Ｎとなって、５ＥＴＣ，５ＥＴＴ＋　、５ＥＴＴ’ｚ　
、５ＥＴＴ３の信号によりＴＩ　ｒ　Ｔｔ　＊　Ｔｓが
獲得され、Ｃレジスタ４は処理を実行する。

このとき、同時にＯＲゲート１２５の出力がＯＮになり
、ＲＥＳＥＴＢでＢＴ２をＯＦＦにし。

同時に５ＥＴＴ４．５ＥＴＢでＢＴ、をＯＮにしている
。つまりＢレジスタ３に関しては、タイミングがＴ２か
らＴ４に変更されたことになる。この変化の様子は、第
２図の（ｂ）、　（Ｃ）に示されている゛ものである。

なお以上の説明では、タイミングの個数を８とし、しか
もＢレジスタのみタイミングが非固定である場合につい
て説町したが他のレジスタの任意のタイミングに自由度
を持たせることは容易である。

〔発明の効果〕

本発明によれば、ベクトル・レジスタの各バンクの利用
効率が向上し、ベクトル命令の並行処理率も向上するた
め、ベクトル処理装置の処理時間の短縮が可能となる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明による
動作の具体例を示す説明図、第３図（イ）および第３図
（ロ）は本発明による命令開始制御回路の１実施例構成
図、第４図は従来のベクトル処理装置の基本構成図、第
５図は従来の命令開始制御回路の構成図、第６図および
第７図は従来例のアクセス・タイミングの説明図である
。第１図において。１：実行要求命令を保持するＱレジスタ２〜５：実行命
令を保持するＡ−Ｄレジスタ６：命令デコーダ７〜１０：命令設定回路１１：空きタイミング検出回路１２：タイミング変更回路１３：タイミング・レジスタ１４：タイミング発生器

Claims

【特許請求の範囲】

（１）インタリーブした複数のバンクで構成されたベク
トル・レジスタをそなえ、さらに各バンクをアクセスす
るための複数のタイミングを有し、ベクトル・レジスタ
を使用するベクトル命令は所定のアクセス・タイミング
を獲得してベクトル・レジスタをアクセスし、処理を実
行するベクトル処理装置において、１つあるいは複数のベクトル命令の実行中に、新たなベ
クトル命令の実行要求があったとき、新たなベクトル命
令に割り付け可能な空きのアクセス・タイミングが存在
しない場合、実行中のベクトル命令に割り付け済みのア
クセス・タイミングの一部あるいは全部を変更して、新
たなベクトル命令にアクセス・タイミングを割り付ける
ように制御することを特徴とするベクトル命令実行制御
方式。
（２）前記実行中のベクトル命令に割り当て済みのアク
セス・タイミングの位置を示すレジスタを設け、新たな
ベクトル命令の実行要求があったとき、このレジスタに
より空きタイミング位置を識別してアクセス・タイミン
グを割り付けることを特徴とする特許請求の範囲第１項
記載のベクトル命令実行制御方式。