JPH02127768A - ベクトル処理システム - Google Patents
ベクトル処理システムInfo
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- JPH02127768A JPH02127768A JP28099788A JP28099788A JPH02127768A JP H02127768 A JPH02127768 A JP H02127768A JP 28099788 A JP28099788 A JP 28099788A JP 28099788 A JP28099788 A JP 28099788A JP H02127768 A JPH02127768 A JP H02127768A
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- 238000000034 method Methods 0.000 claims description 6
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- 238000004148 unit process Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000026676 system process Effects 0.000 description 2
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- 238000001514 detection method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8092—Array of vector units
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ベクトル処理システムにおいて、複数系のベクトルユニ
ットから複数の主記憶装置に対して行うベクトルエレメ
ントの並列アクセス処理の高速化と制御の簡単化を図る
ものであり。
ットから複数の主記憶装置に対して行うベクトルエレメ
ントの並列アクセス処理の高速化と制御の簡単化を図る
ものであり。
各県のベクトルユニットのメモリアクセスにおける許可
タイミングの規定をなくシ、またエレメントの順序を保
証するための制御を簡単化することを目的とし。
タイミングの規定をなくシ、またエレメントの順序を保
証するための制御を簡単化することを目的とし。
各県のベクトルユニットは、それぞれ１つないし複数の
エレメントを処理単位とするベクトルアクセス処理部と
、ベクトルアクセス命令を実行するための全エレメント
に対するベクトルアドレスを発生するベクトルアドレス
発生部と、上記複数個の主記憶装置の全てに対して接続
され主記憶アクセスの優先順位制御を行う主記憶アクセ
ス制御部とを備え。
エレメントを処理単位とするベクトルアクセス処理部と
、ベクトルアクセス命令を実行するための全エレメント
に対するベクトルアドレスを発生するベクトルアドレス
発生部と、上記複数個の主記憶装置の全てに対して接続
され主記憶アクセスの優先順位制御を行う主記憶アクセ
ス制御部とを備え。
ベクトルアドレス発生部が発生する全エレメントのベク
トルアドレスを用いて主記憶アクセス制御部の主記憶ア
クセス優先順位制御を各県で同期させるとともに、自系
の処理に必要なエレメントに対するベクトルアドレス情
報のみを前記主記憶装置に供給してアクセスするように
構成した。
トルアドレスを用いて主記憶アクセス制御部の主記憶ア
クセス優先順位制御を各県で同期させるとともに、自系
の処理に必要なエレメントに対するベクトルアドレス情
報のみを前記主記憶装置に供給してアクセスするように
構成した。
本発明はベクトル処理システムにおいて、複数系のベク
トルユニットから複数の主記憶装置に対して行うベクト
ルエレメントの並列アクセス処理の高速化と制御の簡単
化とを図るものである。
トルユニットから複数の主記憶装置に対して行うベクト
ルエレメントの並列アクセス処理の高速化と制御の簡単
化とを図るものである。
一般にパイプライン型のベクトル計算機では。
パイプラインの数を多くすることにより、つまり同時に
演算実行できる要素（エレメント）の数を大きくするこ
とによって高速化が図られている。
演算実行できる要素（エレメント）の数を大きくするこ
とによって高速化が図られている。
また、主記憶装！では、インタリーブの数を多くすれば
するほど並列にメモリアクセスすることが可能となるた
め、高速化を図ることができる。
するほど並列にメモリアクセスすることが可能となるた
め、高速化を図ることができる。
ところでメモリアクセス制御では、メモリの使用状態の
チエツクやまた同一バンクへのアクセスの競合あるいは
図示していない他のアクセス装置例えばスカラユニット
またはチャネル（Ｉ１０処理装置）等とのアクセスの競
合があることから優先順位制御が必要である。
チエツクやまた同一バンクへのアクセスの競合あるいは
図示していない他のアクセス装置例えばスカラユニット
またはチャネル（Ｉ１０処理装置）等とのアクセスの競
合があることから優先順位制御が必要である。
しかしながら、並列処理可能なエレメント数を大きくす
ること、あるいはインクリープを多くすることによって
、メモリ使用状態のチエツク及び優先順位制御が複雑に
なるとともに論理段数が大きくなるため、システムのク
ロック周期の長さが増大し、高速化を阻害する原因とな
る。
ること、あるいはインクリープを多くすることによって
、メモリ使用状態のチエツク及び優先順位制御が複雑に
なるとともに論理段数が大きくなるため、システムのク
ロック周期の長さが増大し、高速化を阻害する原因とな
る。
第４図に従来のベクトル処理システムの１例の構成を示
す。
す。
第４図に示されているブロックの１は主記憶装置ＭＳＵ
Ａ、２は主記憶装置ＭＳＵＢ、３はベクトル命令制御部
、４は０系のベクトルユニット５は１系のベクトルユニ
ット、４１および５１はベクトルアドレス発生部、４２
および５２は主記憶アクセス制御部、４３および５３は
ベクトルアクセス処理部、４４および５４はベクトルレ
ジスタＶＲである。なおその他害ブロック内に示されて
いる要素については、以下に行う機能説明の中で必要に
応じて触れるものとする。
Ａ、２は主記憶装置ＭＳＵＢ、３はベクトル命令制御部
、４は０系のベクトルユニット５は１系のベクトルユニ
ット、４１および５１はベクトルアドレス発生部、４２
および５２は主記憶アクセス制御部、４３および５３は
ベクトルアクセス処理部、４４および５４はベクトルレ
ジスタＶＲである。なおその他害ブロック内に示されて
いる要素については、以下に行う機能説明の中で必要に
応じて触れるものとする。
ＭＳＵＡおよびＭＳＵＢは、各々２つずつのメモリユニ
ット （ＭＵ−０，ＭＵ−１）、（ＭＵ−２゜ＭＵ−３
）を含み、各県のベクトルユニットにより並列にアクセ
ス可能にされている。
ット （ＭＵ−０，ＭＵ−１）、（ＭＵ−２゜ＭＵ−３
）を含み、各県のベクトルユニットにより並列にアクセ
ス可能にされている。
ここでメモリアクセスは同時に４エレメントまで可能で
あり、この場合０系のベクトルユニットでは、エレメン
ト番号４ｎ、４ｎ＋１ （ｎ＝０゜１・・・）のエレ
メントを対象とし、１系のベクトルユニット５では４ｎ
＋２．４ｎ＋３のエレメントを処理対象としている。
あり、この場合０系のベクトルユニットでは、エレメン
ト番号４ｎ、４ｎ＋１ （ｎ＝０゜１・・・）のエレ
メントを対象とし、１系のベクトルユニット５では４ｎ
＋２．４ｎ＋３のエレメントを処理対象としている。
ベクトル命令制御部３からは、ベクトルアクセス命令の
実行時にそれぞれの系のベクトルアドレス発生部４１，
５１．ベクトルアクセス処理部４３．５３に対して、起
動信号、オペコード（ＯＰＣ）、先頭アドレス（ＬＡ）
、デイスタンス（Ｄ）、ベクトル長（Ｌ）等の制御情報
を送出する。
実行時にそれぞれの系のベクトルアドレス発生部４１，
５１．ベクトルアクセス処理部４３．５３に対して、起
動信号、オペコード（ＯＰＣ）、先頭アドレス（ＬＡ）
、デイスタンス（Ｄ）、ベクトル長（Ｌ）等の制御情報
を送出する。
以下の説明は、ベクトルデータのロードの場合について
のものである。
のものである。
０系のベクトルアドレス発生部４１では、０エレメント
、１エレメント （４ｎ＋０，４ｎ＋ｌエレメント）の
各エレメントに対するベクトルアドレスの発生を行う０
発生されたこれらのエレメントは、それぞれレジスタＲ
ＱＡ、ＲＱＢに設定され、主記憶アクセス制御部４２の
レジスタＲＱＲＡ、ＲＱＲＢにアクセス要求として転送
される。
、１エレメント （４ｎ＋０，４ｎ＋ｌエレメント）の
各エレメントに対するベクトルアドレスの発生を行う０
発生されたこれらのエレメントは、それぞれレジスタＲ
ＱＡ、ＲＱＢに設定され、主記憶アクセス制御部４２の
レジスタＲＱＲＡ、ＲＱＲＢにアクセス要求として転送
される。
主記憶アクセス制御部４２内の優先制御回路は。
デイスタンス（Ｄ）の大きさによってはレジスタＲＱＲ
ＡもしくはＲＱＲＢのベクトルアドレスが同一メモリユ
ニットまたは同−ＭＳＵを指示している可能性があるた
め、優先制御によりいずれのアクセスをＭＳＵへ出力す
るかを決める。
ＡもしくはＲＱＲＢのベクトルアドレスが同一メモリユ
ニットまたは同−ＭＳＵを指示している可能性があるた
め、優先制御によりいずれのアクセスをＭＳＵへ出力す
るかを決める。
ここでレジスタＲＱＲＡとＲＱＲＢのベクトルアドレス
がそれぞれ別のＭＳＵを指示しているようなアクセスで
あれば、ＲＱＲＡとＲＱＲＢのベクトルアドレスにより
同時にメモリアクセスを行うことができ、それぞれレジ
スタＭＳＡ、ＭＳＢを介してＭＳＲＱＡ、ＭＳＲＱＢと
してＭＳＵＡ。
がそれぞれ別のＭＳＵを指示しているようなアクセスで
あれば、ＲＱＲＡとＲＱＲＢのベクトルアドレスにより
同時にメモリアクセスを行うことができ、それぞれレジ
スタＭＳＡ、ＭＳＢを介してＭＳＲＱＡ、ＭＳＲＱＢと
してＭＳＵＡ。
ＭＳＵＢへ送出される。
このように優先制御回路て°受は付けられたアクセス要
求は、ＭＳＲＱＡ、ＭＳＲＱＢとしてＭＳＵＡ、ＭＳＵ
Ｂに送られ、起動が行われるが、たとえばＭＳＵＡ側に
してみれば、ある１つのメモリユニットに対して、θ系
と１系からのアクセス要求を同時に受は付けることはで
きない。
求は、ＭＳＲＱＡ、ＭＳＲＱＢとしてＭＳＵＡ、ＭＳＵ
Ｂに送られ、起動が行われるが、たとえばＭＳＵＡ側に
してみれば、ある１つのメモリユニットに対して、θ系
と１系からのアクセス要求を同時に受は付けることはで
きない。
したがって、各県の主記憶アクセス制御部側では、それ
ぞれある規定されたタイミングでしかアクセス要求を出
せないようになっていた。また。
ぞれある規定されたタイミングでしかアクセス要求を出
せないようになっていた。また。
０系と１系が独立にアクセスを行っているので。
それぞれの系間でエレメントの１唾序の保証を行うため
に他系の優先順位回路の状態を認識して自系の優先順位
回路の制御を行うため、複雑な制御を行っている。
に他系の優先順位回路の状態を認識して自系の優先順位
回路の制御を行うため、複雑な制御を行っている。
第５図に、０系と１系のベクトルユニットにそれぞれ規
定されたアクセス許可タイミングの例を示す０図示のよ
うに、０系と１系とは、メモリユニットＭＵ−０ないし
ＭＵ−３について、ＭＵ−０とＭＵ−２，ＭＵ−１とＭ
Ｕ−３をそれぞれ対にして、互いに重ならないように交
互にアクセス許可タイミングを割り付けられている。
定されたアクセス許可タイミングの例を示す０図示のよ
うに、０系と１系とは、メモリユニットＭＵ−０ないし
ＭＵ−３について、ＭＵ−０とＭＵ−２，ＭＵ−１とＭ
Ｕ−３をそれぞれ対にして、互いに重ならないように交
互にアクセス許可タイミングを割り付けられている。
ＭＳＵＡ、ＭＳＵＢから読み出されたベクトルデータは
、それぞれエレメントごとにアクセス元の０系あるいは
１系のベクトルユニットのベクトルアクセス処理部４３
．５３へＤＡＴＡＡなＩｚ’ＬＤＡＴＡＤとして送られ
、ある同一時刻の要求に対する読み出しエレメントがそ
ろった段階でベクトルレジスタＶＲ４４，５４に格納さ
れる。
、それぞれエレメントごとにアクセス元の０系あるいは
１系のベクトルユニットのベクトルアクセス処理部４３
．５３へＤＡＴＡＡなＩｚ’ＬＤＡＴＡＤとして送られ
、ある同一時刻の要求に対する読み出しエレメントがそ
ろった段階でベクトルレジスタＶＲ４４，５４に格納さ
れる。
ベクトルアクセス処理部４３．５３は、ベクトルデータ
のアクセスにおいてベクトル長（Ｌ）の分だけのデータ
が転送終了すると、ベクトル命令制御部３に終了信号０
ＰＥＮＤを返す。
のアクセスにおいてベクトル長（Ｌ）の分だけのデータ
が転送終了すると、ベクトル命令制御部３に終了信号０
ＰＥＮＤを返す。
複数系のベクトルユニットが独立に複数個の主記憶装置
に対してアクセス制御を行うことができる従来のベクト
ル処理システムでは、各県のベクトルユニットからのア
クセス要求が１つのメモリユニットに対して同時に発生
しないように、各県からのアクセスを許可するタイミン
グをずらすように規定していたため、見かけ上のアクセ
ス時間が長くなるという問題があった。またエレメント
の順序性を保証するために他系の優先制御回路との間で
順序制御するための複雑な制御が必要とされるという問
題があった。
に対してアクセス制御を行うことができる従来のベクト
ル処理システムでは、各県のベクトルユニットからのア
クセス要求が１つのメモリユニットに対して同時に発生
しないように、各県からのアクセスを許可するタイミン
グをずらすように規定していたため、見かけ上のアクセ
ス時間が長くなるという問題があった。またエレメント
の順序性を保証するために他系の優先制御回路との間で
順序制御するための複雑な制御が必要とされるという問
題があった。
本発明は、各県のベクトルユニットのメモリアクセスに
おける許可タイミングの規定をなくシ。
おける許可タイミングの規定をなくシ。
またエレメントの順序を保証するための制御を簡単化す
ることを目的とする。
ることを目的とする。
従来のベクトル処理システムでは、各県のベクトルユニ
ットがそれぞれ自系がアクセスするためのエレメントの
アドレスのみを発生しており、他系でのアクセスアドレ
スを知ることができないため、各県のアクセスタイミン
グをずらすように規定し衝突を回避する必要があった。
ットがそれぞれ自系がアクセスするためのエレメントの
アドレスのみを発生しており、他系でのアクセスアドレ
スを知ることができないため、各県のアクセスタイミン
グをずらすように規定し衝突を回避する必要があった。
本発明はこの点に着目して、各県で自系がアクセスする
エレメントのアドレスを発生する際、同時に他系のアク
セスアドレスも発生し、それぞれの系で各メモリバンク
の使用状態を管理して、空きの場合に随時アクセス要求
を出せるようにしたものである。
エレメントのアドレスを発生する際、同時に他系のアク
セスアドレスも発生し、それぞれの系で各メモリバンク
の使用状態を管理して、空きの場合に随時アクセス要求
を出せるようにしたものである。
第１図は本発明の原理を例示的に説明するベクトル処理
システムの構成図である。
システムの構成図である。
例示された構成は、１つのベクトル命令制御部と、−０
，１の２つの系のベクトルユニットと、２つの主記憶装
置で構成される４つのメモリユニット（バンクに対応）
とをそなえ、各ベクトルユニットが２エレメントずつ合
計４エレメントの同時アクセスを可能にするものである
。
，１の２つの系のベクトルユニットと、２つの主記憶装
置で構成される４つのメモリユニット（バンクに対応）
とをそなえ、各ベクトルユニットが２エレメントずつ合
計４エレメントの同時アクセスを可能にするものである
。
第１図において。
１は、主記憶装置ＭＳＵＡであり、メモリユニットＭＵ
−０，ＭＵ−１を含む。
−０，ＭＵ−１を含む。
２は、主記憶装置ＭＳＵＢであり、メモリユニットＭＵ
−２，ＭＵ−３を含む。
−２，ＭＵ−３を含む。
３は、ベクトル命令制御部であり、ベクトル命令の実行
制御を行う。
制御を行う。
４は、０系のベクトルユニットであり、ベクトルデータ
中の４ｎ、４ｎ＋ｌ （ｎ＝０．１． ・）のエレメン
トを処理する。
中の４ｎ、４ｎ＋ｌ （ｎ＝０．１． ・）のエレメン
トを処理する。
５は、１系のベクトルユニットであり、ベクトルデータ
中の４ｎ＋２．４ｎ＋３ （ｎ＝０．１゜・・・）のエ
レメントを処理する。
中の４ｎ＋２．４ｎ＋３ （ｎ＝０．１゜・・・）のエ
レメントを処理する。
４１′は、０系のベクトルアドレス発生部であり。
内部の八ＤＡないしＡＤＤは、それぞれ４ｎ、４ｎ＋１
．４ｎ＋２．４ｎ＋３のエレメントのベクトルアドレス
を発生するアドレス演算器である。
．４ｎ＋２．４ｎ＋３のエレメントのベクトルアドレス
を発生するアドレス演算器である。
４２′は、０系の主記憶アクセス制御部であり。
主記憶装置ＭＳＵＡ、ＭＳＵＢに接続されてそれぞれの
使用状態を管理するとともに９図示されていないスカラ
ユニットやチャネルなどとの間で同一バンクに対するア
クセスの競合があるため主記憶アクセスの優先制御を行
い、４ｎ、４ｎ＋ｌのエレメントのアクセス要求処理を
行う。
使用状態を管理するとともに９図示されていないスカラ
ユニットやチャネルなどとの間で同一バンクに対するア
クセスの競合があるため主記憶アクセスの優先制御を行
い、４ｎ、４ｎ＋ｌのエレメントのアクセス要求処理を
行う。
４３′は、０系のベクトルアクセス処理部であり。
主記憶装置ＭＳＵＡ、ＭＳＵＢから読み出されたエレメ
ントを受付け、順序付けしてベクトルレジスタに格納す
る処理を行う。
ントを受付け、順序付けしてベクトルレジスタに格納す
る処理を行う。
４４は、０系のベクトルレジスタである。
４５は、優先制御回路である。
４６は、主記憶アクセス制御部４２′がアクセス要求を
送出してからそれが主記憶装置で処理されてエレメント
が読み出されるまでの時間遅延等のタイミングを作る遅
延回路であり、ベクトルアクセス処理部４３′にエレメ
ントを受付けるタイミングを指示する。
送出してからそれが主記憶装置で処理されてエレメント
が読み出されるまでの時間遅延等のタイミングを作る遅
延回路であり、ベクトルアクセス処理部４３′にエレメ
ントを受付けるタイミングを指示する。
ｌ系のベクトルユニット５内の要素５１’、 ５２’
。
。
５３’、５４．５５．５６は、上記したＯ系のベクトル
ユニット４内の要素４１’、４２’、４３’ ４４゜
４５．４６にそれぞれ対応している。しかし主記憶アク
セス制御部５２′は、エレメント４ｎ＋２゜４ｎ＋３の
アクセス要求を行う。
ユニット４内の要素４１’、４２’、４３’ ４４゜
４５．４６にそれぞれ対応している。しかし主記憶アク
セス制御部５２′は、エレメント４ｎ＋２゜４ｎ＋３の
アクセス要求を行う。
第１図に示された本発明の構成の動作を説明する。
ベクトル命令制御部３は、ベクトルアクセス命令を実行
するとき、起動信号、ｏＰコード、ベクトルデータの先
頭アドレス（ＬＡ）、デイスタンス（Ｄ）、ベクトル長
（Ｌ）等を、Ｏ系と１系のベクトルユニット４．５に対
して同時並列に供給する。
するとき、起動信号、ｏＰコード、ベクトルデータの先
頭アドレス（ＬＡ）、デイスタンス（Ｄ）、ベクトル長
（Ｌ）等を、Ｏ系と１系のベクトルユニット４．５に対
して同時並列に供給する。
各県のベクトルユニット４．５のベクトルアドレス発生
部４１’、５１’は、それぞれ４つのアドレス演算器Ａ
ＤＡないしＡＤＤにより、順次のエレメントのアドレス
を発生する。各アドレス演算器ＡＤＡないしＡＤＤは、
それぞれ次式に基づいてエレメントのアドレスを発生す
る。４ｎ、４ｎ＋１．４ｎ＋２．４ｎ＋３はエレメント
番号である。
部４１’、５１’は、それぞれ４つのアドレス演算器Ａ
ＤＡないしＡＤＤにより、順次のエレメントのアドレス
を発生する。各アドレス演算器ＡＤＡないしＡＤＤは、
それぞれ次式に基づいてエレメントのアドレスを発生す
る。４ｎ、４ｎ＋１．４ｎ＋２．４ｎ＋３はエレメント
番号である。
ＡＤＡ ： ４ ｎのエレメントのアドレス＝ＬＡ＋
４ ｎ誉Ｄ ＡＤＢ ： ４ｎ＋１のエレメントのアドレス＝ＬＡ＋
（４ｎ＋１）ＨＤ ＡＤＣ：４ｎ＋２のエレメントのアドレス＝ＬＡ＋ （
４ｎ＋２）ＨＤ ＡＤＤ：４ｎ＋３のエレメントのアドレス＝ＬＡ＋ （
４ｎ＋３）ＨＤ Ｏ系と１系のベクトルアドレス発生部４１′。
４ ｎ誉Ｄ ＡＤＢ ： ４ｎ＋１のエレメントのアドレス＝ＬＡ＋
（４ｎ＋１）ＨＤ ＡＤＣ：４ｎ＋２のエレメントのアドレス＝ＬＡ＋ （
４ｎ＋２）ＨＤ ＡＤＤ：４ｎ＋３のエレメントのアドレス＝ＬＡ＋ （
４ｎ＋３）ＨＤ Ｏ系と１系のベクトルアドレス発生部４１′。
５１’のアドレス演算器ＡＤＡないしＡＤＤで発生され
た各アドレスは、それぞれ主記憶アクセス制御部４２’
、５２’に転送され、ここで主記憶アクセスの優先制御
が行われる。
た各アドレスは、それぞれ主記憶アクセス制御部４２’
、５２’に転送され、ここで主記憶アクセスの優先制御
が行われる。
各県の主記憶アクセス制御部の優先制御回路４５．５５
では、常時各メモリユニットＭＵ−０ないしＭＵ−３の
使用状態を管理して、ベクトルアドレス発生部から与え
られた各アドレスについて、１亥当するメモリユニット
が空きでアクセスが可能かどうかをチエツクし、可能な
場合には使用状態管理を使用中に更新するとともに、自
系に割り当てられているエレメント番号のアドレスのも
のについてのみ、該当するメモリユニットを含む主記憶
装置に対してアクセス要求を送出する。
では、常時各メモリユニットＭＵ−０ないしＭＵ−３の
使用状態を管理して、ベクトルアドレス発生部から与え
られた各アドレスについて、１亥当するメモリユニット
が空きでアクセスが可能かどうかをチエツクし、可能な
場合には使用状態管理を使用中に更新するとともに、自
系に割り当てられているエレメント番号のアドレスのも
のについてのみ、該当するメモリユニットを含む主記憶
装置に対してアクセス要求を送出する。
つまり、θ系と１系の主記憶アクセス制御部４２’、５
２’は、各メモリユニットの使用状態について全く同一
内容の情報を用いて周期的に管理するが、０系の主記憶
アクセス制御部４２′は、４ｎ。
２’は、各メモリユニットの使用状態について全く同一
内容の情報を用いて周期的に管理するが、０系の主記憶
アクセス制御部４２′は、４ｎ。
４ｎ＋ｌのエレメントのアドレスがアクセス可能な場合
にアクセス要求を出し、１系の主記憶アクセス制御部５
２′は４ｎ＋２，４ｎ＋３のエレメントのアドレスがア
クセス可能な場合にアクセス要求を出すように構成され
る。
にアクセス要求を出し、１系の主記憶アクセス制御部５
２′は４ｎ＋２，４ｎ＋３のエレメントのアドレスがア
クセス可能な場合にアクセス要求を出すように構成され
る。
第２図に本発明の１実施例によるベク
システムの構成を示す。
第２図において。
１は主記憶装置ＭＳＵＡ。
２は主記憶装置ＭＳＵＢ。
３はベクトル命令制御部。
４はθ系のベクトルユニット。
５はｌ系のベクトルユニット。
１１はメモリユニットＭＵ−０゜
トル処理
１２はメモリユニットＭＵ−１゜
１３はセレクタ５ＥＬ−０゜
１４はセレクタ５ＥＬ−１゜
２１はメモリユニットＭＵ−２゜
２２はメモリユニットＭＵ−３゜
１５．２５は読出し回路。
１６．２６は制御部。
４１’、 ５１’はベクトルアドレス発生部。
４２’、５２’は主記憶アクセス制御部。
４３’、５３’はベクトルアクセス処理部。
４４．５４はベクトルレジスタＶＲ。
４５．５５は優先制御回路。
４６．５６は遅延回路。
４７．５７はベクトルアクセス制御回路。
４８．５８はエレメント順序整列回路。
４９．５９は間接アドレス続出し制御部である。
図示されている実施例システムは、ベクトルデータの全
エレメントについて先頭アドレスおよびデイスタンスに
よりアドレス演算を行う通常の方法でベクトルアドレス
を連続的に発生し、直接的にアクセスを行うことができ
るが、またとびとびのエレメントを処理する場合のため
に２間接アドレス機構をもそなえている。
エレメントについて先頭アドレスおよびデイスタンスに
よりアドレス演算を行う通常の方法でベクトルアドレス
を連続的に発生し、直接的にアクセスを行うことができ
るが、またとびとびのエレメントを処理する場合のため
に２間接アドレス機構をもそなえている。
アドレス演算による直接的なアクセス方法をとる場合に
は、ベクトル命令制御部３から送られる先頭アドレス（
ＬＡ）およびデイスタンス（Ｄ）を各県のベクトルユニ
ット４．５内のベクトルアドレス発生部４１’、５１’
に入力し、それぞれのアドレス演算部ＡＤＡないしＡＤ
Ｄにより、エレメント番号４ｎ、４ｎ＋１，４ｎ＋２．
４ｎ＋３の順次のエレメントのアドレスを発生する。な
お。
は、ベクトル命令制御部３から送られる先頭アドレス（
ＬＡ）およびデイスタンス（Ｄ）を各県のベクトルユニ
ット４．５内のベクトルアドレス発生部４１’、５１’
に入力し、それぞれのアドレス演算部ＡＤＡないしＡＤ
Ｄにより、エレメント番号４ｎ、４ｎ＋１，４ｎ＋２．
４ｎ＋３の順次のエレメントのアドレスを発生する。な
お。
前述した例のように、θ系では４ｎ、４ｎ＋ｌのエレメ
ントを処理し、自系では４ｎ＋２．４ｎ＋３のエレメン
トを処理するものとする。
ントを処理し、自系では４ｎ＋２．４ｎ＋３のエレメン
トを処理するものとする。
間接アドレスによりアクセスを行う場合には。
各県のベクトルレジスタＶＲ４４，５４に、予めアクセ
ス目的のベクトルデータの各エレメントのアドレスを示
すベクトルデータをロードしておき。
ス目的のベクトルデータの各エレメントのアドレスを示
すベクトルデータをロードしておき。
各県の間接アドレス読出し１Ｉｆｑｌｐ４９ 、 ５９
によりそれぞれ２工レメント分ずつ順次読出して、ベク
トルアドレス発生部４１’、５１’に供給する。
によりそれぞれ２工レメント分ずつ順次読出して、ベク
トルアドレス発生部４１’、５１’に供給する。
この場合０系のベクトルレジスタＶＲ４４から読出され
た２工レメント分のベクトルアドレスは。
た２工レメント分のベクトルアドレスは。
０系のベクトルアドレス発生部４１′のアドレス演算器
ＡＤＡおよびＡＤＨと、１系のベクトルアドレス発生部
５１’のアドレス演算部ＡＤＡおよびＡＤＢに図示のよ
うに与えられる。
ＡＤＡおよびＡＤＨと、１系のベクトルアドレス発生部
５１’のアドレス演算部ＡＤＡおよびＡＤＢに図示のよ
うに与えられる。
同様に、１系のベクトルレジスタＶＲ５４から読出され
る２工レメント分のベクトルアドレスは。
る２工レメント分のベクトルアドレスは。
Ｏ系のベクトルアドレス発生部４１′と１系のベクトル
アドレス発生部５１′の各アドレス演算部ＡＤＣおよび
ＡＤＤにそれぞれ与えられる。
アドレス発生部５１′の各アドレス演算部ＡＤＣおよび
ＡＤＤにそれぞれ与えられる。
このようにして、０系と１系のベクトルアドレス発生部
４１’、５１’は、同じ内容の４工レメント分のベクト
ルアドレスを保持し、それぞれの主記憶アクセス制御部
４２’、５２’に転送する。
４１’、５１’は、同じ内容の４工レメント分のベクト
ルアドレスを保持し、それぞれの主記憶アクセス制御部
４２’、５２’に転送する。
主記憶アクセス制御部４２’、５２’における優先制御
回路４５．５５の動作は２間接アドレスによるアクセス
の場合も直接的なアクセスの場合も同じで、それぞれ自
系の処理に割り当てられている順序の２つのエレメント
のアクセスの可能性をチエツクし、可能な場合に主記憶
装置ＭＳＵＡ、ＭＳＵＢに対してアクセス要求を送出す
る。アクセス要求はＭＳＲＱＡないしＭＳＲＱＤで表わ
されている。
回路４５．５５の動作は２間接アドレスによるアクセス
の場合も直接的なアクセスの場合も同じで、それぞれ自
系の処理に割り当てられている順序の２つのエレメント
のアクセスの可能性をチエツクし、可能な場合に主記憶
装置ＭＳＵＡ、ＭＳＵＢに対してアクセス要求を送出す
る。アクセス要求はＭＳＲＱＡないしＭＳＲＱＤで表わ
されている。
このアクセス要求の送出と同時に自系の遅延回路４６．
５６にも信号が送られ、一定時間後に自系のベクトルア
クセス処理部４３’、５３’のベクトルアクセス制御回
路４７．５７にそれぞれデータ受付けの通知が行われる
。
５６にも信号が送られ、一定時間後に自系のベクトルア
クセス処理部４３’、５３’のベクトルアクセス制御回
路４７．５７にそれぞれデータ受付けの通知が行われる
。
ベクトルアクセス制御回路４７．５７は、このデータ受
付は通知が入力されたタイミングで、主記憶装置ＭＳＵ
Ａ、ＭＳＵＢからの読出しデータをエレメント順序整列
回路４８．５８に取り込み。
付は通知が入力されたタイミングで、主記憶装置ＭＳＵ
Ａ、ＭＳＵＢからの読出しデータをエレメント順序整列
回路４８．５８に取り込み。
エレメントを順序付けて、それぞれベクトルレジスタＶ
Ｒ４４，５４にロードする。
Ｒ４４，５４にロードする。
主記憶装置ＭＳＵＡ、ＭＳＵＢは同じ構成であるため、
ＭＳＵＡを例に動作を説明する。
ＭＳＵＡを例に動作を説明する。
ＭＳＵＡでは、セレクタ５ＥＬ−０と５ＥＬ−１からそ
れぞれメモリユニットＭＵ−０，ＭＵ−１に対してアク
セス要求ＭＳＲＱＡとＭＳＲＱＣの一方を選択し、アク
セス要求に含まれるアドレス情報を対応するメモリユニ
ットに与える。
れぞれメモリユニットＭＵ−０，ＭＵ−１に対してアク
セス要求ＭＳＲＱＡとＭＳＲＱＣの一方を選択し、アク
セス要求に含まれるアドレス情報を対応するメモリユニ
ットに与える。
制御部１６はロード、ストアのメモリアクセス動作を制
御し、ロードの場合、読出し回路１５を制御用して続出
しデータ（ＤＡＴＡＡ、ＤＡＴＡＣ）をそれぞれθ系と
１系のベクトルアクセス処理部４３’、５３’に転送さ
せる。これらの読出しデータは、前述したように遅延回
路４６．５６から出力されるデータ受付は通知でタイミ
ングを取られ、エレメント順序整列回路４８．５８に入
力される。
御し、ロードの場合、読出し回路１５を制御用して続出
しデータ（ＤＡＴＡＡ、ＤＡＴＡＣ）をそれぞれθ系と
１系のベクトルアクセス処理部４３’、５３’に転送さ
せる。これらの読出しデータは、前述したように遅延回
路４６．５６から出力されるデータ受付は通知でタイミ
ングを取られ、エレメント順序整列回路４８．５８に入
力される。
次に各県の主記憶アクセス制御部内の優先制御回路につ
いて、第３図に概略的構成を示す。
いて、第３図に概略的構成を示す。
第３図において、３０は主記憶アクセス制御部に入力さ
れるベクトルアドレスが設定されるレジスタであり、た
とえば第２図のＲＱＲＡないしＲＱＲＤの１つである。
れるベクトルアドレスが設定されるレジスタであり、た
とえば第２図のＲＱＲＡないしＲＱＲＤの１つである。
レジスタ３０の上位数ビットは、複数個の主記憶装置の
うちの１つを指定するために用いられ、また下位数ビッ
トはバンクを指定するために用いられる。
うちの１つを指定するために用いられ、また下位数ビッ
トはバンクを指定するために用いられる。
３１はバンクデコーダであり、レジスタ３０の前述した
上位と下位の数ビットを用いて、要求バンク番号を指定
する信号を出力する（たとえば１２８バンクの１つを指
定する）。
上位と下位の数ビットを用いて、要求バンク番号を指定
する信号を出力する（たとえば１２８バンクの１つを指
定する）。
３２はバンク状態ラッチであり、全てのバンク（たとえ
ば１２８バンク）の使用中／空きを管理するために用い
られる。このラッチは、アクセス要求が主記憶装置に発
信されたときセットされ。
ば１２８バンク）の使用中／空きを管理するために用い
られる。このラッチは、アクセス要求が主記憶装置に発
信されたときセットされ。
主記憶装置におけるアクセス処理が終了する前の適当な
タイミングでリセットされる。
タイミングでリセットされる。
３３は空き検出回路であり、バンクデコーダ３１の出力
とバンク状態ラッチ３２から、要求バンク番号のバンク
が空きであるかどうかを検出し。
とバンク状態ラッチ３２から、要求バンク番号のバンク
が空きであるかどうかを検出し。
空きの場合に空き信号を出力する。
３４はプライオリティ回路であり、ベクトルユニットと
ＣＰＵ （スカラユニット）や！１０コントローラ（Ｉ
ＯＣ）などの他のアクセス元からのアクセス要求につい
て優先順位を決定し、それぞれについてアクセスの許可
／不許可を決定する。
ＣＰＵ （スカラユニット）や！１０コントローラ（Ｉ
ＯＣ）などの他のアクセス元からのアクセス要求につい
て優先順位を決定し、それぞれについてアクセスの許可
／不許可を決定する。
３５は遅延回路であり、ベクトルユニットからのアクセ
ス要求が許可されて主記憶装置へ発信されたとき、その
要求バンク番号が入力され、中間点と終端に出力する。
ス要求が許可されて主記憶装置へ発信されたとき、その
要求バンク番号が入力され、中間点と終端に出力する。
３６は要求バンク番号デコーダであり、遅延回路３５の
中間点でバンク番号を検出し、主記憶装置からデータが
読み出される少し前に対応するバンクのバンク状態ラン
チをリセットするために用いられる。これによりリセッ
トされるバンク状態ラッチは空き状態を示し１次の優先
制御を早期に開始可能にする。
中間点でバンク番号を検出し、主記憶装置からデータが
読み出される少し前に対応するバンクのバンク状態ラン
チをリセットするために用いられる。これによりリセッ
トされるバンク状態ラッチは空き状態を示し１次の優先
制御を早期に開始可能にする。
遅延回路３５の終端出力は、第２図のベクトルアクセス
処理部に対するデータ受付は通知信号となる。
処理部に対するデータ受付は通知信号となる。
このように、各県のベクトルユニットは、主記憶装置か
らのタイミング制御信号をもらうことなく、内部で生成
した信号を用いて、優先制御を逐次実行し、また主記憶
装置から出力されるデータを受付けることができる。
らのタイミング制御信号をもらうことなく、内部で生成
した信号を用いて、優先制御を逐次実行し、また主記憶
装置から出力されるデータを受付けることができる。
本発明によれば、各県のベクトルユニットは。
それぞれ全ての主記憶装置のバンク状態を管理し。
他系のベクトルユニットのアクセス要求も含めてアクセ
スチエツクを行うことができるため、自系のアクセスア
ドレスを含むバンクが空きであることを検出したタイミ
ング常時アクセス要求を発信することができ、従来シス
テムのように各県がそれぞ・れ重複しないように割り当
てられている期間にしかアクセスできなかったのにくら
べて、アクセス処理時間を大幅に短縮することができ、
システム性能の向上を図ることができる。
スチエツクを行うことができるため、自系のアクセスア
ドレスを含むバンクが空きであることを検出したタイミ
ング常時アクセス要求を発信することができ、従来シス
テムのように各県がそれぞ・れ重複しないように割り当
てられている期間にしかアクセスできなかったのにくら
べて、アクセス処理時間を大幅に短縮することができ、
システム性能の向上を図ることができる。
【図面の簡単な説明】
第１図は本発明によるベクトル処理システムの原理的構
成図、第２図は本発明の１実施例システムの構成図、第
３図は第２図の実施例システムにおける優先制御回路の
概略図、第４図はベクトル処理システムの従来例の構成
図、第５図は従来例システムにおけるアクセス許可タイ
ミング説明図である。 第１図中。 １．２：主記憶装置（ＭＳＵＡ、ＭＳＵＢ）３ ：ヘ
クトル命令制御部 ４ ：０系のベクトルユニット ５ ：１系のベクトルユニット ４ｉ’、ｓｔ’：ベクトルアドレス発生部４２’、５２
’：主記憶アクセス制御部４３’、５３’：ベクトルア
クセス処理部４４．５４：ベクトルレジスタＶＲ ４５，５５，：優先制御回路 ４６．５６：遅延回路 ＡＤＡ〜ＡＤＤ ニアドレス演算器
成図、第２図は本発明の１実施例システムの構成図、第
３図は第２図の実施例システムにおける優先制御回路の
概略図、第４図はベクトル処理システムの従来例の構成
図、第５図は従来例システムにおけるアクセス許可タイ
ミング説明図である。 第１図中。 １．２：主記憶装置（ＭＳＵＡ、ＭＳＵＢ）３ ：ヘ
クトル命令制御部 ４ ：０系のベクトルユニット ５ ：１系のベクトルユニット ４ｉ’、ｓｔ’：ベクトルアドレス発生部４２’、５２
’：主記憶アクセス制御部４３’、５３’：ベクトルア
クセス処理部４４．５４：ベクトルレジスタＶＲ ４５，５５，：優先制御回路 ４６．５６：遅延回路 ＡＤＡ〜ＡＤＤ ニアドレス演算器
Claims (3)
- （１）複数個の主記憶装置と、少なくとも１つのベクト
ル命令制御部と、複数系のベクトルユニットとを有し、
各ベクトルユニットは複数分割されたベクトルデータの
処理単位を並行して処理するように構成したベクトル処
理システムにおいて、各系のベクトルユニットは、それ
ぞれ１つないし複数のエレメントを処理単位とするベク
トルアクセス処理部と、ベクトルアクセス命令を実行す
るための全エレメントに対するベクトルアドレスを発生
するベクトルアドレス発生部と、上記複数個の主記憶装
置の全てに対して接続され主記憶アクセスの優先順位制
御を行う主記憶アクセス制御部とを備え、 ベクトルアドレス発生部が発生する全エレメントのベク
トルアドレスを用いて主記憶アクセス制御部の主記憶ア
クセス優先順位制御を各系で同期させるとともに、自系
の処理に必要なエレメントに対するベクトルアドレス情
報のみを前記主記憶装置に供給してアクセスするように
したことを特徴とするベクトル処理システム。 - （２）請求項１記載のベクトル処理システムにおいて、 １つのベクトル命令制御部から全ての系のベクトルユニ
ットのベクトルアドレス発生部と、ベクトルアクセス処
理部に対して、ベクトル命令制御情報を伝達することを
特徴とするとともに、各系のベクトルユニットのベクト
ルアクセス処理部で、各系に分割された処理単位のエレ
メント処理に必要なアクセス情報は、各系内のベクトル
アクセス処理部と主記憶アクセス制御部間で情報伝達す
ることによって単一のベクトル命令を複数の系で処理す
るように構成したことを特徴とするベクトル処理システ
ム。 - （３）複数個の主記憶装置と、少なくとも１つのベクト
ル命令制御部と、複数の系のベクトルユニットとを有し
、各ベクトルユニットは複数分割されたベクトルデータ
の処理単位を並行して処理するように構成したベクトル
処理システムにおいて、各系のアクセス制御ユニットは
それぞれ、１つないし複数エレメントを処理単位とする
ベクトルアクセス処理部と、ベクトルレジスタと、ベク
トルアクセス命令を実行するための全エレメントに対す
るベクトルアドレスを発生するベクトルアドレス発生部
と、上記複数個の主記憶装置の全てに接続され主記憶ア
クセスの優先制御を行う主記憶アクセス制御部と、ベク
トルレジスタから間接アドレスの読み出しを行うための
間接アドレス読み出し制御部とを備え、 ベクトルアドレス発生部が発生する全エレメントのベク
トルアドレスを用いて主記憶アクセス制御部の主記憶ア
クセス優先順位制御を各系で同期させ、 間接アドレス読み出し制御部がベクトルレジスタから読
み出した間接アドレスは他系のアクセス制御ユニット内
のベクトルアドレス発生部にも入力させ、各系の間接ア
ドレス読み出し制御部を同期させることにより、単一の
間接アドレスアクセス命令を複数の系で実行するように
したことを特徴とするベクトル処理システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280997A JPH0769896B2 (ja) | 1988-11-07 | 1988-11-07 | ベクトル処理システム |
| CA002002104A CA2002104C (en) | 1988-11-07 | 1989-11-02 | Vector processing apparatus |
| EP19890311461 EP0368587B1 (en) | 1988-11-07 | 1989-11-06 | Vector processing apparatus |
| DE1989626430 DE68926430T2 (de) | 1988-11-07 | 1989-11-06 | Vektorprozessor |
| US07/866,277 US5276902A (en) | 1988-11-07 | 1992-04-13 | Memory access system for vector data processed or to be processed by a vector processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280997A JPH0769896B2 (ja) | 1988-11-07 | 1988-11-07 | ベクトル処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02127768A true JPH02127768A (ja) | 1990-05-16 |
| JPH0769896B2 JPH0769896B2 (ja) | 1995-07-31 |
Family
ID=17632825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63280997A Expired - Lifetime JPH0769896B2 (ja) | 1988-11-07 | 1988-11-07 | ベクトル処理システム |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0368587B1 (ja) |
| JP (1) | JPH0769896B2 (ja) |
| CA (1) | CA2002104C (ja) |
| DE (1) | DE68926430T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000259610A (ja) * | 1999-03-04 | 2000-09-22 | Nec Kofu Ltd | ベクトルデータ処理装置およびマルチプロセッサ構成におけるベクトルデータ処理装置のメモリクリア方式 |
| JP2022531786A (ja) * | 2019-05-10 | 2022-07-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高性能なベクトル処理のためのアドレス生成 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203057A (ja) * | 1992-09-28 | 1994-07-22 | Nec Corp | ベクトル演算処理装置とその並列制御方式と並列制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186343A (ja) * | 1987-01-28 | 1988-08-01 | Fujitsu Ltd | 記憶制御方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3486451T2 (de) * | 1983-04-25 | 1997-09-25 | Cray Research Inc | Mehrprozessorsteuerung für Vektorrechner |
| US4706191A (en) * | 1985-07-31 | 1987-11-10 | Sperry Corporation | Local store for scientific vector processor |
| JPS62115571A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | ベクトルアクセス制御方式 |
| JPH0628051B2 (ja) * | 1986-04-25 | 1994-04-13 | 株式会社日立製作所 | 記憶制御方式 |
-
1988
- 1988-11-07 JP JP63280997A patent/JPH0769896B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-02 CA CA002002104A patent/CA2002104C/en not_active Expired - Fee Related
- 1989-11-06 EP EP19890311461 patent/EP0368587B1/en not_active Expired - Lifetime
- 1989-11-06 DE DE1989626430 patent/DE68926430T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186343A (ja) * | 1987-01-28 | 1988-08-01 | Fujitsu Ltd | 記憶制御方式 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000259610A (ja) * | 1999-03-04 | 2000-09-22 | Nec Kofu Ltd | ベクトルデータ処理装置およびマルチプロセッサ構成におけるベクトルデータ処理装置のメモリクリア方式 |
| JP2022531786A (ja) * | 2019-05-10 | 2022-07-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高性能なベクトル処理のためのアドレス生成 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769896B2 (ja) | 1995-07-31 |
| CA2002104A1 (en) | 1990-05-07 |
| EP0368587B1 (en) | 1996-05-08 |
| CA2002104C (en) | 1995-01-24 |
| DE68926430T2 (de) | 1996-11-14 |
| EP0368587A3 (en) | 1993-01-20 |
| DE68926430D1 (de) | 1996-06-13 |
| EP0368587A2 (en) | 1990-05-16 |
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