JPH03273336A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH03273336A JPH03273336A JP7271690A JP7271690A JPH03273336A JP H03273336 A JPH03273336 A JP H03273336A JP 7271690 A JP7271690 A JP 7271690A JP 7271690 A JP7271690 A JP 7271690A JP H03273336 A JPH03273336 A JP H03273336A
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- 238000000034 method Methods 0.000 abstract description 26
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 208000033748 Device issues Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特にパイプライン方式の
情報処理装置の機械語命令フェッチ方式に関する。
情報処理装置の機械語命令フェッチ方式に関する。
従来技術
従来、この種の情報処理装置においては、主記憶装置に
対するアクセス時間を短縮するために、機械語命令を格
納するバッファ記憶装置が設けられている。
対するアクセス時間を短縮するために、機械語命令を格
納するバッファ記憶装置が設けられている。
また、機械語命令の実行サイクル数を減少させるために
、機械語命令フェッチを行う先取りステジと、機械語命
令デコードを行う解読ステージと、機械語命令実行を行
う実行ステージとを有するパイプライン方式が採用され
ている。
、機械語命令フェッチを行う先取りステジと、機械語命
令デコードを行う解読ステージと、機械語命令実行を行
う実行ステージとを有するパイプライン方式が採用され
ている。
第5図は従来例の動作を示すタイムチャートである。図
において、I F (Instruction Fet
ch )は機械語命令フェッチステージにおける命令フ
ェッチ処理を示し、D E (Decode)は機械語
デコードステージにおける命令デコード処理を示し、0
F (Operand Fetch )およびE X
(Execution )は夫々機械語実行ステージに
おけるオペランドフェッチおよび論理演算等の処理を示
し、EOP(End of 0peration)は次
に実行すべき機械語へ制御を渡すための処理を示し、W
T (Van)はバッファ記憶装置と主記憶装置との間
のデータ置換処理が終了するまでの待ち処理を示す。
において、I F (Instruction Fet
ch )は機械語命令フェッチステージにおける命令フ
ェッチ処理を示し、D E (Decode)は機械語
デコードステージにおける命令デコード処理を示し、0
F (Operand Fetch )およびE X
(Execution )は夫々機械語実行ステージに
おけるオペランドフェッチおよび論理演算等の処理を示
し、EOP(End of 0peration)は次
に実行すべき機械語へ制御を渡すための処理を示し、W
T (Van)はバッファ記憶装置と主記憶装置との間
のデータ置換処理が終了するまでの待ち処理を示す。
機械語Aの実行処理EX、には次の次に実行すべき機械
語Cの機械語命令フェッチ処理lFCも行うようマイク
ロプログラムされ、この2つの処理が同時に実行される
。
語Cの機械語命令フェッチ処理lFCも行うようマイク
ロプログラムされ、この2つの処理が同時に実行される
。
この機械語命令フェッチ処理IFcにおいて機械g(が
バッファ記憶装置上に存在しないと、処理装置はマイク
ロプログラムをキヤ・ソシュミスヒット処理ルーチンヘ
ジャンブさせて機械語Aの処理を中断し、バッファ記憶
装置と主記憶装置との間のデータ置換処理を開始する。
バッファ記憶装置上に存在しないと、処理装置はマイク
ロプログラムをキヤ・ソシュミスヒット処理ルーチンヘ
ジャンブさせて機械語Aの処理を中断し、バッファ記憶
装置と主記憶装置との間のデータ置換処理を開始する。
キャッシュミスヒツト処理ルーチンは)〈1.ファ記憶
装置と主記憶装置との間のデータ置換処理が終了するま
で、待ち処理WTを行ってループする。
装置と主記憶装置との間のデータ置換処理が終了するま
で、待ち処理WTを行ってループする。
/・ソファ記憶装置と主記憶装置との間のデータ置換処
理か終了して!・ソファ記憶装置上に機械語命令フェッ
チ処理IFcの目的とする機械語Cが存在するようにな
ると、処理装置はキヤ・ソシュミスヒット処理ルーチン
を終了させ、中断していた機械語Aの処理をキャソンユ
ミスヒ・ソトとなったときの実行処理EX、および機械
語命令フエ・ンチ処理IFoから再開する。
理か終了して!・ソファ記憶装置上に機械語命令フェッ
チ処理IFcの目的とする機械語Cが存在するようにな
ると、処理装置はキヤ・ソシュミスヒット処理ルーチン
を終了させ、中断していた機械語Aの処理をキャソンユ
ミスヒ・ソトとなったときの実行処理EX、および機械
語命令フエ・ンチ処理IFoから再開する。
このような従来の情報処理装置では、機械語命令フェッ
チ処理IFcの目的とする機械語Cかノ(ソファ記憶装
置上に存在しない場合、バ・ソファ記憶装置と主記憶装
置との間のデータ置換処理が終了するまで、実行中の機
械語Aの処理が中断されて待ち処理WTか行われるので
、機械語命令フェッチステージとは独立な機械語実行ス
テージでもキャッシュミスヒツトによるマイクロ命令語
の再実行が強要され、機械語実行ステージでの処理を先
に進めることができず、無意味に処理が中断されるとい
う欠点がある。
チ処理IFcの目的とする機械語Cかノ(ソファ記憶装
置上に存在しない場合、バ・ソファ記憶装置と主記憶装
置との間のデータ置換処理が終了するまで、実行中の機
械語Aの処理が中断されて待ち処理WTか行われるので
、機械語命令フェッチステージとは独立な機械語実行ス
テージでもキャッシュミスヒツトによるマイクロ命令語
の再実行が強要され、機械語実行ステージでの処理を先
に進めることができず、無意味に処理が中断されるとい
う欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、機械語命令フエ、ソチステージと機械語
実行ステージとの独立性を高くし、機械語実行ステージ
での処理の中断時間を短縮することかでき、処理速度を
大幅に向上させることかできる情報処理装置の提供を目
的とする。
されたもので、機械語命令フエ、ソチステージと機械語
実行ステージとの独立性を高くし、機械語実行ステージ
での処理の中断時間を短縮することかでき、処理速度を
大幅に向上させることかできる情報処理装置の提供を目
的とする。
発明の構成
本発明による情報処理装置は、バッファ記憶装置に格納
された機械語命令の先取りステージと、前記機械語命令
の角イ読ステージと、前記機械語命令により指定された
マイクロ命令の実行ステージとを有するバイブライン方
式の情報処理装置であって、前記バッファ記憶装置に前
記機械語命令か格納されていないとき、前記機械語命令
の先取りを行うために前記マイクロ命令に付加された機
械語先取りマイクロ命令を保持する保持手段と、前記保
持手段に保持された前記機械語先取りマイクロ命令によ
り先取りされる前記機械語命令の主記憶装置から前記バ
ッファ記憶装置への転送が終了したとき、前記保持手段
に保持された前記機械語先取りマイクロ命令を実行する
下段とを設けたことを特徴とする。
された機械語命令の先取りステージと、前記機械語命令
の角イ読ステージと、前記機械語命令により指定された
マイクロ命令の実行ステージとを有するバイブライン方
式の情報処理装置であって、前記バッファ記憶装置に前
記機械語命令か格納されていないとき、前記機械語命令
の先取りを行うために前記マイクロ命令に付加された機
械語先取りマイクロ命令を保持する保持手段と、前記保
持手段に保持された前記機械語先取りマイクロ命令によ
り先取りされる前記機械語命令の主記憶装置から前記バ
ッファ記憶装置への転送が終了したとき、前記保持手段
に保持された前記機械語先取りマイクロ命令を実行する
下段とを設けたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第1図は本発明の一実施例の構成を示すブロック図であ
る。図において、マイクロアドレス発生回路1は次マシ
ンサイクルに実行するマイクロ命令語のアドレスを発生
し、該アドレスをアドレス信号101として制御記憶装
置2に送出する。このアドレス信号101は通常「実行
中のマイクロアドレス+1」である。
る。図において、マイクロアドレス発生回路1は次マシ
ンサイクルに実行するマイクロ命令語のアドレスを発生
し、該アドレスをアドレス信号101として制御記憶装
置2に送出する。このアドレス信号101は通常「実行
中のマイクロアドレス+1」である。
制御記憶装置2にはマイクロ命令語が格納されており、
マイクロアドレス発生回路1からのアドレス信号+01
により指定された機械語命令先取りマイクロ命令1.0
2をマルチプレクサ3に、マイクロ命令語103をマイ
クロ命令語保持レジスタ4のマイクロ命令語部4bに夫
々送出する。
マイクロアドレス発生回路1からのアドレス信号+01
により指定された機械語命令先取りマイクロ命令1.0
2をマルチプレクサ3に、マイクロ命令語103をマイ
クロ命令語保持レジスタ4のマイクロ命令語部4bに夫
々送出する。
マルチプレクサ3は制御記憶装置2からの機械語命令先
取りマイクロ命令102と機械語命令先取リマイクロ命
令保持レジスタ5からの機械語命令先取りマイクロ命令
107とのうち一方をアンドゲート8の出力信号111
に応じて選択し、該命令をマイクロ命令語保持レジスタ
4の機械語命令先取りマイクロ命令部4aに送出する。
取りマイクロ命令102と機械語命令先取リマイクロ命
令保持レジスタ5からの機械語命令先取りマイクロ命令
107とのうち一方をアンドゲート8の出力信号111
に応じて選択し、該命令をマイクロ命令語保持レジスタ
4の機械語命令先取りマイクロ命令部4aに送出する。
マイクロ命令語保持レジスタ4は実行中の機械語命令の
次の次に実行すべき機械語命令の機械語命令フェッチ処
理を行うための機械語命令先取りマイクロ命令(マイク
ロ命令語の1フイールド)を機械語命令先取りマイクロ
命令部4aに、実行中のマイクロ命令語をマイクロ命令
語部4bに夫々格納しており、機械語命令先取りマイク
ロ命令部4aの機械語命令先取りマイクロ命令105が
機械語命令先取りマイクロ命令保持レジスタ5およびバ
ッファ記憶装置7に、マイクロ命令語部4bのマイクロ
命令語10Bが図示せぬ各処理装置に夫々送出される。
次の次に実行すべき機械語命令の機械語命令フェッチ処
理を行うための機械語命令先取りマイクロ命令(マイク
ロ命令語の1フイールド)を機械語命令先取りマイクロ
命令部4aに、実行中のマイクロ命令語をマイクロ命令
語部4bに夫々格納しており、機械語命令先取りマイク
ロ命令部4aの機械語命令先取りマイクロ命令105が
機械語命令先取りマイクロ命令保持レジスタ5およびバ
ッファ記憶装置7に、マイクロ命令語部4bのマイクロ
命令語10Bが図示せぬ各処理装置に夫々送出される。
機械語命令先取りマイクロ命令保持レジスタ5では機械
語命令先取りマイクロ命令部4aからの機械語命令先取
りマイクロ命令105をバッファ記憶袋W7からのミス
ヒツト通知信号109に応して保持し、この保持した機
械語命令先取りマイクロ命令107をマルチプレクサ3
に送出する。
語命令先取りマイクロ命令部4aからの機械語命令先取
りマイクロ命令105をバッファ記憶袋W7からのミス
ヒツト通知信号109に応して保持し、この保持した機
械語命令先取りマイクロ命令107をマルチプレクサ3
に送出する。
フェッチフラグ保持レジスタ6には機械語命令フェッチ
処理による機械語命令読出し要求中のときにフェッチフ
ラグとして“1″かセットされ、そのフェッチフラグ信
号108をアンドゲート8に出力する。
処理による機械語命令読出し要求中のときにフェッチフ
ラグとして“1″かセットされ、そのフェッチフラグ信
号108をアンドゲート8に出力する。
バッファ記憶装置7には機械語命令が格納されており、
機械語命令先取りマイクロ命令部4aからの機械語命令
先取りマイクロ命令105により指定される機械語命令
が存在しないときにミスヒツト通知信号109を機械語
命令先取りマイクロ命令保持レジスタ5に出力する。
機械語命令先取りマイクロ命令部4aからの機械語命令
先取りマイクロ命令105により指定される機械語命令
が存在しないときにミスヒツト通知信号109を機械語
命令先取りマイクロ命令保持レジスタ5に出力する。
このとき、その機械語命令先取りマイクロ命令105に
より指定される機械語命令は、バッファ記憶装置7と主
記憶装置(図示せず)との間のブタ置換処理により、主
記憶装置からバッファ記憶袋W7に格納される。
より指定される機械語命令は、バッファ記憶装置7と主
記憶装置(図示せず)との間のブタ置換処理により、主
記憶装置からバッファ記憶袋W7に格納される。
バッファ記憶装置7はこの主記憶装置との間のデータ置
換処理により主記憶装置からの機械語命令か格納される
と、キャッンユレディ通知信号l[Oをアンドゲート8
に出力する。
換処理により主記憶装置からの機械語命令か格納される
と、キャッンユレディ通知信号l[Oをアンドゲート8
に出力する。
アンドゲート8はフェッチフラグ保持レジスタ6からの
フェッチフラグ信号108とバッファ記憶装置7からの
キャッシュレディ通知信号110との論理積をとり、そ
の結果を出力信号l11としてマルチプレクサ3に出力
する。
フェッチフラグ信号108とバッファ記憶装置7からの
キャッシュレディ通知信号110との論理積をとり、そ
の結果を出力信号l11としてマルチプレクサ3に出力
する。
第2図は本発明の一実施例によるパイプライン制御の構
成を示すブロック図である。図において、インストラク
ションレジスタ10およびインストラクションカウンタ
11には夫々実行中の機械語Aおよびそのアドレスが格
納され、ネクストインストラクションレジスタ12およ
びネクストインストラクションカウンタ13には夫々次
に実行される機械語Bおよびそのアドレスか格納されて
いる。
成を示すブロック図である。図において、インストラク
ションレジスタ10およびインストラクションカウンタ
11には夫々実行中の機械語Aおよびそのアドレスが格
納され、ネクストインストラクションレジスタ12およ
びネクストインストラクションカウンタ13には夫々次
に実行される機械語Bおよびそのアドレスか格納されて
いる。
インストラクションレジスタ10に格納された機械語A
が実行されているときに行われる機械語命令フェッチ処
理においては、フェッチインストラクションカウンタ1
5の値がアドレスとしてバッファ記憶装置7に供給され
、該アドレスによりバッファ記憶装置7から機械語Cが
読出されてフェッチインストラクションレジスタ14に
格納される。
が実行されているときに行われる機械語命令フェッチ処
理においては、フェッチインストラクションカウンタ1
5の値がアドレスとしてバッファ記憶装置7に供給され
、該アドレスによりバッファ記憶装置7から機械語Cが
読出されてフェッチインストラクションレジスタ14に
格納される。
このとき、制御記憶装置2には選択器9て選択されたマ
イクロアドレス発生回路1からのアドレス信号lotが
供給されている。
イクロアドレス発生回路1からのアドレス信号lotが
供給されている。
機械語Aの実行が終了すると、機械語AのEOP命令に
よりネクストインストラクションレジスタ12およびネ
クストインストラクションカウンタ13のデータ、つま
り機械語Bおよびそのアドレスがインストラクションレ
ジスタ10およびインストラクションカウンタ11に夫
々保持される。
よりネクストインストラクションレジスタ12およびネ
クストインストラクションカウンタ13のデータ、つま
り機械語Bおよびそのアドレスがインストラクションレ
ジスタ10およびインストラクションカウンタ11に夫
々保持される。
また、フェッチインストラクションレジスタ14および
フェッチインストラクションカウンタ15のデータ、つ
まり機械H(およびそのアドレスがネクストインストラ
クションレジスタ12およびネクストインストラクショ
ンカウンタ13に夫々保持される。
フェッチインストラクションカウンタ15のデータ、つ
まり機械H(およびそのアドレスがネクストインストラ
クションレジスタ12およびネクストインストラクショ
ンカウンタ13に夫々保持される。
さらに、フェッチインストラクションレジスタ14には
バッファ記憶袋W7からの機械語が、フェッチインスト
ラクションカウンタ15には図示せぬインクリメント回
路からのアドレスが夫々保持される。
バッファ記憶袋W7からの機械語が、フェッチインスト
ラクションカウンタ15には図示せぬインクリメント回
路からのアドレスが夫々保持される。
このとき同時に、選択器9ではこのEOP命令によりネ
クストインストラクションカウンタ13の値が選択され
て制御記憶装置2に供給され、制御記憶装置2から機械
語Bの先頭のマイクロ命令語が読出され、機械語Bの実
行が開始される。
クストインストラクションカウンタ13の値が選択され
て制御記憶装置2に供給され、制御記憶装置2から機械
語Bの先頭のマイクロ命令語が読出され、機械語Bの実
行が開始される。
第3図は本発明の一実施例の処理動作を示すフローチャ
ートである。図において、判断A(ステップ22)は第
1図に示すマイクロ制御部の要求によりフェッチしよう
とした機械語がバッファ記憶袋W7上に存在するか否か
を判断するステップであり、判断B(ステップ25)は
機械語先取り時のキャッシュミスヒツトに起因するバッ
ファ記憶装置7と主記憶装置との間のデータ置換処理が
終了したか否かを判断するステップである。
ートである。図において、判断A(ステップ22)は第
1図に示すマイクロ制御部の要求によりフェッチしよう
とした機械語がバッファ記憶袋W7上に存在するか否か
を判断するステップであり、判断B(ステップ25)は
機械語先取り時のキャッシュミスヒツトに起因するバッ
ファ記憶装置7と主記憶装置との間のデータ置換処理が
終了したか否かを判断するステップである。
第4図は本発明の一実施例のタイムチャートである。図
において、IFは機械語命令フェッチステージにおける
命令フェッチ処理を示し、DEは機械語デコードステー
ジにおける命令デコード処理を示し、OFおよびEXは
夫々機械語実行ステージにおけるオペランドフェッチお
よび論理演算等の処理を示し、EOPは次に実行すべき
機械語へ制御を渡すための処理を示し、WTはバッファ
記憶装置と主記憶装置との間のデータ置換処理が終了す
るまでの待ち処理を示している。
において、IFは機械語命令フェッチステージにおける
命令フェッチ処理を示し、DEは機械語デコードステー
ジにおける命令デコード処理を示し、OFおよびEXは
夫々機械語実行ステージにおけるオペランドフェッチお
よび論理演算等の処理を示し、EOPは次に実行すべき
機械語へ制御を渡すための処理を示し、WTはバッファ
記憶装置と主記憶装置との間のデータ置換処理が終了す
るまでの待ち処理を示している。
これら第1図〜第4図を用いて本発明の一実施例の動作
について説明する。
について説明する。
マイクロ命令語保持レジスタ4の機械語命令先取りマイ
クロ命令部4aに保持された機械語命令先取りマイクロ
命令の指示により、処理装置は機械語命令読出し要求を
バッファ記憶袋[7に対して行うとともに(第3図ステ
ップ21)(第4図のIFC)、機械語命令読出し要求
中であることを示すためにフェッチフラグ保持レジスタ
6に“1”をセットする。
クロ命令部4aに保持された機械語命令先取りマイクロ
命令の指示により、処理装置は機械語命令読出し要求を
バッファ記憶袋[7に対して行うとともに(第3図ステ
ップ21)(第4図のIFC)、機械語命令読出し要求
中であることを示すためにフェッチフラグ保持レジスタ
6に“1”をセットする。
バッファ記憶装置7は機械語命令読出し要求を受けると
、該当する機械語が存在するか否かを判断しく判断A)
(第3図ステップ22)、該当する機械語が存在しない
場合には、主記憶装置との間のデータ置換処理を開始す
るとともに、機械語命令先取りマイクロ命令保持レジス
タ5へミスヒツト通知信号109として“1°を出力す
る。
、該当する機械語が存在するか否かを判断しく判断A)
(第3図ステップ22)、該当する機械語が存在しない
場合には、主記憶装置との間のデータ置換処理を開始す
るとともに、機械語命令先取りマイクロ命令保持レジス
タ5へミスヒツト通知信号109として“1°を出力す
る。
このミスヒツト通知信号109により、機械語命令先取
りマイクロ命令保持レジスタ5へのデータの書込みがイ
ネーブルとなるので、機械語命令先取りマイクロ命令保
持レジスタ5ではマイクロ命令語保持レジスタ4の機械
語命令先取りマイクロ命令部4aからの機械語命令先取
りマイクロ命令を保持する(第3図ステップ23)。
りマイクロ命令保持レジスタ5へのデータの書込みがイ
ネーブルとなるので、機械語命令先取りマイクロ命令保
持レジスタ5ではマイクロ命令語保持レジスタ4の機械
語命令先取りマイクロ命令部4aからの機械語命令先取
りマイクロ命令を保持する(第3図ステップ23)。
尚、該当する機械語が存在する場合には、その機械語が
バッファ記憶装置7から読出され、機械語命令フェッチ
処理が終了する。
バッファ記憶装置7から読出され、機械語命令フェッチ
処理が終了する。
マイクロアドレス発生回路1は次サイクルに実行するマ
イクロ命令語のアドレスを発生して制御記憶装置2に供
給し、これにより制御記憶装置2から該当するマイクロ
命令語が読出されてマイクロ命令語保持レジスタ4に保
持される(第3図ステップ24)。
イクロ命令語のアドレスを発生して制御記憶装置2に供
給し、これにより制御記憶装置2から該当するマイクロ
命令語が読出されてマイクロ命令語保持レジスタ4に保
持される(第3図ステップ24)。
次サイクルになると、マイクロ命令語保持レジスタ4に
保持されたマイクロ命令語が実行され(第4図のEX、
) 、同時にマイクロアドレス発生回路1はこのサイク
ルの次のサイクルで実行スるマイクロ命令語のアドレス
を発生して制御記憶装置2に供給し、これにより制御記
憶装置2がら該当するマイクロ命令語が読出されてマイ
クロ命令語保持レジスタ4に保持される。
保持されたマイクロ命令語が実行され(第4図のEX、
) 、同時にマイクロアドレス発生回路1はこのサイク
ルの次のサイクルで実行スるマイクロ命令語のアドレス
を発生して制御記憶装置2に供給し、これにより制御記
憶装置2がら該当するマイクロ命令語が読出されてマイ
クロ命令語保持レジスタ4に保持される。
上述の処理動作が実行される各サイクル毎に、バッファ
記憶装置7ては主記憶装置との間のデータ置換処理が終
了したか否かが判断され(判断B)(第3図ステップ2
5)、そのデータ置換処理が終了するまで上述の処理動
作が縁り返し実行される(第4図のEX2〜EX6)。
記憶装置7ては主記憶装置との間のデータ置換処理が終
了したか否かが判断され(判断B)(第3図ステップ2
5)、そのデータ置換処理が終了するまで上述の処理動
作が縁り返し実行される(第4図のEX2〜EX6)。
この間、マルチプレクサ3は制御記憶装置2がらの機械
語命令先取りマイクロ命令102を選択しているが、E
X、〜EX6を行う各マイクロ命令語10Bに付加され
た機械語命令先取りマイクロ命令102はN Q P
(No 0peration)命令となっている。
語命令先取りマイクロ命令102を選択しているが、E
X、〜EX6を行う各マイクロ命令語10Bに付加され
た機械語命令先取りマイクロ命令102はN Q P
(No 0peration)命令となっている。
すなわち、本実施例ではEX、を行うマイクロ命令語1
03にIFCの機械語命令先取りマイクロ命令102が
付加されており、他のEX2〜EX6およびEOPを行
うマイクロ命令語の機械語命令先取りマイクロ命令10
2はNOP命令となっているので、EX、〜EX6が実
行されるときにはマルチプレクサ3で機械語命令先取り
マイクロ命令102が選択されても機械語命令先取りは
行われない。
03にIFCの機械語命令先取りマイクロ命令102が
付加されており、他のEX2〜EX6およびEOPを行
うマイクロ命令語の機械語命令先取りマイクロ命令10
2はNOP命令となっているので、EX、〜EX6が実
行されるときにはマルチプレクサ3で機械語命令先取り
マイクロ命令102が選択されても機械語命令先取りは
行われない。
バッファ記憶袋[7と主記憶装置との間のデータ置換処
理が終了すると、バッファ記憶装置7からアンドゲート
8にキャッシュレディ通知信号110として“1°が出
力されるので、アンドゲート8の出力信号111が“1
”となり、マルチプレクサ3で機械語命令先取りマイク
ロ命令保持レジスタ5からの機械語命令先取りマイクロ
命令107が選択され、これがマイクロ命令語保持レジ
スタ4の機械語命令先取りマイクロ命令部4aに保持さ
れる(第3図ステップ26)。
理が終了すると、バッファ記憶装置7からアンドゲート
8にキャッシュレディ通知信号110として“1°が出
力されるので、アンドゲート8の出力信号111が“1
”となり、マルチプレクサ3で機械語命令先取りマイク
ロ命令保持レジスタ5からの機械語命令先取りマイクロ
命令107が選択され、これがマイクロ命令語保持レジ
スタ4の機械語命令先取りマイクロ命令部4aに保持さ
れる(第3図ステップ26)。
このとき、マイクロ命令語保持レジスタ4のマイクロ命
令語部4bにはマイクロアドレス発生回路1からのアド
レス信号101により制御記憶装置2から読出されたマ
イクロ命令語か保持される。
令語部4bにはマイクロアドレス発生回路1からのアド
レス信号101により制御記憶装置2から読出されたマ
イクロ命令語か保持される。
これにより、次サイクルでは先に中断していた機械語命
令フェッチ処理の再実行(第4図のIF。 )と、論理
演算などの続きの処理(第4図のEX、)とが同時に行
われる(第3図ステップ27)。
令フェッチ処理の再実行(第4図のIF。 )と、論理
演算などの続きの処理(第4図のEX、)とが同時に行
われる(第3図ステップ27)。
機械語命令フェッチ処理の再実行により機械語命令読出
し要求が完了すると、機械語命令読出し要求中を示すフ
ェッチフラグ保持レジスタ6に“02がセットされ、機
械語命令フェッチ処理が完了する。
し要求が完了すると、機械語命令読出し要求中を示すフ
ェッチフラグ保持レジスタ6に“02がセットされ、機
械語命令フェッチ処理が完了する。
このように、バッファ記憶装置7に該当する機械語が格
納されていないとき、この機械語の先取りを行うための
機械語先取りマイクロ命令を機械語先取りマイクロ命令
保持レジスタ5に保持しておき、バッファ記憶装置7と
主記憶装置とのデータ置換処理が終了したときにこの機
械語先取りマイクロ命令保持レジスタ5に保持された機
械語先取りマイクロ命令を実行するようにすることによ
って、機械語命令フェッチステージと機械語実行ステー
ジとの独立性が高くなるので、機械語実行ステージでの
処理の中断時間を短縮することができ、処理速度を大幅
に向上させることができる。
納されていないとき、この機械語の先取りを行うための
機械語先取りマイクロ命令を機械語先取りマイクロ命令
保持レジスタ5に保持しておき、バッファ記憶装置7と
主記憶装置とのデータ置換処理が終了したときにこの機
械語先取りマイクロ命令保持レジスタ5に保持された機
械語先取りマイクロ命令を実行するようにすることによ
って、機械語命令フェッチステージと機械語実行ステー
ジとの独立性が高くなるので、機械語実行ステージでの
処理の中断時間を短縮することができ、処理速度を大幅
に向上させることができる。
発明の詳細
な説明したように本発明によれば、バッファ記憶装置に
先取りすべき機械語命令が格納されていないときにその
機械語命令の先取りを行うための機械語先取りマイクロ
命令を保持しておき、該機械語命令が主記憶装置からバ
ッファ記憶装置に転送されたときに保持された機械語先
取りマイクロ命令を実行するようにすることによって、
機械語命令フェッチステージと機械語実行ステージとの
独立性を高くし、機械語実行ステージでの処理の中断時
間を短縮することができ、処理速度を大幅に向上させる
二とができるという効果がある。
先取りすべき機械語命令が格納されていないときにその
機械語命令の先取りを行うための機械語先取りマイクロ
命令を保持しておき、該機械語命令が主記憶装置からバ
ッファ記憶装置に転送されたときに保持された機械語先
取りマイクロ命令を実行するようにすることによって、
機械語命令フェッチステージと機械語実行ステージとの
独立性を高くし、機械語実行ステージでの処理の中断時
間を短縮することができ、処理速度を大幅に向上させる
二とができるという効果がある。
第1図は本発明の一実施例の構成を示すブロック図、第
2図は本発明の一実施例によるバイブライン制御の構成
を示すブロック図、第3図は本発明の一実施例の処理動
作を示すフローチャート、第4図は本発明の一実施例の
タイムチャート、第5図は従来例のタイムチャートであ
る。 主要部分の符号の説明 1・・・・マイクロアドレス発生回路 2・・・・・制御記憶装置 3・・・・・マルチプレクサ 4・・・・・・マイクロ命令語保持レジスタ4a・・・
・・機械語先取りマイクロ命令部4b・・・・・マイク
ロ命令語部 5・・・・・機械語先取りマイクロ命令保持レジスタ 6・・・フェッチフラグ保持レジスタ 7・・・・バッファ2己憶装置 8・・・・アンドゲート
2図は本発明の一実施例によるバイブライン制御の構成
を示すブロック図、第3図は本発明の一実施例の処理動
作を示すフローチャート、第4図は本発明の一実施例の
タイムチャート、第5図は従来例のタイムチャートであ
る。 主要部分の符号の説明 1・・・・マイクロアドレス発生回路 2・・・・・制御記憶装置 3・・・・・マルチプレクサ 4・・・・・・マイクロ命令語保持レジスタ4a・・・
・・機械語先取りマイクロ命令部4b・・・・・マイク
ロ命令語部 5・・・・・機械語先取りマイクロ命令保持レジスタ 6・・・フェッチフラグ保持レジスタ 7・・・・バッファ2己憶装置 8・・・・アンドゲート
Claims (1)
- (1)バッファ記憶装置に格納された機械語命令の先取
りステージと、前記機械語命令の解読ステージと、前記
機械語命令により指定されたマイクロ命令の実行ステー
ジとを有するパイプライン方式の情報処理装置であって
、前記バッファ記憶装置に前記機械語命令が格納されて
いないとき、前記機械語命令の先取りを行うために前記
マイクロ命令に付加された機械語先取りマイクロ命令を
保持する保持手段と、前記保持手段に保持された前記機
械語先取りマイクロ命令により先取りされる前記機械語
命令の主記憶装置から前記バッファ記憶装置への転送が
終了したとき、前記保持手段に保持された前記機械語先
取りマイクロ命令を実行する手段とを設けたことを特徴
とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7271690A JPH03273336A (ja) | 1990-03-22 | 1990-03-22 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7271690A JPH03273336A (ja) | 1990-03-22 | 1990-03-22 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03273336A true JPH03273336A (ja) | 1991-12-04 |
Family
ID=13497356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7271690A Pending JPH03273336A (ja) | 1990-03-22 | 1990-03-22 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03273336A (ja) |
-
1990
- 1990-03-22 JP JP7271690A patent/JPH03273336A/ja active Pending
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