JPH03273336A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特にパイプライン方式の
情報処理装置の機械語命令フェッチ方式に関する。

従来技術 従来、この種の情報処理装置においては、主記憶装置に
対するアクセス時間を短縮するために、機械語命令を格
納するバッファ記憶装置が設けられている。

また、機械語命令の実行サイクル数を減少させるために
、機械語命令フェッチを行う先取りステジと、機械語命
令デコードを行う解読ステージと、機械語命令実行を行
う実行ステージとを有するパイプライン方式が採用され
ている。

第５図は従来例の動作を示すタイムチャートである。図
において、Ｉ　Ｆ　（Ｉｎｓｔｒｕｃｔｉｏｎ　Ｆｅｔ
ｃｈ　）は機械語命令フェッチステージにおける命令フ
ェッチ処理を示し、Ｄ　Ｅ　（Ｄｅｃｏｄｅ）は機械語
デコードステージにおける命令デコード処理を示し、０
Ｆ　（Ｏｐｅｒａｎｄ　Ｆｅｔｃｈ　）およびＥ　Ｘ　
（Ｅｘｅｃｕｔｉｏｎ　）は夫々機械語実行ステージに
おけるオペランドフェッチおよび論理演算等の処理を示
し、ＥＯＰ（Ｅｎｄ　ｏｆ　０ｐｅｒａｔｉｏｎ）は次
に実行すべき機械語へ制御を渡すための処理を示し、Ｗ
Ｔ　（Ｖａｎ）はバッファ記憶装置と主記憶装置との間
のデータ置換処理が終了するまでの待ち処理を示す。

機械語Ａの実行処理ＥＸ、には次の次に実行すべき機械
語Ｃの機械語命令フェッチ処理ｌＦＣも行うようマイク
ロプログラムされ、この２つの処理が同時に実行される
。

この機械語命令フェッチ処理ＩＦｃにおいて機械ｇ（が
バッファ記憶装置上に存在しないと、処理装置はマイク
ロプログラムをキヤ・ソシュミスヒット処理ルーチンヘ
ジャンブさせて機械語Ａの処理を中断し、バッファ記憶
装置と主記憶装置との間のデータ置換処理を開始する。

キャッシュミスヒツト処理ルーチンは）〈１．ファ記憶
装置と主記憶装置との間のデータ置換処理が終了するま
で、待ち処理ＷＴを行ってループする。

／・ソファ記憶装置と主記憶装置との間のデータ置換処
理か終了して！・ソファ記憶装置上に機械語命令フェッ
チ処理ＩＦｃの目的とする機械語Ｃが存在するようにな
ると、処理装置はキヤ・ソシュミスヒット処理ルーチン
を終了させ、中断していた機械語Ａの処理をキャソンユ
ミスヒ・ソトとなったときの実行処理ＥＸ、および機械
語命令フエ・ンチ処理ＩＦｏから再開する。

このような従来の情報処理装置では、機械語命令フェッ
チ処理ＩＦｃの目的とする機械語Ｃかノ（ソファ記憶装
置上に存在しない場合、バ・ソファ記憶装置と主記憶装
置との間のデータ置換処理が終了するまで、実行中の機
械語Ａの処理が中断されて待ち処理ＷＴか行われるので
、機械語命令フェッチステージとは独立な機械語実行ス
テージでもキャッシュミスヒツトによるマイクロ命令語
の再実行が強要され、機械語実行ステージでの処理を先
に進めることができず、無意味に処理が中断されるとい
う欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、機械語命令フエ、ソチステージと機械語
実行ステージとの独立性を高くし、機械語実行ステージ
での処理の中断時間を短縮することかでき、処理速度を
大幅に向上させることかできる情報処理装置の提供を目
的とする。

発明の構成 本発明による情報処理装置は、バッファ記憶装置に格納
された機械語命令の先取りステージと、前記機械語命令
の角イ読ステージと、前記機械語命令により指定された
マイクロ命令の実行ステージとを有するバイブライン方
式の情報処理装置であって、前記バッファ記憶装置に前
記機械語命令か格納されていないとき、前記機械語命令
の先取りを行うために前記マイクロ命令に付加された機
械語先取りマイクロ命令を保持する保持手段と、前記保
持手段に保持された前記機械語先取りマイクロ命令によ
り先取りされる前記機械語命令の主記憶装置から前記バ
ッファ記憶装置への転送が終了したとき、前記保持手段
に保持された前記機械語先取りマイクロ命令を実行する
下段とを設けたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、マイクロアドレス発生回路１は次マシ
ンサイクルに実行するマイクロ命令語のアドレスを発生
し、該アドレスをアドレス信号１０１として制御記憶装
置２に送出する。このアドレス信号１０１は通常「実行
中のマイクロアドレス＋１」である。

制御記憶装置２にはマイクロ命令語が格納されており、
マイクロアドレス発生回路１からのアドレス信号＋０１
により指定された機械語命令先取りマイクロ命令１．０
２をマルチプレクサ３に、マイクロ命令語１０３をマイ
クロ命令語保持レジスタ４のマイクロ命令語部４ｂに夫
々送出する。

マルチプレクサ３は制御記憶装置２からの機械語命令先
取りマイクロ命令１０２と機械語命令先取リマイクロ命
令保持レジスタ５からの機械語命令先取りマイクロ命令
１０７とのうち一方をアンドゲート８の出力信号１１１
に応じて選択し、該命令をマイクロ命令語保持レジスタ
４の機械語命令先取りマイクロ命令部４ａに送出する。

マイクロ命令語保持レジスタ４は実行中の機械語命令の
次の次に実行すべき機械語命令の機械語命令フェッチ処
理を行うための機械語命令先取りマイクロ命令（マイク
ロ命令語の１フイールド）を機械語命令先取りマイクロ
命令部４ａに、実行中のマイクロ命令語をマイクロ命令
語部４ｂに夫々格納しており、機械語命令先取りマイク
ロ命令部４ａの機械語命令先取りマイクロ命令１０５が
機械語命令先取りマイクロ命令保持レジスタ５およびバ
ッファ記憶装置７に、マイクロ命令語部４ｂのマイクロ
命令語１０Ｂが図示せぬ各処理装置に夫々送出される。

機械語命令先取りマイクロ命令保持レジスタ５では機械
語命令先取りマイクロ命令部４ａからの機械語命令先取
りマイクロ命令１０５をバッファ記憶袋Ｗ７からのミス
ヒツト通知信号１０９に応して保持し、この保持した機
械語命令先取りマイクロ命令１０７をマルチプレクサ３
に送出する。

フェッチフラグ保持レジスタ６には機械語命令フェッチ
処理による機械語命令読出し要求中のときにフェッチフ
ラグとして“１″かセットされ、そのフェッチフラグ信
号１０８をアンドゲート８に出力する。

バッファ記憶装置７には機械語命令が格納されており、
機械語命令先取りマイクロ命令部４ａからの機械語命令
先取りマイクロ命令１０５により指定される機械語命令
が存在しないときにミスヒツト通知信号１０９を機械語
命令先取りマイクロ命令保持レジスタ５に出力する。

このとき、その機械語命令先取りマイクロ命令１０５に
より指定される機械語命令は、バッファ記憶装置７と主
記憶装置（図示せず）との間のブタ置換処理により、主
記憶装置からバッファ記憶袋Ｗ７に格納される。

バッファ記憶装置７はこの主記憶装置との間のデータ置
換処理により主記憶装置からの機械語命令か格納される
と、キャッンユレディ通知信号ｌ［Ｏをアンドゲート８
に出力する。

アンドゲート８はフェッチフラグ保持レジスタ６からの
フェッチフラグ信号１０８とバッファ記憶装置７からの
キャッシュレディ通知信号１１０との論理積をとり、そ
の結果を出力信号ｌ１１としてマルチプレクサ３に出力
する。

第２図は本発明の一実施例によるパイプライン制御の構
成を示すブロック図である。図において、インストラク
ションレジスタ１０およびインストラクションカウンタ
１１には夫々実行中の機械語Ａおよびそのアドレスが格
納され、ネクストインストラクションレジスタ１２およ
びネクストインストラクションカウンタ１３には夫々次
に実行される機械語Ｂおよびそのアドレスか格納されて
いる。

インストラクションレジスタ１０に格納された機械語Ａ
が実行されているときに行われる機械語命令フェッチ処
理においては、フェッチインストラクションカウンタ１
５の値がアドレスとしてバッファ記憶装置７に供給され
、該アドレスによりバッファ記憶装置７から機械語Ｃが
読出されてフェッチインストラクションレジスタ１４に
格納される。

このとき、制御記憶装置２には選択器９て選択されたマ
イクロアドレス発生回路１からのアドレス信号ｌｏｔが
供給されている。

機械語Ａの実行が終了すると、機械語ＡのＥＯＰ命令に
よりネクストインストラクションレジスタ１２およびネ
クストインストラクションカウンタ１３のデータ、つま
り機械語Ｂおよびそのアドレスがインストラクションレ
ジスタ１０およびインストラクションカウンタ１１に夫
々保持される。

また、フェッチインストラクションレジスタ１４および
フェッチインストラクションカウンタ１５のデータ、つ
まり機械Ｈ（およびそのアドレスがネクストインストラ
クションレジスタ１２およびネクストインストラクショ
ンカウンタ１３に夫々保持される。

さらに、フェッチインストラクションレジスタ１４には
バッファ記憶袋Ｗ７からの機械語が、フェッチインスト
ラクションカウンタ１５には図示せぬインクリメント回
路からのアドレスが夫々保持される。

このとき同時に、選択器９ではこのＥＯＰ命令によりネ
クストインストラクションカウンタ１３の値が選択され
て制御記憶装置２に供給され、制御記憶装置２から機械
語Ｂの先頭のマイクロ命令語が読出され、機械語Ｂの実
行が開始される。

第３図は本発明の一実施例の処理動作を示すフローチャ
ートである。図において、判断Ａ（ステップ２２）は第
１図に示すマイクロ制御部の要求によりフェッチしよう
とした機械語がバッファ記憶袋Ｗ７上に存在するか否か
を判断するステップであり、判断Ｂ（ステップ２５）は
機械語先取り時のキャッシュミスヒツトに起因するバッ
ファ記憶装置７と主記憶装置との間のデータ置換処理が
終了したか否かを判断するステップである。

第４図は本発明の一実施例のタイムチャートである。図
において、ＩＦは機械語命令フェッチステージにおける
命令フェッチ処理を示し、ＤＥは機械語デコードステー
ジにおける命令デコード処理を示し、ＯＦおよびＥＸは
夫々機械語実行ステージにおけるオペランドフェッチお
よび論理演算等の処理を示し、ＥＯＰは次に実行すべき
機械語へ制御を渡すための処理を示し、ＷＴはバッファ
記憶装置と主記憶装置との間のデータ置換処理が終了す
るまでの待ち処理を示している。

これら第１図〜第４図を用いて本発明の一実施例の動作
について説明する。

マイクロ命令語保持レジスタ４の機械語命令先取りマイ
クロ命令部４ａに保持された機械語命令先取りマイクロ
命令の指示により、処理装置は機械語命令読出し要求を
バッファ記憶袋［７に対して行うとともに（第３図ステ
ップ２１）（第４図のＩＦＣ）、機械語命令読出し要求
中であることを示すためにフェッチフラグ保持レジスタ
６に“１”をセットする。

バッファ記憶装置７は機械語命令読出し要求を受けると
、該当する機械語が存在するか否かを判断しく判断Ａ）
（第３図ステップ２２）、該当する機械語が存在しない
場合には、主記憶装置との間のデータ置換処理を開始す
るとともに、機械語命令先取りマイクロ命令保持レジス
タ５へミスヒツト通知信号１０９として“１°を出力す
る。

このミスヒツト通知信号１０９により、機械語命令先取
りマイクロ命令保持レジスタ５へのデータの書込みがイ
ネーブルとなるので、機械語命令先取りマイクロ命令保
持レジスタ５ではマイクロ命令語保持レジスタ４の機械
語命令先取りマイクロ命令部４ａからの機械語命令先取
りマイクロ命令を保持する（第３図ステップ２３）。

尚、該当する機械語が存在する場合には、その機械語が
バッファ記憶装置７から読出され、機械語命令フェッチ
処理が終了する。

マイクロアドレス発生回路１は次サイクルに実行するマ
イクロ命令語のアドレスを発生して制御記憶装置２に供
給し、これにより制御記憶装置２から該当するマイクロ
命令語が読出されてマイクロ命令語保持レジスタ４に保
持される（第３図ステップ２４）。

次サイクルになると、マイクロ命令語保持レジスタ４に
保持されたマイクロ命令語が実行され（第４図のＥＸ、
）　、同時にマイクロアドレス発生回路１はこのサイク
ルの次のサイクルで実行スるマイクロ命令語のアドレス
を発生して制御記憶装置２に供給し、これにより制御記
憶装置２がら該当するマイクロ命令語が読出されてマイ
クロ命令語保持レジスタ４に保持される。

上述の処理動作が実行される各サイクル毎に、バッファ
記憶装置７ては主記憶装置との間のデータ置換処理が終
了したか否かが判断され（判断Ｂ）（第３図ステップ２
５）、そのデータ置換処理が終了するまで上述の処理動
作が縁り返し実行される（第４図のＥＸ２〜ＥＸ６）。

この間、マルチプレクサ３は制御記憶装置２がらの機械
語命令先取りマイクロ命令１０２を選択しているが、Ｅ
Ｘ、〜ＥＸ６を行う各マイクロ命令語１０Ｂに付加され
た機械語命令先取りマイクロ命令１０２はＮ　Ｑ　Ｐ　
（Ｎｏ　０ｐｅｒａｔｉｏｎ）命令となっている。

すなわち、本実施例ではＥＸ、を行うマイクロ命令語１
０３にＩＦＣの機械語命令先取りマイクロ命令１０２が
付加されており、他のＥＸ２〜ＥＸ６およびＥＯＰを行
うマイクロ命令語の機械語命令先取りマイクロ命令１０
２はＮＯＰ命令となっているので、ＥＸ、〜ＥＸ６が実
行されるときにはマルチプレクサ３で機械語命令先取り
マイクロ命令１０２が選択されても機械語命令先取りは
行われない。

バッファ記憶袋［７と主記憶装置との間のデータ置換処
理が終了すると、バッファ記憶装置７からアンドゲート
８にキャッシュレディ通知信号１１０として“１°が出
力されるので、アンドゲート８の出力信号１１１が“１
”となり、マルチプレクサ３で機械語命令先取りマイク
ロ命令保持レジスタ５からの機械語命令先取りマイクロ
命令１０７が選択され、これがマイクロ命令語保持レジ
スタ４の機械語命令先取りマイクロ命令部４ａに保持さ
れる（第３図ステップ２６）。

このとき、マイクロ命令語保持レジスタ４のマイクロ命
令語部４ｂにはマイクロアドレス発生回路１からのアド
レス信号１０１により制御記憶装置２から読出されたマ
イクロ命令語か保持される。

これにより、次サイクルでは先に中断していた機械語命
令フェッチ処理の再実行（第４図のＩＦ。　）と、論理
演算などの続きの処理（第４図のＥＸ、）とが同時に行
われる（第３図ステップ２７）。

機械語命令フェッチ処理の再実行により機械語命令読出
し要求が完了すると、機械語命令読出し要求中を示すフ
ェッチフラグ保持レジスタ６に“０２がセットされ、機
械語命令フェッチ処理が完了する。

このように、バッファ記憶装置７に該当する機械語が格
納されていないとき、この機械語の先取りを行うための
機械語先取りマイクロ命令を機械語先取りマイクロ命令
保持レジスタ５に保持しておき、バッファ記憶装置７と
主記憶装置とのデータ置換処理が終了したときにこの機
械語先取りマイクロ命令保持レジスタ５に保持された機
械語先取りマイクロ命令を実行するようにすることによ
って、機械語命令フェッチステージと機械語実行ステー
ジとの独立性が高くなるので、機械語実行ステージでの
処理の中断時間を短縮することができ、処理速度を大幅
に向上させることができる。

発明の詳細 な説明したように本発明によれば、バッファ記憶装置に
先取りすべき機械語命令が格納されていないときにその
機械語命令の先取りを行うための機械語先取りマイクロ
命令を保持しておき、該機械語命令が主記憶装置からバ
ッファ記憶装置に転送されたときに保持された機械語先
取りマイクロ命令を実行するようにすることによって、
機械語命令フェッチステージと機械語実行ステージとの
独立性を高くし、機械語実行ステージでの処理の中断時
間を短縮することができ、処理速度を大幅に向上させる
二とができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例によるバイブライン制御の構成
を示すブロック図、第３図は本発明の一実施例の処理動
作を示すフローチャート、第４図は本発明の一実施例の
タイムチャート、第５図は従来例のタイムチャートであ
る。 主要部分の符号の説明 １・・・・マイクロアドレス発生回路 ２・・・・・制御記憶装置 ３・・・・・マルチプレクサ ４・・・・・・マイクロ命令語保持レジスタ４ａ・・・
・・機械語先取りマイクロ命令部４ｂ・・・・・マイク
ロ命令語部 ５・・・・・機械語先取りマイクロ命令保持レジスタ ６・・・フェッチフラグ保持レジスタ ７・・・・バッファ２己憶装置 ８・・・・アンドゲート

Claims (1)

【特許請求の範囲】
1. （１）バッファ記憶装置に格納された機械語命令の先取
   りステージと、前記機械語命令の解読ステージと、前記
   機械語命令により指定されたマイクロ命令の実行ステー
   ジとを有するパイプライン方式の情報処理装置であって
   、前記バッファ記憶装置に前記機械語命令が格納されて
   いないとき、前記機械語命令の先取りを行うために前記
   マイクロ命令に付加された機械語先取りマイクロ命令を
   保持する保持手段と、前記保持手段に保持された前記機
   械語先取りマイクロ命令により先取りされる前記機械語
   命令の主記憶装置から前記バッファ記憶装置への転送が
   終了したとき、前記保持手段に保持された前記機械語先
   取りマイクロ命令を実行する手段とを設けたことを特徴
   とする情報処理装置。