JPS5897747A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS5897747A JPS5897747A JP19536181A JP19536181A JPS5897747A JP S5897747 A JPS5897747 A JP S5897747A JP 19536181 A JP19536181 A JP 19536181A JP 19536181 A JP19536181 A JP 19536181A JP S5897747 A JPS5897747 A JP S5897747A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- register
- control part
- stored
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御方式のデータ処理装置
において、特にマイクロ命令の更新を部分的に抑止して
２′以上のマシンサイクルタイムで１つの演算を実行可
能とするマイクロプログラム制御方式に関する。
において、特にマイクロ命令の更新を部分的に抑止して
２′以上のマシンサイクルタイムで１つの演算を実行可
能とするマイクロプログラム制御方式に関する。
従来のマイクロプログラム制御方式のデータ処理装置に
おいては、１つのマイクロ命令によって１種類の演算を
指定し、それぞれの種類の演算のうち最も時間の長いパ
スをクリティカルパスと称してマシンサイクルタイムを
決定していた。一方、命令処理時間の高速化を目ざして
並行処理が進んでくるにつれ、１つのマイクロ命令によ
って複数の演算を指し、それらの演算を同時に実行する
手法が用いられるようになってきているが、この場合に
おいても、通常は最も遅い演算パスによってマシンサイ
クルタイムを定めている。この為、実行時間の異なる複
数の演算、例えば加算と乗算を１つの命令で指定した場
合、加算の実行時間が乗算の実行時間にくらべて十分短
くても、そのマイクロ命令の実行時間は遅い方の乗算回
路の遅延時間によって定められてしまうという問題があ
った。
おいては、１つのマイクロ命令によって１種類の演算を
指定し、それぞれの種類の演算のうち最も時間の長いパ
スをクリティカルパスと称してマシンサイクルタイムを
決定していた。一方、命令処理時間の高速化を目ざして
並行処理が進んでくるにつれ、１つのマイクロ命令によ
って複数の演算を指し、それらの演算を同時に実行する
手法が用いられるようになってきているが、この場合に
おいても、通常は最も遅い演算パスによってマシンサイ
クルタイムを定めている。この為、実行時間の異なる複
数の演算、例えば加算と乗算を１つの命令で指定した場
合、加算の実行時間が乗算の実行時間にくらべて十分短
くても、そのマイクロ命令の実行時間は遅い方の乗算回
路の遅延時間によって定められてしまうという問題があ
った。
本発明の目的は、複数の演算の並行処理を１つのマイク
ロ命令で指定した場合に、各演算に対して最適なマシン
サイクルタイムを得ることのできるマイクロプログラム
制御方式を提供することにある。
ロ命令で指定した場合に、各演算に対して最適なマシン
サイクルタイムを得ることのできるマイクロプログラム
制御方式を提供することにある。
しかして、本発明はマイクロ命令を主制御部と１あるい
はそれ以上の副制御部に分け、読み出されたマイクロ命
令中、演算の種類によって副制御部の更新を抑止するこ
とにより、該副制御部に対応する演算を２マシンサイク
ルタイム以上用い”Ｃ実行することを特徴とするもので
ある。
はそれ以上の副制御部に分け、読み出されたマイクロ命
令中、演算の種類によって副制御部の更新を抑止するこ
とにより、該副制御部に対応する演算を２マシンサイク
ルタイム以上用い”Ｃ実行することを特徴とするもので
ある。
以下、本発明の一実施例につき図面を用いて詳細に説明
する。
する。
第１図は本発明の一実施例のブロック図である。
第１図において、アドレスレジスタ１は次に読み出すべ
きマイクロ命令のアドレスを保持するレジスタであり、
その内容はアドレス更新回路２によって更新される。制
御記憶装置３はマイクロ命令の主制御部が格納されるユ
ニット、制御記憶装置４はマイクｑ命令の副制御部が格
納されるユニットであり、アドレスレジスタ１の内容に
より両制御記１意装置３．４の該当アドレスのマイクロ
命令が同時に読み出される。マイクロ命令レジスタ５に
は制御記１意装置３から読み出されたマイクロ命令が保
持され、マイクロ命令更新回路７の制御にには制御記憶
装置４がら読み出されたマイクロ命令が保持され、マイ
クロ命令更新回路８の制御により更新されるが、該マイ
クロ命令レジスタ６のマイクロ命令には抑止どツ） １
０が含まれ、それを検出回路９が検出することにより、
マイクロ命令更新回路８を制御する。
きマイクロ命令のアドレスを保持するレジスタであり、
その内容はアドレス更新回路２によって更新される。制
御記憶装置３はマイクロ命令の主制御部が格納されるユ
ニット、制御記憶装置４はマイクｑ命令の副制御部が格
納されるユニットであり、アドレスレジスタ１の内容に
より両制御記１意装置３．４の該当アドレスのマイクロ
命令が同時に読み出される。マイクロ命令レジスタ５に
は制御記１意装置３から読み出されたマイクロ命令が保
持され、マイクロ命令更新回路７の制御にには制御記憶
装置４がら読み出されたマイクロ命令が保持され、マイ
クロ命令更新回路８の制御により更新されるが、該マイ
クロ命令レジスタ６のマイクロ命令には抑止どツ） １
０が含まれ、それを検出回路９が検出することにより、
マイクロ命令更新回路８を制御する。
こ＼で、マイクロ命令の主制御部は加減算回路の制御を
行い、副制御部は同時に実行できる乗算回路の制御を指
定するものとする。第２図は、その場合の第１図の動作
を説明するための図である。
行い、副制御部は同時に実行できる乗算回路の制御を指
定するものとする。第２図は、その場合の第１図の動作
を説明するための図である。
即ち、通常、乗算回路は加減算回路より演算の実行時間
が長いため、従来の方式で制御した場合には、データ処
理装置のマシンサイクルタイムは乗算回路の実行時間に
よって定められる。これに対し、本実施例においては、
副制御部のマイクロ命令１４で乗算（Ｍｌ）を指定する
と同時にその更新抑止ビットを有効−にし、主制御部の
マイクロ命令１３．１５で加算（Ｎ１／Ａ２）を２回実
行する間に乗算（Ｍｌ）を１回実行するものである。
が長いため、従来の方式で制御した場合には、データ処
理装置のマシンサイクルタイムは乗算回路の実行時間に
よって定められる。これに対し、本実施例においては、
副制御部のマイクロ命令１４で乗算（Ｍｌ）を指定する
と同時にその更新抑止ビットを有効−にし、主制御部の
マイクロ命令１３．１５で加算（Ｎ１／Ａ２）を２回実
行する間に乗算（Ｍｌ）を１回実行するものである。
次に、第２図によってマイクロ命令のステップ毎の動作
を説明する。アドレスレジスタ１のアドレスがｎの場合
、制御記憶装置３がらは主制御部のマイクロ命令１１が
読み出されてマイクロ命令レジスタ５に格納され、同時
に制御記１意装置４がらは副制御部のマイクロ命令１２
（その更新抑止ビット］０は“Ｏ″）が読み出されてマ
イクロ命令レジスタ６に格納され９、それぞれ並行に実
行される。次にアドレスレジスタ１のアドレスがｎ＋１
の場合は、主制御部のマイクロ命令１３がマイクロ命令
レジスタ５に格納されて加算（Ｎ１）が実行され、同時
にマイクロ命令レジスタ６には副制御部のマイクロ命令
１４（その更新抑止ビット１０は１”）が格納され°Ｃ
乗算（Ｍｌ）が実行される。次にアドレスレジスタ１の
アドレスがｎ＋２の場合、主制御部のマイクロ命令１５
はマイクロ命令レジスタ５に格納されて加算（Ｎ２）を
実行するが、副制御部は、前のマイクロ命令１４の更新
抑止ビット１０が“１”であるため、検出回路９、マイ
クロ命令更新回路８によりマイクロ命令レジスタ６の更
新が抑止され、引続いて乗算（Ｍｌ）が実行される。マ
イクロ命令１４の読出しから２マシンサイクルタイム経
過後、マイクロ命令更新回路８はマイクロ命令レジスタ
６の更新抑止を解除する。従って、次にアドレスレジス
タ１のアドレスがｎ＋３の場合は、主制御部のマイクロ
命令１７がマイクロ命令レジスタ５に格納されるのに並
行して、副制御部のマイクロ命令１８がマイクロ命令レ
ジスタ６に格納され、それぞれ所定の演算が実行される
。
を説明する。アドレスレジスタ１のアドレスがｎの場合
、制御記憶装置３がらは主制御部のマイクロ命令１１が
読み出されてマイクロ命令レジスタ５に格納され、同時
に制御記１意装置４がらは副制御部のマイクロ命令１２
（その更新抑止ビット］０は“Ｏ″）が読み出されてマ
イクロ命令レジスタ６に格納され９、それぞれ並行に実
行される。次にアドレスレジスタ１のアドレスがｎ＋１
の場合は、主制御部のマイクロ命令１３がマイクロ命令
レジスタ５に格納されて加算（Ｎ１）が実行され、同時
にマイクロ命令レジスタ６には副制御部のマイクロ命令
１４（その更新抑止ビット１０は１”）が格納され°Ｃ
乗算（Ｍｌ）が実行される。次にアドレスレジスタ１の
アドレスがｎ＋２の場合、主制御部のマイクロ命令１５
はマイクロ命令レジスタ５に格納されて加算（Ｎ２）を
実行するが、副制御部は、前のマイクロ命令１４の更新
抑止ビット１０が“１”であるため、検出回路９、マイ
クロ命令更新回路８によりマイクロ命令レジスタ６の更
新が抑止され、引続いて乗算（Ｍｌ）が実行される。マ
イクロ命令１４の読出しから２マシンサイクルタイム経
過後、マイクロ命令更新回路８はマイクロ命令レジスタ
６の更新抑止を解除する。従って、次にアドレスレジス
タ１のアドレスがｎ＋３の場合は、主制御部のマイクロ
命令１７がマイクロ命令レジスタ５に格納されるのに並
行して、副制御部のマイクロ命令１８がマイクロ命令レ
ジスタ６に格納され、それぞれ所定の演算が実行される
。
実施例では、副制御部のマイクロ命令に抑止ビットを設
けるとしたが、主制御部のマイクロ命令に抑止ビットを
設け、マイクロ命令更新回路７によりマイクロ命令レジ
スタ５の更新を制御するようにしてもよい。
けるとしたが、主制御部のマイクロ命令に抑止ビットを
設け、マイクロ命令更新回路７によりマイクロ命令レジ
スタ５の更新を制御するようにしてもよい。
以上の説明から明らかな如く、本発明によれば、次のよ
うな効果が期博される。
うな効果が期博される。
（１） 実行時間の長い演算を２以上のマシンサイク
ルタイムで演算している間に、実−行時間の短い演算を
複数、各マシンサイクルタイムで実行できるので、最も
長い演算時間に合わせ°Ｃデータ処理装置のマシンサイ
クルタイムを決める必要はない。
ルタイムで演算している間に、実−行時間の短い演算を
複数、各マシンサイクルタイムで実行できるので、最も
長い演算時間に合わせ°Ｃデータ処理装置のマシンサイ
クルタイムを決める必要はない。
＋２１７’−９処理装置のマシンサイクルタイムを長い
演算時間（１合わせる必要がないので、マシンサイクル
タイムを短縮できる。
演算時間（１合わせる必要がないので、マシンサイクル
タイムを短縮できる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するための図である。 １・・・アドレスレジスタ、２・・・アドレス更新回路
、３．４・・・制御記憶装置、５．６・・・マイクロ命
令レジスタ、７，８・・・マイクロ命令更新回路、９・
・・検出回路、１０・・・抑止ビット。 ゞ゛ｌ−：′ 第１図 第２図 Ｔ）−レス マイ７ｏＭνシヌタ５
ｚイアｏ４νｆｐ＞−ｘｙ Ｇｎ 口二二二］
１１ 二面１１２ｎｆ１［Ｄ丁＝＝１１３Ｅ丁［ト４
図の動作を説明するための図である。 １・・・アドレスレジスタ、２・・・アドレス更新回路
、３．４・・・制御記憶装置、５．６・・・マイクロ命
令レジスタ、７，８・・・マイクロ命令更新回路、９・
・・検出回路、１０・・・抑止ビット。 ゞ゛ｌ−：′ 第１図 第２図 Ｔ）−レス マイ７ｏＭνシヌタ５
ｚイアｏ４νｆｐ＞−ｘｙ Ｇｎ 口二二二］
１１ 二面１１２ｎｆ１［Ｄ丁＝＝１１３Ｅ丁［ト４
Claims (1)
- １、 マイクロ命令を主制御部と副制御部に分け、制御
記憶装置より主制御部のマイクロ命令と副制御部のマイ
クロ命令を同時的に読み出して並行に実行するマイクロ
プログラム制御方式において、前記主制御部あるいは副
制御部のマイクロ命令に抑止ビットを設け、前記抑止ビ
ットの有効を検出すると、該当マイクロ命令の更新を所
定マシンサイクルタイムの間′禁止することを特徴とす
るマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19536181A JPS5897747A (ja) | 1981-12-04 | 1981-12-04 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19536181A JPS5897747A (ja) | 1981-12-04 | 1981-12-04 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897747A true JPS5897747A (ja) | 1983-06-10 |
Family
ID=16339891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19536181A Pending JPS5897747A (ja) | 1981-12-04 | 1981-12-04 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897747A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168749A (ja) * | 1974-12-11 | 1976-06-14 | Fujitsu Ltd | |
| JPS52120641A (en) * | 1976-04-02 | 1977-10-11 | Fujitsu Ltd | Micro program control system |
| JPS5627452A (en) * | 1979-08-14 | 1981-03-17 | Toshiba Corp | Microprogram controller |
-
1981
- 1981-12-04 JP JP19536181A patent/JPS5897747A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168749A (ja) * | 1974-12-11 | 1976-06-14 | Fujitsu Ltd | |
| JPS52120641A (en) * | 1976-04-02 | 1977-10-11 | Fujitsu Ltd | Micro program control system |
| JPS5627452A (en) * | 1979-08-14 | 1981-03-17 | Toshiba Corp | Microprogram controller |
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