JPS59189451A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59189451A JPS59189451A JP6396183A JP6396183A JPS59189451A JP S59189451 A JPS59189451 A JP S59189451A JP 6396183 A JP6396183 A JP 6396183A JP 6396183 A JP6396183 A JP 6396183A JP S59189451 A JPS59189451 A JP S59189451A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- instructions
- processor
- executable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の対象
情報処理装置の制御方式に係シ特にデータ７０−マシン
における新規なる制御方式に関する。
における新規なる制御方式に関する。
（ｂ） 従来技術
一般に、データフローマシンは、各命令の全てのオペラ
ンドが利用可能に欧ったときに該命令の実行ができると
云う特徴がある。即ち論理的に先行する命令の実行が完
了し、着目する命令のオペランドがすべて求まった時点
でその命令の実行−７（可能状態となる０ 従って、命令の実行順序は記憶装置（以下ＭＭと云う）
上に置かれた命令の順序とは関係なくフ。
ンドが利用可能に欧ったときに該命令の実行ができると
云う特徴がある。即ち論理的に先行する命令の実行が完
了し、着目する命令のオペランドがすべて求まった時点
でその命令の実行−７（可能状態となる０ 従って、命令の実行順序は記憶装置（以下ＭＭと云う）
上に置かれた命令の順序とは関係なくフ。
ログラムカウンタは不要となる。
こ＼で例としてＭＩＴ（マサチー−セノツ工科大学）の
提唱するデータフローマシンの概略をみるト、通常デー
タフローマシンにおいては、命令とオペランドは一体と
なってＭＭ上に置かれている０具体的には命令はＯＰコ
ード、オペランド１゜オペランド２．デスティネーショ
ンとオペランド。
提唱するデータフローマシンの概略をみるト、通常デー
タフローマシンにおいては、命令とオペランドは一体と
なってＭＭ上に置かれている０具体的には命令はＯＰコ
ード、オペランド１゜オペランド２．デスティネーショ
ンとオペランド。
り
１．２に対応してトー〃ンと云うフラグの各部で構成さ
れている。論理的に先行する命令が完了し、その結果が
例えばオペランド１の部分に格納されると、オペランド
１に対応するトーシンが１″にセットされる。続いてオ
ペランド２に対しても先行する命令の実行結果が格納さ
れ、両オペランドク のトーｒｌンが′１“になると、この命令は実行可能と
なｐＭＭより読み出されて、実行され、実行結果がデス
ティネー／ヨン部で示される他の命令のク オペランド部にストアされ、対応するトーｌンがゝゝ１
”にセントされる。このようにして、各実行可り 能な命令の実行によって次々と他命令のトー’５７カＳ
ゝ１“にセットされ新しい実行可能命令が発生する。こ
れら実行可能命令を取り出すためにはり、ｉ Ｍをラウ
ンドフロビン方式によって０番地からＩＮ次サす −チし各命令毎に全オペランドのトーｔンがゝ１“にセ
ットされているか否かをチェックし実行可能命令を取シ
出したら再度該命令の取り出しが行わり れないようにそのトーｙン部を加“にしてやる必要がお
る。
れている。論理的に先行する命令が完了し、その結果が
例えばオペランド１の部分に格納されると、オペランド
１に対応するトーシンが１″にセットされる。続いてオ
ペランド２に対しても先行する命令の実行結果が格納さ
れ、両オペランドク のトーｒｌンが′１“になると、この命令は実行可能と
なｐＭＭより読み出されて、実行され、実行結果がデス
ティネー／ヨン部で示される他の命令のク オペランド部にストアされ、対応するトーｌンがゝゝ１
”にセントされる。このようにして、各実行可り 能な命令の実行によって次々と他命令のトー’５７カＳ
ゝ１“にセットされ新しい実行可能命令が発生する。こ
れら実行可能命令を取り出すためにはり、ｉ Ｍをラウ
ンドフロビン方式によって０番地からＩＮ次サす −チし各命令毎に全オペランドのトーｔンがゝ１“にセ
ットされているか否かをチェックし実行可能命令を取シ
出したら再度該命令の取り出しが行わり れないようにそのトーｙン部を加“にしてやる必要がお
る。
データフローマシンは上記のような動作態様を示すので
いくつかの問題を発生する。
いくつかの問題を発生する。
ｉ）ＭＭ上から実行可能状態の１．′ｖ令を取り出すの
にラウンドフロビン方式によって全ての番地をアクセス
してみる必要がありメモリアクセスの回数が増大する。
にラウンドフロビン方式によって全ての番地をアクセス
してみる必要がありメモリアクセスの回数が増大する。
１１）データ依存方式であるため動的アドレス変換機能
が採υ入れ難い。
が採υ入れ難い。
（Ｃ） 発明の目的
本発明の目的は従来のデータフローマシンの基本態様か
ら派生する問題点を無くするだめの新規な制御方式を提
供することにある。
ら派生する問題点を無くするだめの新規な制御方式を提
供することにある。
（ｄ） 発明の要点
本発明はＭＭ上の一部に実行可能状態となっている命令
のアドレスを連続的に格納するテーブルを設け、プロセ
ッサーには上記テーブルの７エツチ可能命令の先頭番地
を示す命令カウンタと最終番地の次の番地を示す命令番
地書き込みカウンタとを設け、プロセッサは該命令カウ
ンタの示す番地から順次上記テーブルを読み出し、テー
ブル内のアドレスに従って実行可能命令を取υ出し実行
する。命令カウンタは上記テーブルへのアクセス毎にカ
ウントアンプされ、命令番地書き込みカウンタと一致す
る迄上記実行可能命令の取り出しを続けるようにしたも
のである。
のアドレスを連続的に格納するテーブルを設け、プロセ
ッサーには上記テーブルの７エツチ可能命令の先頭番地
を示す命令カウンタと最終番地の次の番地を示す命令番
地書き込みカウンタとを設け、プロセッサは該命令カウ
ンタの示す番地から順次上記テーブルを読み出し、テー
ブル内のアドレスに従って実行可能命令を取υ出し実行
する。命令カウンタは上記テーブルへのアクセス毎にカ
ウントアンプされ、命令番地書き込みカウンタと一致す
る迄上記実行可能命令の取り出しを続けるようにしたも
のである。
（ｅ） 発明の実施例
以下図面に従って本発明の詳細な説明する。
第１図は本発明を適用した情報処理装置を構成する主記
憶装置の記憶内容の内、本発明に関連する部分を示した
もので１が主記憶装置、２が命令アドレステーブル（以
下ＩＡＴと云う）の一部で（ＩＡＴ−１）実行可能状態
となった命令のアドレスをα番地から連続的に格納した
状態を示している。ＩＡＴの夫々をＩＡＴエントリーと
呼び、夫々２Ａ、２Ｂで構成される。２人はジャ／グツ
ラグ命令長、畳の各種フラグを示し、２Ｂは実行可能命
令のアドレスを示している。フラグ２人の中で２０がジ
ャンプフラグでこ＼ではゝゝ１”となっていて、この場
合２人のアドレスβは他のＩＡＴエン） ｌ）−の２Ｂ
が実行可能命令のアドレスを示すのと異なり他のＩＡＴ
の先頭帯地を示すよう構成する。３がその命令アドレス
テーブル（ＩＡＴ−２）であってβ番地から実行可能命
令のアドレスを連続的に格納しその最終アドレスがγ番
地と彦っていることを示している。このＩＡＴの３Ａ、
３Ｂは夫々ＩＡＴ２の２Ａ、２Ｂと同じものである。こ
のようにジャンプフラグ２Ｃを用いることによって主記
憶装置内に分級して１つの命令アドレステーブルを構成
することができる。
憶装置の記憶内容の内、本発明に関連する部分を示した
もので１が主記憶装置、２が命令アドレステーブル（以
下ＩＡＴと云う）の一部で（ＩＡＴ−１）実行可能状態
となった命令のアドレスをα番地から連続的に格納した
状態を示している。ＩＡＴの夫々をＩＡＴエントリーと
呼び、夫々２Ａ、２Ｂで構成される。２人はジャ／グツ
ラグ命令長、畳の各種フラグを示し、２Ｂは実行可能命
令のアドレスを示している。フラグ２人の中で２０がジ
ャンプフラグでこ＼ではゝゝ１”となっていて、この場
合２人のアドレスβは他のＩＡＴエン） ｌ）−の２Ｂ
が実行可能命令のアドレスを示すのと異なり他のＩＡＴ
の先頭帯地を示すよう構成する。３がその命令アドレス
テーブル（ＩＡＴ−２）であってβ番地から実行可能命
令のアドレスを連続的に格納しその最終アドレスがγ番
地と彦っていることを示している。このＩＡＴの３Ａ、
３Ｂは夫々ＩＡＴ２の２Ａ、２Ｂと同じものである。こ
のようにジャンプフラグ２Ｃを用いることによって主記
憶装置内に分級して１つの命令アドレステーブルを構成
することができる。
４．５が実行可能状態にある命令ａ、ｂでオベレーンヨ
ンコード（以下ＯＰコードと云う）４Ａ。
ンコード（以下ＯＰコードと云う）４Ａ。
り
５Ａ、）−ｆｊンビノトを含む各種フラグ４Ｂ、５Ｂ。
演算に必要々データ１ 、２，４Ｃ，５Ｃと４Ｄ、５Ｄ
及び実行結果格納アドレス４．Ｅ、５Ｂを持っている。
及び実行結果格納アドレス４．Ｅ、５Ｂを持っている。
実行結果格納アドレスは複数の場合もある。
第２図は本発明を実施した情報処理装置の内、本発明に
関連した部分のみをブロック図で示したものである。こ
＼で１は第１図で示した主記憶装置、６かプロセッサ一
部である。６Ａは命令カウンタ（以下Ｃと云う）であっ
て第１図のＩＡＴ２の現在フェッチ可能なエントリーの
アドレスを示しているＩＡＴエントリーを読み出す毎に
カウントアンプされるよう動作する。６Ｂは命令アドレ
ス書込みカウンタ（以下ＩＷＣと云う）であって主記憶
装置内に置かれている成る命令が実行可能状態になって
ＩＡＴ２又は３に該命令のアドレス及びフラッグがプロ
セッサ６によってストアされる毎にストアアドレス＋１
がセントされるように制御される。６ＣはＩＣ６ＡとＩ
ＷＣ６Ｂとの照合回路であって、不一致であるとプロセ
ッサー６が実行できる命令があることになシプロセノ丈
−６の起動信号Ｔを送出する。このＴ信号がある間プロ
セッサー６は次々にＩＣ６Ａの示すＩＡＴエントリーを
読み出しエントリー内のアドレスに行って実行可能状態
の命令をアクセスし、読み出した命令の実行を行い、工
０６Ａの値がＩＷ０６Ｂの値と一致してＴ信号が無くな
る迄続けられる。６Ｄがこれらの制御を司る制御部であ
る。
関連した部分のみをブロック図で示したものである。こ
＼で１は第１図で示した主記憶装置、６かプロセッサ一
部である。６Ａは命令カウンタ（以下Ｃと云う）であっ
て第１図のＩＡＴ２の現在フェッチ可能なエントリーの
アドレスを示しているＩＡＴエントリーを読み出す毎に
カウントアンプされるよう動作する。６Ｂは命令アドレ
ス書込みカウンタ（以下ＩＷＣと云う）であって主記憶
装置内に置かれている成る命令が実行可能状態になって
ＩＡＴ２又は３に該命令のアドレス及びフラッグがプロ
セッサ６によってストアされる毎にストアアドレス＋１
がセントされるように制御される。６ＣはＩＣ６ＡとＩ
ＷＣ６Ｂとの照合回路であって、不一致であるとプロセ
ッサー６が実行できる命令があることになシプロセノ丈
−６の起動信号Ｔを送出する。このＴ信号がある間プロ
セッサー６は次々にＩＣ６Ａの示すＩＡＴエントリーを
読み出しエントリー内のアドレスに行って実行可能状態
の命令をアクセスし、読み出した命令の実行を行い、工
０６Ａの値がＩＷ０６Ｂの値と一致してＴ信号が無くな
る迄続けられる。６Ｄがこれらの制御を司る制御部であ
る。
図１，２を参照し力から本発明を実施した場合のデータ
フローマシンの命令実行動作を説明する。
フローマシンの命令実行動作を説明する。
今ＩＣ６Ａはα番地を示しておりＩＷＣ６Ｂがγ＋１番
地であるとするとＩＣ６ＡとＩＷＣ６Ｂが不一致である
のでその不一致信号Ｔによってプロセッサー６が起動さ
れ、ＩＣ６Ａの示すα番地よ）ＩＡＴ２がフェッチされ
、α番地のＩＡＴエントリが読み出され同時にＩＣ６Ａ
はカウントアツプされる。次に該エントリー内のアドレ
ス２Ｂとフラグ２人が示す命令長に従ってＡ番地にある
命令ａ４が読み出される。
地であるとするとＩＣ６ＡとＩＷＣ６Ｂが不一致である
のでその不一致信号Ｔによってプロセッサー６が起動さ
れ、ＩＣ６Ａの示すα番地よ）ＩＡＴ２がフェッチされ
、α番地のＩＡＴエントリが読み出され同時にＩＣ６Ａ
はカウントアツプされる。次に該エントリー内のアドレ
ス２Ｂとフラグ２人が示す命令長に従ってＡ番地にある
命令ａ４が読み出される。
読み出された命令ａ４はＯＰコード４Ａに従って演算さ
れその結果が演算結果格納アドレス４Ｅの示す他の命令
のオペランド番地にストアされそのオペランドデータに
対応するトーワンビットが１１″にセットされ、該命令
が実行可能（例えばすク ベてのトー〃ンピノトが１１”になっている状態）にな
っているか否かがチェックされる。若し該命り 令の全てのオペランドのトー〃ンピノトがゝ１“であれ
ば該命令は実行可能と判断でれ、その時のＩＷ０６Ｂが
示す番地のＩＡＴエントリー３Ａ、 ３Ｂに夫々該命令
に関連するフラング、主記憶装置内のアドレスがストア
され同時にＩＷ０６Ｂはカウントアツプされる。以下同
じようにしてＩＣ６Ａの示す３番地が順次フェッチされ
対応するＩＡＴエントリーが読み出され、該エントリー
内のアドレスの命令がフェッチされ実行され、その結果
が他の命令り のオペランドにストアされ対応するトー〃ンビノトが１
１“にセットされる。これら一連の動作がＩＣ６Ａの値
がＩＷＣ６Ｂの値と一致する迄続けられる０ ＩＣ６Ａの値がＩＷ０６Ｂの値と一致したと云うことは
その時点で主記憶装置内に実行可能命令が無くガっだこ
とを示しプロセンサーの命令実行動作は終了する。
れその結果が演算結果格納アドレス４Ｅの示す他の命令
のオペランド番地にストアされそのオペランドデータに
対応するトーワンビットが１１″にセットされ、該命令
が実行可能（例えばすク ベてのトー〃ンピノトが１１”になっている状態）にな
っているか否かがチェックされる。若し該命り 令の全てのオペランドのトー〃ンピノトがゝ１“であれ
ば該命令は実行可能と判断でれ、その時のＩＷ０６Ｂが
示す番地のＩＡＴエントリー３Ａ、 ３Ｂに夫々該命令
に関連するフラング、主記憶装置内のアドレスがストア
され同時にＩＷ０６Ｂはカウントアツプされる。以下同
じようにしてＩＣ６Ａの示す３番地が順次フェッチされ
対応するＩＡＴエントリーが読み出され、該エントリー
内のアドレスの命令がフェッチされ実行され、その結果
が他の命令り のオペランドにストアされ対応するトー〃ンビノトが１
１“にセットされる。これら一連の動作がＩＣ６Ａの値
がＩＷＣ６Ｂの値と一致する迄続けられる０ ＩＣ６Ａの値がＩＷ０６Ｂの値と一致したと云うことは
その時点で主記憶装置内に実行可能命令が無くガっだこ
とを示しプロセンサーの命令実行動作は終了する。
本発明によるデータフローマシンは命令カウンタ（ＩＣ
） ６が示す番地に格納されているＩＡＴエントリーを
読み出すことによって命令の実行順序が決る特徴がある
。従ってＩＣ６の内容を命令の実行結果、割込み信号等
によって変更することにより命令の実行順序即ちプログ
ラムを変更する（プログラムスイッチと云う）ことがで
きる。
） ６が示す番地に格納されているＩＡＴエントリーを
読み出すことによって命令の実行順序が決る特徴がある
。従ってＩＣ６の内容を命令の実行結果、割込み信号等
によって変更することにより命令の実行順序即ちプログ
ラムを変更する（プログラムスイッチと云う）ことがで
きる。
この場合ｉＣ６が示す命令アドレステーブル２゜３を複
数個設けることによシ夫々の命令アドレステーブル間の
プログラムスイッチも実行可能である。
数個設けることによシ夫々の命令アドレステーブル間の
プログラムスイッチも実行可能である。
（１１） 発明の効果
本発明によれば、データフロー型計鼻機シスデムにおい
て、主記憶装置内に、ある命令を実行した結果実行可能
状態となった命令のアドレス群をテーブルとして持ち、
それを計算機システム内のプロセンサーに設けた命令ア
ドレスカウンタの内容に従って順次フェッチできるよう
に構成しているので次のような効果がある。
て、主記憶装置内に、ある命令を実行した結果実行可能
状態となった命令のアドレス群をテーブルとして持ち、
それを計算機システム内のプロセンサーに設けた命令ア
ドレスカウンタの内容に従って順次フェッチできるよう
に構成しているので次のような効果がある。
１ 従来の概念のデータフローマシンに必要であったラ
ウントロピン方式によるメモリサーチが不要である。
ウントロピン方式によるメモリサーチが不要である。
本発明の場合、１つの実行可能な命令に対応してメモリ
アクセスは命令アドレステーブルへのライト／リードの
２回増加することになるがラウントロピン方式で３命令
に１命令以上に実行可能命令が見つからなければ、全体
としてのメモリアクセス回数は少くなる。
アクセスは命令アドレステーブルへのライト／リードの
２回増加することになるがラウントロピン方式で３命令
に１命令以上に実行可能命令が見つからなければ、全体
としてのメモリアクセス回数は少くなる。
２、 ラウントロピン方式では主記憶装置から外部。
記憶装置（図示せず）へロールアウトしたメモリ空間の
実行可能状態Ｋｈる命令のサーチは必ずロールインしな
ければならないが本方式では命令実行時に必要なデータ
のみをロールインしておくだけで良い。
実行可能状態Ｋｈる命令のサーチは必ずロールインしな
ければならないが本方式では命令実行時に必要なデータ
のみをロールインしておくだけで良い。
第１図は本発明を実施した情報処理装置の主記憶装置ろ
１の記憶データの白木発明に関連したデータ配置を示し
た図、第２図は本発明を実施したイに報処理装企の四本
発明に関連する部分のみをブロック図で示したものであ
る。 図に訃いて２１、っ１，１は主記憶装置ｋ、２，３は命
令アドレステープ＞Ｌ４４．５は命令可能命令のフォー
１１ マント、６Ａは命令アドレスカウンタ、６Ｂは命令アド
レス書込みカウンタを示す。 ＄１１凹 ２９２− 皐２７
１の記憶データの白木発明に関連したデータ配置を示し
た図、第２図は本発明を実施したイに報処理装企の四本
発明に関連する部分のみをブロック図で示したものであ
る。 図に訃いて２１、っ１，１は主記憶装置ｋ、２，３は命
令アドレステープ＞Ｌ４４．５は命令可能命令のフォー
１１ マント、６Ａは命令アドレスカウンタ、６Ｂは命令アド
レス書込みカウンタを示す。 ＄１１凹 ２９２− 皐２７
Claims (2)
- （１）必要とするオペランドが利用可能となることによ
って各命令の実行が可能とされる計算機システムにおい
て、実行可能状態となった命令のアドレスをテーブルと
してメモリに格納する手段と上記テーブルの記憶領域内
で現在フェッチできるアドレスを指す手段及び上記記憶
領域内に実行可能命令があるかどうかを知る手段とを持
つことを特徴とする情報処理装置。 - （２）上記テーブルのアドレス情報と共に特定のフラグ
を持ち、該フラグがＯＮの場合該実行可能状態の命令の
アドレスは上記テーブルのアドレスが示す別領域のアド
レスに格納されるようにしたことを％徴とする（１）項
記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6396183A JPS59189451A (ja) | 1983-04-12 | 1983-04-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6396183A JPS59189451A (ja) | 1983-04-12 | 1983-04-12 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59189451A true JPS59189451A (ja) | 1984-10-27 |
Family
ID=13244409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6396183A Pending JPS59189451A (ja) | 1983-04-12 | 1983-04-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200143360A (ko) | 2018-04-16 | 2020-12-23 | 턴타이드 테크놀로지스 인크. | 소음 및 진동이 감소된 스위치드 릴럭턴스 기계 |
-
1983
- 1983-04-12 JP JP6396183A patent/JPS59189451A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200143360A (ko) | 2018-04-16 | 2020-12-23 | 턴타이드 테크놀로지스 인크. | 소음 및 진동이 감소된 스위치드 릴럭턴스 기계 |
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