JPH04155525A - 命令実行制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 キャッシュメモリと命令バッフアをもつ情報処理装置に
おいて、命令フェッチ時にキャッシュメモリへのムーブ
インが必要となる場合の命令の早期実行を可能にする命
令実行制御方式に関し。

命令フェッチのムーブイン時にメモリアクセスバス幅の
バイト境界を越える命令を読み込む際。

各命令部分をバイパス経由で命令バンファに分割転送す
る過程で命令を早期に実行可能にすることを目的とし。

主記憶装置からキャッシュメモリへのデータの読み込み
を必要とする命令フェッチで、フェッチしたい命令が、
Ｎをメモリアクセスバスの幅としたときＮバイト境界を
越えて読み込まれる場合に。

主記憶装置の内容の一部がキャッシュメモリへ読み出さ
れるのと同時に命令の開始を行うだけのデータが命令バ
ッファに格納されたことを保障する信号を発生する回路
を設け、その保障信号により主記憶装置からキャッシュ
メモリへのデータの読み込みが完了する前に命令の実行
を開始するように構成した。

〔産業上の利用分野〕

本発明は、キャッシュメモリと命令バッファをもつ情報
処理装置において、命令フエｙチ時にキャッシュメモリ
へのムーブインが必要となる場合の命令の早期実行を可
能にする命令実行制御方式命令フェッチにおいてキャッ
シュメモリに必要とするデータが存在しなかった場合、
主記憶装置から必要なデータをキャッシュメモリに読み
込むムーブイン（ｓｏνｅ　ｉｎ）処理が行われる。こ
のムーブインのデータ転送に使用されるムーブイン・デ
ータレジスタから命令バッファへのバイパスが可能なた
め、命令がメモリアクセスバス幅のＮハイドに区切られ
て命令バッファに格納される。そして、フェッチデータ
の格納を保障する信号がキャッシュメモリ制御部から送
られてくれば命令フェッチは終了する。

しかし主記憶装置からキャンシュメモリへデータを読み
込む際にＮバイト境界を越える読み出しを行う時、命令
バッファに格納されたデータがＮバイト完全でなくても
パイプラインに投入可能な場合がある。本発明は投入出
来る命令が格納され次第、パイプラインに投入という制
御を行う事で命令処理の高速化を図るものである。

〔従来の技術〕

第６図は、従来の情報処理装置における命令取り出し機
構を示したものである。

第６図において。

ｌは、主記憶装置ＭＳＵである。

２は、主記憶制御装置ＭＣＵである。

３は、中央処理装置ＣＰＵである。

４は、記憶制御部ＳＵである。

５は、命令制御部ＩＵである。

６は、バイブライン制御部である。

７は、キャッシュメモリ制御部ＣＴＲＬである。

８は、アドレス入力レジスタＡＤＲ３である。

９は、ムーブイン・データレジスタＭＩＤＲである。

１０は、命令キャッシュメモリＩ　Ｆ−ＣＨＥである。

１１は、セレクタＳＥＬである。　　・１２は、命令バ
ッファである。

１３は、命令ワードレジスタｒＷＲである。

１４は、バイパスである。

ここに図示された装置の例では、ＭＳＵＩのワードサイ
ズは６４バイトであり、メモリアクセスバス幅は８バイ
トであるとする。そのため、ＭＩＤＲ９およびＩＷＲ１
３のデータ幅も８バイトであり、ＭＳＵＩから１ワード
のデータをＩ　Ｆ−ＣＨＥＩＯに読み込むためには、８
バイト転送が８回必要となる。ただしＩ　Ｆ−ＣＨＥｌ
　０では１６バイトストアが４回行われる。

動作を説明すると。

１０５は、命令フェッチ実行アドレスをＳＯ２に送出し
、命令フェッチの起動をかける。ＳＯ２では、命令フェ
ッチ実行アドレスをアドレス人力レジスタＡＤＲ５＆へ
受は取ると、ＣＴＲＬ７に渡し、ＣＴＲＬ７はそのアド
レスを実アドレスに変換してＩ　Ｆ−ＣＨＥｌ　０から
命令を読み出し。

ＩＵ５の命令バッファ１２のＩＷＲ１３に書き込む、し
かしＩ　Ｆ−ＣＨＥ　１０に読み出したいアドレスの命
令が存在しない場合には、ＣＴＲＬ７はＭｅＯ２に対し
てリクエストを送り、ＭｅＯ２はＭＳＵＩから必要なデ
ータを読み出してＩ　Ｆ−ＣＨＥに送るムーブイン制御
が行われる。

このときＭＣＵ２からＭＩＤＲ９へは前述したように８
ハイド転送を８回繰り返してデータが送られ、またＩ　
Ｆ−ＣＨＥｌ　０には１６バイトストアを４回繰り返し
てデータが読み込まれる。

このように、ムーブインによりＩＦ−ＣＨＥＩＯに必要
なデータが読み込まれてからＩＷＲ１３に命令を読み出
すまでに時間がかかるため、ＭＩＤＲ９からＩＷＲ１３
の間にＩ　Ｆ−ＣＨＥ　１０と並行するバイパスＩ４を
設け、必要な命令を直接ＩＷＲ１３に転送できるように
している。

ところで、命令の形式には、２ハイド長のＲＲ形式、４
ハイド長のＲＸおよびＲ３形式、６ハイト長のＳＳ形式
などがあり、８バイト幅の転送データからこれらの可変
長の命令を切り出すため。

ＳＵのＣＴＲＬ７から出力されるＩＷＲクロンクツクー
ブル信号ＩＷＲＣＥ〜０１．ＩＷＲＣＥ　　２３．ＩＷ
ＲＣＥ　　４５．ＩＷＲＣＥ−６７を用いてＩＷＲ１３
への命令書き込み制御が行われる。ＩＷＲクロックイネ
ーブル信号は次のような組み合わせで供給される。

ＩＷＲ−ＣＥ 命令は、全体が完全な形でＩＷＲ１３に格納された時点
でＳＵからＩＵに命令フェッチ・ストアバリッド信号Ｉ
　Ｆ−３ＴＶが送られ、命令フェッチの完了が保障され
て、命令がＩＷＲ１３からパイプライン制御部６へ投入
される。

第７図（ａ）、　（ｂ）は９通常の命令フェッチが行わ
れる場合のＳＵとＩＵの従来方式によるパイプラインの
説明図である。

ＳＵのパイプライン（ａ）において、Ｐは命令フェッチ
要求のプライオリティをとるステート　ＴはＴＬＢによ
るアドレス変換と命令キャッシュＩＦ−ＣＨＥのタグＴ
ＡＧ参照を行うステート、ＢはＩ　Ｆ−ＣＨＥのアクセ
スを行うステート　Ｒはアクセス結果を返すステートで
ある。

またＩＵのパイプライン（ｂ）では、ＩＡは命令アドレ
スの演算サイクル、ＩＴは命令アドレスの変換ステート
、ＩＢは命令バンファのアクセスステーｌ−，Ｄは命令
のデコードステートであり、以下命令の実行のための各
ステートが続く。

ＩＵ５では、命令フェッチアドレスをＳＵに送出し、命
令フェッチリクエスト・バリッド信号■Ｆ　　ＲＥＱ　
　ＶＡＬを上げる。

ＳＵでは２命令フエツチアドレスを受は取ると。

プライオリティをとり、アドレスを変換して、■Ｆ−Ｃ
ＨＥから命令を読み出し、さらにＩＷＲ−ＣＥを出力し
て、ＴＵのＩＷＲに格納する。ＳＵはその後、命令フェ
ッチの完了を示す信号ＩＦ−３ＴＶをＩＵに送出する。

ＳＵのＩ　Ｐ−ＣＨＥに要求された命令がない場合には
、ＳＵはＩＵにビジー信号ＳＵ　　ＢＵＳＹを送り（図
示省略）、ムーブイン処理を開始する。

ムーブイン処理では、第８図に示すように、６４バイト
のデータは、メモリアクセスバス幅の８バイトずつ８回
で転送され、第６図のＭＩＤＲ９から）ＷＲ１３へバイ
パスを経由して命令が読み出されるが、１つの命令が８
バイト境界を越えて存在して、２回の８バイト転送で読
み出しが完了する場合がある。第９図は、そのようなム
ーブイン動作において８バイト境界を越える命令の読み
出しが行われる場合の従来装置のパイプラインのフロー
を示す。

第９図において、　（ａ）、　（ｂ）はそれぞれＳＵの
命令フエ”）チパイプラインにおける８バイト境界を越
える命令フェッチの第１回目の８バイトバイパス（■Ｂ
ＹＰＡＳＳ−１ｓｔ）と第２回目の８バイトバイパス（
■ＢＹＰＡＳＳ−２ｎｄ）が行われるフローを示す。ま
た（Ｃ）、　（ｄ）、　（ｅ）はそれぞれ命令キャッシ
ュＩＦ−ＣＨＥのストアパイプラインにおけるフローを
示す。そして（ｆ）はＩＵのパイプラインのフローであ
る。

動作を説明すると、（ａ）の■ＢＹＰＡＳＳ−１ｓｔの
フローのＴサイクル、すなわち対応する（Ｃ）のストア
フローのＰサイクルで８バイト境界を越える命令（０≦
命令長く８）の前半部分がＭＩＤＲに格納され、続＜（
ａ）のフローのＢサイクル（（Ｃ）のドアフローのＷサ
イクル）でＩ　Ｆ−ＣＨＥのバ。

パスを選択して、Ｒサイクル（（Ｃ）のフローのＳ＠イ
クル）で命令の前半部分をＭＩＤＲから読みとし、バイ
パスを経由してＩＷＲに格納する。

同様にして、命令の後半部分は（ｂ）と（ｄｌのフロー
によりＩＷＲに格納され、８バイト境界を越え罎命令が
ＪＷＲ中で完成する。このとき（ロ）のフローのＲサイ
クルで、ＩＷＲへの命令の格納が完了こたことを保障す
る信号ＩＦ−３ＴＶがＳＵからＩＵへ送られ、命令フェ
ッチが終了する。

［発明が解決しようとする課題〕 主記憶装置からキャッシュメモリへのムーブインを必要
とする命令フェッチにおいて、メモリアクセスバス幅の
データ転送境界を越えた命令をＭＩＤＲからＴＷＲへバ
イパスする際、従来の方式では、ＩＷＲへの複数回のデ
ータ転送によって命令が完成されるまでは、命令の格納
完了を保障する信号Ｉ　Ｆ−３ＴＶが発生されず、命令
をパイプ入　　　ラインに投入することができなかった
。

イ　　　　しかし実際上は、たとえば６バイト長のＳＳ
形ｔ　　　式では、後の２ハイド部分が第２オペランド
情報Ｂ　　　であるため、前の４ハイドの部分があれば
命令をパイプラインに投入し、命令実行処理の最初の過
程を開始させることが可能であった。

本発明は、命令フェッチのムーブイン時にメモリアクセ
スバス幅のハイド境界を越える命令を読み込む際、境界
の前後の命令部分をバイパス経由で命令バッファに分割
転送する途中で命令を早期に投入可能にすることを目的
としている。

〔課題を解決するための手段〕

本発明は、命令フェッチに伴うキャッシュへのムーブイ
ン動作において、メモリアクセスバス幅境界にまたがる
命令をバイパス経由で前半部分を転送した段階でも命令
形式によってはパイプラインへの投入を実行可能にする
ものである。

第１図は本発明の原理的構成図である。

図において。

１は、主記憶装置ＭＳＵである。

２は５主記憶制御装置ＭＣＵである。

３は、中央処理装置ＣＰＵである。

６は、パイプライン制御部である。

７は、キャッシュメモリ制御部ＣＴＲＬであるｌＯは、
命令キャッシュメモリＩ　Ｆ−ＣＨＥである。

１１は、セレクタＳＥＬである。

１２は、命令バッファである。

１４は、バイパスである。

Ｉ５は、命令投入制御回路である。

Ｐ　Ｉ　Ｆ−３ＴＶは３部分命令フェッチ・ストアバリ
ッド信号である。

Ｉ　Ｆ−ＳＴＶは、命令フェッチ・ストアバリント信号
である。

キャッシュメモリ制御部ＣＴＲＬ７は、命令キャッシュ
メモリＩ　Ｆ−ＣＨＥ　１０のアクセス制御機能、ＩＦ
−ＣＨＥＩＯとＭＳｔＪｌとの間テデータを入れ替える
ムーブイン、ムーブアウト機能と。

ムーブイン時にセレクタ１１をバイパス１４側に切り替
えるセレクタ制御機能と、バイパスＩ４を経由する命令
バッファ１２へのムーブインデータの転送時に、転送デ
ータ幅境界を越える命令については、命令の前半部分が
命令バッファ１２に格。　　納されたタイミングで部分
命令フェッチ・ストアバリッド信号Ｐ　Ｉ　Ｆ−３ＴＶ
を命令バッファ１２に送出する機能と、命令の後半部分
が命令バッファ１２に格納され命令が完成したタイミン
グで命令フェッチ・ストアバリッド信号ＩＦ−３Ｔｖを
命令バッファ１２に送出する機能とをもつ。

［作　用］ 第１図により１本発明の構成の作用を説明する。

キャンシュメモリ制御部７は図示されていない命令制御
部から命令フェッチを要求されると、指示されたアドレ
スをＴＬＢ変換して、命令キャッシュメモリＩＦ−ＣＩ
（ＥＩＯのタグＴＡＧを参照する。キャッシュに該当す
るアドレスが存在しヒツトすれば該当する命令データを
読み出して、セレクタ１１を経て命令バッファ１２へ送
る。このときセレクタ１１はＩ　Ｆ−ＣＨＥ　１０側に
設定されている。他方、キャッシュがミスビットとなっ
た場合には、ＭＣＵ２ヘムーブインのリクエストを送り
、セレクタ１１をバイパス１４側に設定する。

ＭＣＵ２は、ＭＳＵＩからデータを読み出し。

ＩＦ−ＣＨＥＩＯヘメモリアクセスハス輻で分割転送す
る。各転送データは、ＩＦ−ＣＨＥＩＯにストアされる
が、同時にバイパス１４を経由して命令バッファ１２に
格納される。

キャッシュメモリ制御部７は、このとき、フェッチを要
求された命令がメモリアクセスハス輻のデータ転送境界
を越えるかどうかを判定し、越える場合には命令の前半
部分が命令バッファ１２に転送されたタイミングで信号
ＰＩＦ−３ＴＶをＯＮにし、命令の前半部分が格納され
たことを保障し、続いて命令の後半部分が命令バッファ
１２に転送されたタイミングで信号Ｉ　Ｆ−３ＴＶをＯ
Ｎにする。

命令バッファ１２の命令投入制御回路１５では。

フェッチされる命令の命令形式を識別してＰＩＦ−３Ｔ
ＶがＯＮになったとき、その命令の前半部分のみでもパ
イプライン投入が可能であるかどうかを判定し、可能で
ある場合にパイプライン制御部６に投入する。また、Ｉ
Ｆ−３ＴＶがＯＮに命令の全体が命令バッファに格納さ
れたことを保障する信号Ｉ　Ｆ−３ＴＶがＯＮになった
ときには。

再び命令全体をパイプライン制御部６に投入する。

パイプライン制御部６では、２回に分けて投入された命
令を単一命令として識別し、先に投入された命令の前半
部分により命令のＯＰコートのデコードを開始し９次に
命令全体が投入されたとき。

アドレス演算以後の処理を続行する。したがって１デー
タ転送サイクルだけ早期に命令の実行が可能となる。

〔実施例〕

第２図は第１図に示された本発明構成に基づ〈実施例装
置の構成図であり、第６図に示されている従来例装置を
本発明により改正したものとじて示しである。したがっ
て、第２図において第１図および第６図と共通の要素に
は、同一の参照番号と同一の要素名とが用いられている
。

第２図において、命令バッファ１２内のＩＷＲ１３に、
８ハイド境界を越える命令が前半部と後半部の２回に分
けて格納される動作は、従来例装置で説明したものと同
様に行われる。

命令投入制御回路１５は、命令の前半部がＩＷＲ１３に
格納された段階で早期実行可能なものについてはキャッ
シュメモリ制御部７がら送出される信号Ｐ　Ｉ　Ｆ−３
ＴＶのタイミングでパイプライン制御部６に投入する。

第３図は、命令投入制御回路１５の要部構成を示し、第
４図は８バイト境界を越える命令の早期投入制御論理を
示す。

第３図において、１６はフェッチされた命令の命令形式
を識別するデコーダであり、命令の第Ｏバイトの０．Ｉ
ピント位置の値を入力として、ＲＲ（＝ＯＯ）、ＲＸ　
（＝０１）、Ｒ３（＝Ｉ　Ｏ）。

５Ｓ（＝ＩＩ）の各命令形式に対応するデコード出力を
生しる。

１７．１８．１９はランチであり、それぞれＩＷＲクロ
ンクイネーブル信号のＩＷＲＣＥ　　０１、ＩＷＲＣＥ
　　２３．ＩＷＲＣＥ　　４５が入力されるとその状態
を保持する。２０，２１゜２２は８バイト境界を越える
命令の早期投入制御を行う論理ゲートであり、それぞれ
デコーダ１６のデコード出力とＰ　Ｉ　Ｆ−３ＴＶとの
間で所定の論理をとり、ラッチ１７，１８．１９の値を
修飾して出力する。またＩ　Ｆ−３ＴＶがＯＮのときに
は、デコード出力とラッチ出力との一致をとり出力する
。

論理ゲー）２０，２１．２２の出力は、それぞれ２バイ
ト長、４ハイド長、６バイト長の命令を選択する信号と
なり１選択された命令は、第２図のパイプライン制御部
６に送られる。

次に第４図の８バイト境界を越える命令の早期投入制御
論理について説明する。

第４図において、２３は命令形式の種別を示し。

命令中のバイト０．ビット０．１の値を示す。

２４は、ＩＷＲＣＥの値の組み合わせを示す４２５は、
８バイト境界を越える命令についての第１回目のバイパ
ス転送りＹＰＡＳＳ−１ｓｔでＩＷＲにセットされた命
令の前半部分の幅を示す。

２６は、投入条件となるＰ　Ｉ　Ｆ−５ＴＶの値を示す
。

２７は、２５でセットされた命令幅での命令投入の可能
／不可能を示す。不可能の場合には１次の転送りＹＰＡ
ＳＳ−２ｎｄで命令の後半部分がセットされるのを待つ
。

第４圀から明らかなように、２ハイド長のＲＲ形式（−
００）の命令の場合には、ＩＷＲＣＥ−０１が“１゛で
２ハイドの命令幅がＩＷＲにセットされＰ　Ｉ　ｌ−３
ＴＶ＝１となったときに投入可能となること、４バイト
長のＲＸ形式（＝０１）およびＲ３形式（−１０）の命
令の場合には、ＩＷＲＣＥ　　０１とＩＷＲＣＥ　　２
３が“１゛で４バイトの命令幅がＩＷＲにセントされＰ
ＩＦ−３ＴＶ＝１となったときに命令投入が可能となる
こと。

１　６ハイト長のＳＳ形式（＝１１）の命令の場合には
、少なくともＩＷＲＣＥの０１．２３がそれぞれ１で４
ハイドの命令幅がＩＷＲにセットされＰ　Ｉ　Ｆ−３Ｔ
Ｖ−１となったときに命令投入が可能となることを示す
。

第５図は１本発明実施例装置のパイプラインのフローで
ある。以下、第２図の構成を参照しつつ動作を説明する
。

第５図において、（ａ）および（ｂ）は記憶制御部にお
ける６４ハイドデータのムーブイン時の各８ハイドバイ
パス転送のフローであり、（ａ）のフローは８バイト境
界を越える命令のフェッチの場合の１回目のバイパスＢ
ＹＰＡＳＳ−１ｓｔのフＯ−，（ｂ）のフローは２回目
のバイパスＢＹＰＡＳＳ−２ｎｄのフローである。また
（Ｃ）ないしくｅ）は命令キャッシュメモリＩ　Ｆ−Ｃ
ＨＥへの１６バイトストアのフローであり、（Ｃ）のフ
ローで６４ハイドデータの１回目の１６バイトストアが
行われ、（ｅ）のフローで２回目の１６ハイトストアが
行われる。そして（ｆ）および（８）のフローは、命令
制御部ＩＵのフローであ（ａ）のフローのＴサイクルで
命令の前半部分を含む８バイトデータをＭＩＤＲにセン
トし、Ｂサイクルでセレクタを制御してＩ　Ｉ−ＣＨＨ
のバイパスを選択して、ＲサイクルでＳＵがらＩＵへＰ
ＩＦ−３ＴＶを送り、ＩＷＲにある命令の前半部分につ
いてのパイプライン投入の可否を判断させ。

可能な場合にパイプラインへの投入を実行させる。

続＜（ｂ）のフローのＴサイクルで命令の後半部分を含
む８バイトデータをＭＩＤＲにセットし、Ｂサイクルで
バイパスを選択し、ＲサイクルでＭＩＤＲのデータをＩ
ＷＲに転送し、命令の後半部分をｒＷＲＣＨにより格納
する。このときＳＵがらＴＯへＩＦ−５ＴＶを送り、Ｉ
ｗＲへの命令フェッチ完了を保障し、パイプラインへの
命令投入を実行させる。パイプラインでは、先に投入さ
れた命令の前半部分のみで実行できる処理を行った後、
続いて投入された命令の後半部分の情報を用いて処理を
進める。

〔発明の効果〕

本発明によれば、メモリアクセスバス幅の転送データ境
界を越える命令について、最初に転送した命令の前半部
分のみでパイプラインに投入できるものは早期に実行開
始できるため無駄な待ち時間がなくなり、パイプライン
処理が効率化されて処理の高速化が可能となる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明実施例
装置の構成図１第３図は本発明実施例装置における命令
投入制御回路の構成図、第４図は８バイト境界を越える
命令の早期投入論理の説明図、第５図は本発明実施例装
置のパイプラインのフロー図、第６図は従来例装置の構
成図、第７図は従来例装置におけるムーブイン処理のパ
イプラインの説明図、第８図はメモリアクセスバス幅を
越える命令の転送の説明図、第９図は従来例装置のパイ
プラインのフロー図である。 第１図中 １：主記憶装置ＭＳＵ ２：主記憶制御装置ＭＣＵ ３：中央処理装置ｃｐｕ ６・パイプライン制御部 ７：キヤノンユメモリ制御部 １０：命令キャンシュメモリＩ　Ｆ−ＣＨＥ１１：セレ
クタ １２：命令バッファ １４：バイパス １５：命令投入制御回路

Claims (2)

【特許請求の範囲】
1. （１）主記憶装置の内容の一部の写を保持するキャッシ
   ュメモリと主記憶装置から取り出された命令を保持する
   少なくとも一つの命令バッファを有する情報処理装置に
   おいて、 主記憶装置からキャッシュメモリへのデータの読み込み
   を必要とする命令フェッチで、フェッチしたい命令が、
   Ｎをメモリアクセスバスの幅としたときＮバイト境界を
   越えて読み込まれる場合に、主記憶装置の内容の一部が
   キャッシュメモリへ読み出されるのと同時に命令の開始
   を行うだけのデータが命令バッファに格納されたことを
   保障する信号を発生する回路を設け、その保障信号によ
   り主記憶装置からキャッシュメモリへのデータの読み込
   みが完了する前に、命令の実行を開始することを特徴と
   する命令処理方式。
2. （２）請求項第１項において、主記憶装置からキャッシ
   ュメモリへＮバイト境界でデータを分割して転送し読み
   込む際、各転送データを命令バッファへバイパスして格
   納し、Ｎバイト境界を越える命令の先行部分が命令バッ
   ファに格納された段階で、命令実行が開始可能かどうか
   をその命令の形式にしたがって判定し、可能な場合に早
   期に実行することを特徴とする命令実行制御方式。