DE19833570A1 - Mehrfachanschluß-Speicher, der eine Mehrzahl von Gruppen von Bitleitungen hat - Google Patents

Abstract

Offenbart ist ein Mehrfachanschluß-Speicher, der zum Arbeiten bei einer höheren Geschwindigkeit geeignet ist, während der günstige Effekt einer benachbarten Bitleitung aufgrund einer parasitären Kapazität minimiert wird. Der Mehrfachanschluß-Speicher enthält komplementäre Schreibdatenleitungen und eine Lesedatenleitung, wobei die Lesedatenleitung zwischen den komplementären Schreibdatenleitungen sandwichartig aufgenommen ist. Bei einem Speicher, bei welchem ein Anschluß ein erster Anschluß ist, der ausschließlich zum Schreiben verwendet wird, und der andere Anschluß ein zweiter Anschluß ist, der ausschließlich zum Lesen verwendet wird, und eine Gruppe von Bitleitungen komplementäre Schreibdatenleitungen, die dem ersten Anschluß zugeordnet sind, und eine Lesedatenleitung enthält, die dem zweiten Anschluß zugeordnet ist, funktionieren die komplementären Schreibdatenleitungen als Abschirmleitungen, um den ungünstigen Effekt von Rauschen oder Störungen auf die Lesedatenleitung zu minimieren. Wenn auf dieselbe Spalte durch den ersten Anschluß und den zweiten Anschluß zugegriffen wird, wird eines der Potentiale auf den komplementären Schreibdatenleitungen auf hoch gesteuert und das andere davon wird auf niedrig gesteuert. Ungünstige Effekte auf die Lesedatenleitung werden daher ausgelöscht und somit minimiert. Bei einem Speicher, der zwei Gruppen von Bitleitungen hat, von denen jede komplementäre Schreibdatenleitungen und eine Lesedatenleitung enthält, sind die komplementären ...

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft einen Mehrfachan­ schluß-Speicher, der eine Mehrzahl von Gruppen von Bitlei­ tungen enthält, die in der Richtung einer Spalte innerhalb jeder Speicherzelle verlaufen, und bei dem auf verschiedene Speicherzellen parallel zugegriffen werden kann.

2. Beschreibung der zugehörigen Technik

Es gibt einen Halbleiterspeicher, der ein "Mehrfachanschluß-Speicher" genannt wird, bei dem auf ver­ schiedene Speicherzellen parallel zugegriffen werden kann. Das Verfahren, auf verschiedene Speicherzellen parallel zu­ zugreifen, kann ein Verfahren, bei dem es zwei Eingangsan­ schlüsse für ein Adressensignal und einen Eingangs-/Aus­ gangsanschluß für ein Datensignal gibt, und Schreiben oder/und Lesen kann an verschiedenen Speicherzellen parallel ausgeführt werden, ein Verfahren sein, bei dem ein Anschluß ausschließlich zum Schreiben verwendet wird und der andere Anschluß ausschließlich zum Lesen verwendet wird, und ein Verfahren, bei dem Schreiben und Lesen durch einen Anschluß ausgeführt werden kann und der andere Anschluß ausschließ­ lich zum Lesen verwendet wird. Im letzteren Fall ist es un­ möglich, auf dieselbe Speicherzelle gleichzeitig zuzugrei­ fen. Außerdem gibt es ein Verfahren, bei dem ein Eingangsan­ schluß für ein Adressensignal vorgesehen ist, und das Lesen von geschriebenen Datenposten parallel zum Schreiben der Da­ ten zu der Speicherzelle ausgeführt werden kann, die durch das Adressensignal angegeben ist. In jeglichem der Modi sind Bitleitungen, die in der Richtung einer Spalte innerhalb je­ der Speicherzelle verlaufen, in eine Mehrzahl von unabhängi­ gen Untergruppen gruppiert.

Jedoch verursacht eine derartige Anordnung, daß sich eine parasitäre Kapazität zwischen benachbarten Bitleitungen entwickelt. Da die Kapazität eines Mehrfachanschluß-Spei­ chers in jüngsten Jahren angewachsen ist, nahm die Kapazität des parasitären Kondensators zu und der ungünstige Effekt davon kann nicht länger ignoriert werden. Der ungünstige Ef­ fekt wird kritisch, wenn auf Speicherzellen auf derselben Spalte parallel durch verschiedene Anschlüsse zugegriffen wird. Diese Zugriffe können eine Störung verursachen. Unter der Annahme, daß die Betriebsgeschwindigkeit eines Speichers niedrig ist, und daß ein Leseverstärker zur Verstärkung ak­ tiviert wird, nachdem das Potential auf einer Lesedatenlei­ tung ausreichend variierte aufgrund des Lesens von Daten von einer Speicherzelle, ist der ungünstige Effekt auf einer be­ nachbarten Bitleitung (Schreibdatenleitung oder Lesedaten­ leitung) aufgrund parasitärer Kapazität so klein, daß kein Problem aufgeworfen wird. Jedoch gibt es eine Nachfrage für einen Mehrfachanschluß-Speicher, der eine hohe Betriebsge­ schwindigkeit oder speziell eine hohe Lesegeschwindigkeit bietet. Zum Verbessern der Betriebsgeschwindigkeit kann der ungünstige Effekt der parasitären Kapazität nicht ignoriert werden.

Außerdem ist bei der herkömmlichen Vorrichtung, wenn eine Speicherzelle durch ein Flipflop (FF) gebildet ist, die Vorrichtung eine flüchtige Speichervorrichtung, deren ge­ speicherte Daten verloren gehen, wenn die Leistungszufuhr ausgeschaltet wird. Ein nichtflüchtiger Mehrfachanschluß- Speicher, der Speicherzellen hat, auf die parallel zugegrif­ fen werden kann, von solcher Art, die eine hohe Betriebsge­ schwindigkeit bietet und einen einfachen Aufbau hat, ist er­ forderlich.

ÜBERBLICK ÜBER DIE ERFINDUNG

Die vorliegende Erfindung versucht die obigen Probleme zu lösen. Das erste Ziel der vorliegenden Erfindung ist es, einen Mehrfachanschluß-Speicher zu realisieren, der zum Ar­ beiten bei einer höheren Geschwindigkeit geeignet ist, wäh­ rend ein ungünstiger Effekt aufgrund parasitärer Kapazitäten zwischen angrenzenden Bitleitungen minimiert wird. Das zwei­ te Ziel der vorliegenden Erfindung ist es, einen nichtflüch­ tigen Mehrfachanschluß-Speicher zu realisieren, der eine ho­ he Betriebsgeschwindigkeit bietet und einen einfachen Aufbau hat.

Diese Ziele werden erfindungsgemäß mit Halbleiterspei­ chern nach den Ansprüchen 1, 9 und 13 erreicht. Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängi­ gen Ansprüchen und deren Kombinationen.

Ein Halbleiterspeicher gemäß dem ersten Aspekt der vor­ liegenden Erfindung enthält komplementäre Schreibdatenlei­ tungen und eine Lesedatenleitung. Zum Erreichen des ersten Ziels liegt die Lesedatenleitung sandwichartig zwischen den komplementären Schreibdatenleitungen.

Der erste Aspekt der vorliegenden Erfindung kann bei einem Halbleiterspeicher erfüllt werden, der zwei Anschlüsse hat, von welchem einer ein erster Anschluß ist, der aus­ schließlich zum Schreiben verwendet wird, und der andere da­ von ein zweiter Anschluß ist, der ausschließlich zum Lesen verwendet wird, und der eine Gruppe von Bitleitungen ent­ hält, die aus komplementären Schreibdatenleitungen, die dem ersten Anschluß zugewiesen sind, und einer Lesedatenleitung gebildet sind, die dem zweiten Anschluß zugewiesen ist. In diesem Fall funktionieren die komplementären Schreibdaten­ leitungen als Abschirmleitungen, um den ungünstigen Effekt von Rauschen auf die Lesedatenleitung zu minimieren. Um auf dieselbe Spalte durch den ersten Anschluß und den zweiten Anschluß zuzugreifen, können, wenn Daten in einer Speicher­ zelle auf die Lesedatenleitung gelesen werden, die Potentia­ le der komplementären Schreibdatenleitungen gleichzeitig va­ riieren. Eines der Potentiale auf den komplementären Schreibdatenleitungen wird hoch gesteuert, während das ande­ re davon niedrig gesteuert wird. Die ungünstigen Effekte auf die Lesedatenleitungen werden daher ausgelöscht und somit minimiert.

Außerdem kann der erste Aspekt der vorliegenden Erfin­ dung bei einem Speicher erfüllt werden, der zwei Anschlüsse und zwei Gruppen von Bitleitungen hat, von denen jede aus komplementären Schreibdatenleitungen und einer Lesedatenlei­ tung gebildet ist. In diesem Fall sind die komplementären Schreibdatenleitungen, die zu jeder Gruppe gehören, angeord­ net, um die Lesedatenleitung sandwichartig zwischen sich aufzunehmen, die zu derselben Gruppe gehört. In diesem Fall werden die Schreibdatenleitungen und die Lesedatenleitung, die zu derselben Gruppe gehören, nicht gleichzeitig verwen­ det. Wenn das Potential auf der Lesedatenleitung in Abhän­ gigkeit von Daten in einer zugehörigen Speicherzelle vari­ iert, sind die Potentiale auf den Schreibdatenleitungen auf beiden Seiten der Lesedatenleitung fixiert auf zum Beispiel einen hohen Pegel bzw. einen niedrigen Pegel oder Zwischen­ pegel. Die Schreibdatenleitungen auf beiden Seiten der Lese­ datenleitung fungieren als Abschirmleitungen, was den ungün­ stigen Effekt von Rauschen auf die Lesedatenleitung mini­ miert. Wenn die komplementären Schreibdatenleitungen und eine Lesedatenleitung für einen Anschluß alleine vorgesehen sind, ist der erste Aspekt bei dem einen Anschluß erfüllt.

Ein Halbleiterspeicher gemäß dem zweiten Aspekt der vorliegenden Erfindung enthält eine Gruppe von Bitleitungen, die in eine Mehrzahl von Gruppen unterteilt sind, die paral­ lel verwendet werden sollen. Um das zweite Ziel zu verwirk­ lichen, ist eine Leistungsleitung zum Trennen der Untergrup­ pen der Gruppe von Bitleitungen voneinander verlegt.

Gemäß dem zweiten Aspekt der vorliegenden Erfindung sind Bitleitungen in Untergruppen gruppiert, die Anschlüssen zugeordnet sind, durch die Leistungsleitung. Die Leistungs­ leitung arbeitet als eine Abschirmung. Potentialvariationen auf den Bitleitungen aufgrund von Zugriffen, die durch ver­ schiedene Anschlüsse erreicht werden, können unterbrochen werden. Rauschen wird daher abgeschwächt, und eine Störung kann verhindert werden.

Außerdem sollte eine Leistungsleitungsführung, die als eine Abschirmung fungiert, vorzugsweise wenigstens auf oder unter einer Lesedatenleitung verlegt werden.

Die Konfiguration gemäß dem zweiten Aspekt kann an den Halbleiterspeicher der ersten Ausführung angepaßt werden.

Bei einem Halbleiterspeicher gemäß dem dritten Aspekt der vorliegenden Erfindung besteht jede Speicherzelle zum Erreichen des zweiten Ziels aus ferroelektrischen Kondensa­ toren und NMOSFETs.

Gemäß dem dritten Aspekt der vorliegenden Erfindung enthält jede Speicherzelle ferroelektrische Kondensatoren. Selbst wenn die Leistungsversorgung ausgeschaltet ist, wer­ den gespeicherte Daten aufrechterhalten. Somit kann ein nichtflüchtiger Speicher realisiert werden. Es ist bereits bekannt, daß ein nichtflüchtiger Speicher dadurch realisiert werden kann, indem ferroelektrische Kondensatoren in jeder Speicherzelle enthalten sind. Jedoch wurde es nicht offen­ bart, daß ein nichtflüchtiger Mehrfachanschluß-Speicher rea­ lisiert werden kann, indem ferroelektrische Kondensatoren in jeder Speicherzelle enthalten sind.

Die Konfigurationen der vorliegenden Erfindung können an jeglichen Mehrfachanschluß-Speicher angepaßt werden. Für einen Speicher, der eine Mehrzahl von Anschlüssen hat, ist eine Gruppe von Bitleitungen, die in eine Mehrzahl von Un­ tergruppen geteilt ist, die der Mehrzahl von Anschlüssen zu­ geordnet sind, vorgesehen.

Jede Speicherzelle ist mit einem oder zwei ferroelek­ trischen Kondensator(en) versehen. Wenn jede Speicherzelle mit einem ferroelektrischen Kondensator versehen ist, be­ steht die Speicherzelle aus wenigstens zwei NMOSFETs. Wenn jede Speicherzelle mit zwei ferroelektrischen Kondensatoren versehen ist, besteht die Speicherzelle aus wenigstens vier NMOSFETs. Wenn ein Inverter als ein Leseverstärker verwendet wird, ist eine hohe Betriebsgeschwindigkeit möglich, aber es wird schwer, eine hohe Genauigkeit aufrechtzuerhalten. In diesem Fall ist eine Referenzzelle, die dieselbe Konfigura­ tion wie jede Speicherzelle hat, enthalten, und das Refe­ renzpotential an der Referenzzelle wird mit dem Potential an jeder Speicherzelle verglichen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird anhand der unten angege­ benen Beschreibung unter Bezugnahme auf die begleitenden Zeichnungen klarer verstanden, wobei:

Fig. 1 ein Blockdiagramm ist, das eine Konfiguration einer Decodereinheit bei einem Mehrfachanschluß-Speicher zeigt,

Fig. 2A und 2B Diagramme sind, die eine Konfiguration einer Speicherzelle bei einem herkömmlichen Mehrfachan­ schluß-Speicher und eine Gestaltung von Wortleitungen und Bitleitungen zeigen,

Fig. 3A und 3B Diagramme sind, die eine Konfiguration einer Speicherzelle bei einem Mehrfachanschluß-Speicher der ersten Ausführung und eine Gestaltung von Wortleitungen und Bitleitungen zeigen,

Fig. 4 ein Diagramm ist, das Konfigurationen eines Schreibverstärkers und eines Leseverstärkers bei einem Mehr­ fachanschluß-Speicher der ersten Ausführung zeigt,

Fig. 5A und 5B Diagramme sind, die eine Konfiguration einer Speicherzelle bei einem Mehrfachanschluß-Speicher der zweiten Ausführung und eine Gestaltung von Wortleitungen und Bitleitungen darin zeigen,

Fig. 6 ein Diagramm ist, das eine Gestaltung von Bit­ leitungen bei einem Mehrfachanschluß-Speicher der dritten Ausführung zeigt,

Fig. 7A und 7B Diagramme sind, die eine Konfiguration einer Speicherzelle bei einem Mehrfachanschluß-Speicher der vierten Ausführung und eine Gestaltung von Wortleitungen und Bitleitungen darin zeigen,

Fig. 8 ein Diagramm ist, das eine Konfiguration eines Leseverstärkers bei dem Mehrfachanschluß-Speicher der vier­ ten Ausführung zeigt,

Fig. 9A und 9B Diagramme sind, die eine Konfiguration einer Speicherzelle bei einem Mehrfachanschluß-Speicher der fünften Ausführung und eine Gestaltung von Wortleitungen und Bitleitungen darin zeigen,

Fig. 10A und 10B Diagramme sind, die eine Gestaltung und Konfiguration von Speicherzellen bei einem Mehrfachan­ schluß-Speicher der sechsten Ausführung und eine Gestaltung von Wortleitungen und Bitleitungen darin zeigen,

Fig. 11 ein Diagramm ist, das eine Konfiguration einer Speicherzelle bei einem Mehrfachanschluß-Speicher der sieb­ ten Ausführung und eine Gestaltung von Wortleitungen und Bitleitungen darin zeigt,

Fig. 12A und 12B Diagramme sind, die eine Gestaltung und Konfiguration von Speicherzellen bei einem Mehrfachan­ schluß-Speicher der achten Ausführung und eine Gestaltung von Wortleitungen und Bitleitungen darin zeigen, und

Fig. 13 ein Diagramm ist, das eine Konfiguration einer Speicherzelle bei einem Mehrfachanschluß-Speicher der neun­ ten Ausführung und eine Gestaltung von Wortleitungen und Bitleitungen zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGEN

Bevor es mit einer genauen Beschreibung der bevorzugten Ausführungen weitergeht, werden Mehrfachanschluß-Speicher des Standes der Technik unter Bezugnahme auf die begleiten­ den Zeichnungen für ein klareres Verständnis der Unterschie­ de zwischen dem Stand der Technik und der vorliegenden Er­ findung beschrieben.

Die Fig. 1 ist ein Blockdiagramm, das eine Konfigurati­ on einer Decodereinheit bei einem herkömmlichen Mehrfachan­ schluß-Speicher zeigt. Wie in der Fig. 1 gezeigt ist, wird eine Adresse A, die die Position einer ersten Speicherzelle angibt, in einen A-Anschluß-Adressenpuffer 1A eingegeben.

Daten, die geschrieben oder gelesen werden sollen in oder von der Position der ersten Speicherzelle, die mit der Adresse A bezeichnet ist, werden eingegeben in einen oder ausgegeben aus einem A-Anschluß-Datenpuffer 2A. Ähnlich wird eine Adresse B, die die Position einer zweiten Speicherzelle angibt, in einen B-Anschluß-Adressenpuffer 1B eingegeben. Daten, die geschrieben oder gelesen werden sollen in oder von der Position der zweiten Speicherzelle, die mit der Adresse B bezeichnet ist, werden eingegeben in einen oder ausgegeben aus einem B-Anschluß-Datenpuffer 2B. Datenposten, die in die A- und B-Anschluß-Datenpuffer 2A und 2B während eines Schreibens eingegeben werden, werden Schreibverstär­ kern zugeführt, und Datenposten, die von Speicherzellen durch die Leseverstärker während eines Lesens gelesen wer­ den, werden von den A- und B-Anschluß-Datenpuffern 2A und 2B ausgegeben, obwohl diese Datenströme nicht dargestellt sind.

Von der Adresse A, die in den A-Anschluß-Adressenpuffer 1A eingegeben wird, gibt ein Teil eine Reihe an, die eine Zugriffsposition enthält, die einem A-Anschluß-Reihendecoder 3A zugeführt wird, und gibt ein Teil eine Spalte an, die ei­ nem A-Anschluß-Spaltendecoder 4A zugeführt wird. Ahnlich gibt von der Adresse B, die in den B-Anschluß-Adressenpuffer 1B eingegeben wird, ein Teil eine Reihe an, die eine Zu­ griffsposition enthält, die einem B-Anschluß-Reihendecoder 3B zugeführt wird, und ein Teil eine Spalte an, die einem B-Anschluß-Spaltendecoder 4B zugeführt wird. Die A-Anschluß- Reihendecoder 3A und B-Anschluß-Reihendecoder 3B decodieren die zugeführten Adressen und aktivieren Wortleitungen auf Reihen, auf die zugegriffen werden soll. Bei diesem Stand der Technik gibt ein Steuersignal, das nicht gezeigt ist, an, daß ein Zugriff auf eine Speicherzelle, die mit der Adresse A oder B angegeben ist, zum Schreiben oder Lesen be­ absichtigt ist. Gemäß dem Befehl aktivieren der A-Anschluß- Reihendecoder 3A und B-Anschluß-Reihendecoder 3B jeweils ei­ ne Wortleitung, die zum Lesen oder Schreiben verwendet wird. Die A-Anschluß-Spaltendecoder 4A und B-Anschluß-Spaltende­ coder 4B decodieren die zugeführten Adressen und aktivieren Schreibverstärker oder Leseverstärker, die Spalten zugeord­ net sind, auf die zugegriffen werden soll. Welcher Schreib­ verstärker oder Leseverstärker auch immer aktiviert werden soll, ist durch das Steuersignal angegeben.

Die Fig. 2A und 2B sind Diagramme, die die Konfigurati­ on und Leitungsführung einer Speicherzelle bei dem herkömm­ lichen Mehrfachanschluß-Speicher zeigen. Jede Speicherzelle enthält als Speicherelemente einen Flipflop (FF) 11 und eine Mehrzahl von NMOSFETs 12A bis 15A und 12B bis 15B. Ein Spei­ cherzellenteil hat solche Speicherzellen, die in einer An­ ordnung festgelegt sind. Auf die Querrichtung in der Anord­ nung soll als auf die Richtung einer Reihe Bezug genommen werden, und auf die Längsrichtung darin soll als auf die Richtung einer Spalte Bezug genommen werden. Eine Gruppe von Wortleitungen ist für jede Reihe verlegt, und eine Gruppe von Bitleitungen ist für jede Spalte verlegt. Wie in der Fig. 2A gezeigt ist, ist jede Reihe mit vier Wortleitungen versehen, das heißt, einer Wortleitung (WLRB) 21A, die zum Lesen von Daten von einer Speicherzelle in Abhängigkeit von einem Lesezugriff verwendet wird, der durch einen A-Anschluß erreicht wird, eine Wortleitung (WLRB) 21B, die zum Lesen von Daten in Abhängigkeit von einem Lesezugriff verwendet wird, der durch einen B-Anschluß erhalten wird, eine Wort­ leitung (WLWA) 22A, die zum Schreiben von Daten in Abhängig­ keit von einem Schreibzugriff verwendet wird, der durch den A-Anschluß erhalten wird, und eine Wortleitung (WLWB) 22B, die zum Schreiben von Daten in Abhängigkeit von einem Schreibzugriff verwendet wird, der durch den B-Anschluß er­ halten wird. Jede Spalte ist mit sechs Bitleitungen verse­ hen, das heißt, einer Lesedatenleitung (RA) 33A, die zum Ausgeben von Daten verwendet wird, die von der Speicherzelle in Abhängigkeit von einem Lesezugriff gelesen wurden, der durch den A-Anschluß erhalten wurde, einer Lesedatenleitung (RB) 33B, die zum Ausgeben von Lesedaten in Abhängigkeit von einem Lesezugriff verwendet wird, der durch den B-Anschluß erhalten wurde, komplementären Schreibdatenleitungen (WA und XWA) 31A und 32A, die in Zustände proportional zu geschrie­ benen Daten in Abhängigkeit von einem Schreibzugriff ge­ bracht werden sollen, der durch den A-Anschluß erhalten wur­ de, und komplementären Schreibdatenleitungen (WB und XWB) 31B und 32B, die in Zustände proportional zu Schreibdaten in Abhängigkeit von einem Schreibzugriff gebracht werden sol­ len, der durch den B-Anschluß erhalten wurde.

Der FF 11 kann zwei Zustände annehmen. Wenn einer der Anschlüsse des FFs, hoch ist, ist der andere Anschluß nied­ rig. Die zwei Zustände sind zwei logischen Werten zugeord­ net. Zum Schreiben von Daten in eine Speicherzelle in Abhän­ gigkeit von einem Schreibzugriff, der durch den A-Anschluß erhalten wurde, nachdem ein zugehöriger Schreibverstärker verwendet wurde, um die Schreibdatenleitungen 31A und 32B in Zustände zu bringen, die proportional zu geschrieben Daten sind, um zum Beispiel die Schreibdatenleitung 31A auf einen Hoch-Pegelzustand und die Schreibdatenleitung 32A auf einen Niedrig-Pegelzustand zu bringen, wird die Wortleitung 22A aktiviert. Die NMOSFETs 12A und 13A werden dann eingeschal­ tet. Dies bringt den FF in der Speicherzelle 11 in einen Zu­ stand proportional zu den geschriebenen Daten.

Zum Lesen von Daten von der Speicherzelle 11 in Abhän­ gigkeit von einem Lesezugriff, der durch den A-Anschluß er­ halten wurde, wird die Wortleitung 21A aktiviert. Der NMOSFET 15A wird dann eingeschaltet. Der NMOSFET 14A wird ein- oder ausgeschaltet gemäß dem Zustand des FFs 11 in der Speicherzelle, die Daten speichert. Wenn der NMOSFET 14A eingeschaltet wird, wird die Lesedatenleitung 33A geerdet und auf niedrig gesteuert. Wenn der NMOSFET 14A ausgeschal­ tet wird, wird die Lesedatenleitung 33A auf einem Zwischen­ pegel gehalten. Die Spannungspegeldifferenz wird durch einen Leseverstärker detektiert.

Es ist schwer, die Steuerfähigkeiten der NMOSFETs 14A und 15A zu verbessern, die für jede Speicherzelle vorgesehen sind. Es gibt eine Schwierigkeit beim Erhöhen einer Poten­ tialdifferenz der Lesedatenleitung 33A, die von gespeicher­ ten Daten abhängt, für eine kurze Zeitperiode. Wenn ein Le­ sezugriff erhalten wird, verstärkt daher, wenn das Potential auf der Lesedatenleitung 33A geringfügig variiert, der Lese­ verstärker das Potential.

Dasselbe gilt für Schreiben oder Lesen von Daten in die oder von der Speicherzelle 11 in Abhängigkeit von einem Zu­ griff, der durch den B-Anschluß erhalten wurde. Jedoch wer­ den komplementäre Signale, die unter Verwendung einer Ausga­ be des FFs 11 in der Speicherzelle erzeugt wurden, an die NMOSFETs 14A und 14B angelegt. Datenposten, die auf die Da­ tenleitungen 33A und 33B gelesen wurden, haben wechselseitig entgegengesetzte Polarität. Nachdem eine Leseverstärkung ab­ geschlossen ist, wird einer der Datenposten umgekehrt, um die Polaritäten der Datenposten abzustimmen. Dieses Abstim­ men ist vorgesehen, um Lasten, die an den FF 11 in der Spei­ cherzelle angeschlossen sind, auszugleichen.

Gemäß dem Stand der Technik sind zwei Anschlüsse Adres­ sen A und B zugeordnet, und Sätze von Wortleitungen und Bit­ leitungen, die zum Lesen und Schreiben verwendet werden, sind für jede der Adressen A und B vorgesehen. Das Schreiben und Lesen von Daten kann unabhängig parallel durch die A- und B-Anschlüsse ausgeführt werden. Zum Beispiel kann ein Lesen oder/und Schreiben parallel ausgeführt werden bei zwei Speicherzellen auf derselben Reihe oder Spalte. Jedoch ist es unmöglich, auf dieselbe Speicherzelle gleichzeitig zuzu­ greifen.

Die Fig. 2B ist ein Diagramm, das eine Gestaltung einer Bitleitungsschicht auf einer X-X'-Ebene des Speicherzellen­ teils zeigt, das in der Fig. 2A gezeigt ist. Eine Wortlei­ tungsschicht liegt auf oder unter der Bitleitungsschicht, und NMOSFETs, die Speicherzellen bilden, sind unter der Wortleitungsschicht ausgebildet. Das Bezugszeichen 16 be­ zeichnet eine Isolationsschicht. Wie dargestellt ist, sind VSS-Leistungsleitungen 34 auf beiden Seiten von Bitleitungen verlegt. Zwischen den VSS-Leistungsleitungen sind die Bit­ leitungen der Schreibdatenleitung (WA) 31A, Schreibdatenlei­ tung (WB) 31B, Lesedatenleitung (RA) 33A, Lesedatenleitung (RB) 33B, Schreibdatenleitung (XWB) 32B und Schreibdatenlei­ tung (XWA) 32A in dieser Reihenfolge angeordnet. Diese An­ ordnung ist für eine einfache Gestaltung bestimmt.

Bei der Gestaltung, die in den Fig. 2A und 2B gezeigt ist, entwickelt sich eine parasitäre Kapazität zwischen be­ nachbarten Bitleitungen. In jüngsten Jahren ist die Kapazi­ tät von Mehrfachanschluß-Speichern gewachsen. Der ungünstige Effekt einer erhöhten Kapazität einer parasitären Kapazität kann nicht länger ignoriert werden. Zum Beispiel sei ange­ nommen, daß ein Lesezugriff auf eine Speicherzelle auf einer bestimmten Spalte durch den A-Anschluß erhalten wird, und gleichzeitig ein Schreibzugriff auf eine Speicherzelle auf derselben Spalte durch den B-Anschluß erhalten wird. Der Zu­ griff, der durch den A-Anschluß erhalten wurde, und der Zu­ griff, der durch den B-Anschluß erhalten wurden sind wech­ selseitig unabhängig. Ein Takt wird getrennt zwischen den Zugriffen erzeugt. Das Potential auf der Lesedatenleitung (RA) 33A variiert wahrscheinlich in Abhängigkeit von Daten in der Speicherzelle, auf die zugegriffen wurde. In diesem Fall wird, wenn der Schreibzugriff durch den B-Anschluß er­ halten wurde, eines der Potentiale auf den Schreibdatenlei­ tungen (WB) 31B und (XWB) 32B mit einem großen Ausmaß hoch gesteuert, und das andere davon wird mit einem großen Ausmaß niedrig gesteuert. Das Potential auf der Lesedatenleitung (RA) 33A wird ungünstig beeinflußt durch eine parasitäre Ka­ pazität, die zwischen der Lesedatenleitung und den benach­ barten Schreibdatenleitungen (WB) 31B entwickelt wird. Wie oben angegeben wurde, wird eine kleine Potentialvariation, die auf der Lesedatenleitung (RA) 33A auftritt, durch einen zugehörigen Leseverstärker verstärkt. Wenn das Potential auf der Schreibdatenleitung (WB) 31B unmittelbar vorher vari­ iert, kann die Richtung der Potentialvariation auf der Lese­ datenleitung (RA) 33A umgekehrt werden, das heißt, daß die Potentialvariation auf der Lesedatenleitung (RA) 33A in ei­ ner Richtung entgegengesetzt der Richtung der Lesedaten durch Verstärkung verstärkt werden kann. Dies führt zu einer Störung, indem falsche Daten ausgegeben werden.

Außerdem variiert, während ein Lesezugriff auf eine Speicherzelle auf eine bestimmte Spalte durch den A-Anschluß erhalten wird, wenn ein Lesezugriff auf eine Speicherzelle auf derselben Spalte durch den B-Anschluß erhalten wird, das Potential auf der Lesedatenleitung (RA) 33A in Abhängigkeit von Daten in der Speicherzelle, auf die zugegriffen wurde. Wenn das Potential geringfügig variierte, wird es durch ei­ nen zugehörigen Leseverstärker verstärkt. Während die Wort­ leitung (WLRA) 21A aktiv ist, variiert das Potential auf der Lesedatenleitung (RA) 33A in Abhängigkeit von Daten weiter. In der Zwischenzeit wird ein Lesezugriff durch den B-An­ schluß erhalten. Wenn das Potential auf der Lesedatenleitung (RB) 33B in Abhängigkeit von gespeicherten Daten variiert, wird das Potential auf der Lesedatenleitung (RB) 33B ungün­ stig beeinflußt durch eine Variation im Potential auf der benachbarten Lesedatenleitung (RA) 33A. Dies kann zu einer Störung führen.

Unter der Annahme, daß die Betriebsgeschwindigkeit ei­ nes Speichers niedrig ist, und daß, nachdem das Potential auf der Lesedatenleitung ausreichend variierte aufgrund ei­ nes Lesens von Daten von einer Speicherzelle, ein zugehöri­ ger Leseverstärker zur Verstärkung aktiviert wird, ist der ungünstige Effekt einer angrenzenden Bitleitung (Schreibda­ tenleitung oder Lesedatenleitung) aufgrund einer parasitären Kapazität so klein, daß er kein Problem aufwirft. Jedoch gibt es eine zunehmende Nachfrage für einen Mehrfachan­ schluß-Speicher, der eine hohe Betriebsgeschwindigkeit oder insbesondere hohe Lesegeschwindigkeit bietet. Um die Be­ triebsgeschwindigkeit zu verbessern, kann der ungünstige Ef­ fekt der parasitären Kapazität nicht länger ignoriert wer­ den.

Außerdem enthält die Speicherzelle, die in den Fig. 2A und 2B gezeigt ist, einen Flipflop (FF). Diese Speicherzel­ lenart ist flüchtig, wobei gespeicherte Daten gelöscht wer­ den, wenn die Leistungsversorgung ausgeschaltet wird. Für einen Mehrfachanschluß-Speicher der Speicherzellen hat, auf die parallel zugegriffen werden kann, ist eine Art erforder­ lich, die eine hohe Betriebsgeschwindigkeit bietet und einen einfachen Aufbau hat.

Die erste Ausführung ist eine Ausführung, die durch Um­ setzen der vorliegenden Erfindung in der Konfiguration des Standes der Technik realisiert wurde, die in den Fig. 2A und 2B gezeigt ist. Die Fig. 3A und 3B sind Diagramme, die eine Konfiguration eines Mehrfachanschluß-Speichers der ersten Ausführung der vorliegenden Erfindung zeigen. Die Fig. 3A zeigt die Schaltung jedes Speichers, und die Fig. 3B zeigt eine Gestaltung von Bitleitungen auf einer X-X'-Ebene der Speicherzelle. Außerdem ist die Fig. 4 ein Diagramm, das Konfigurationen eines Schreibverstärkers 7 und eines Lese­ verstärkers 8 bei der ersten Ausführung zeigt.

Wie in den Fig. 3A und 3B gezeigt ist, enthält eine Speicherzelle einen Flipflop (FF) 11 einer CMOS-Struktur und eine Mehrzahl von NMOSFETs 12A bis 15A und 12B bis 15B. Au­ ßerdem enthält, wie in der Fig. 4 gezeigt ist, der Schreib­ verstärker 7 Steuereinheiten 71A, 71B, 72A und 72B, die mit Schreibdatenleitungen 31A, 31B, 32A und 32B verbunden sind, und Inverter 73 zum Umkehren von Signalen, die an die Steu­ ereinheiten 71A und 71B angelegt werden sollen, und Anlegen resultierender Signale an Verstärkungseinheiten 72A und 72B. Die Steuereinheit 71A hat die dargestellte Schaltung. Um das Potential auf der Schreibdatenleitung 31A hoch zu steuern, wird ein Signal zum Einschalten eines PMOSFETs 711 und Aus­ schalten eine NMOSFETs 712 an die Steuereinheit 71A ange­ legt. Um das Potential auf der Schreibdatenleitung 31A nied­ rig zu steuern, werden daran ein Signal zum Ausschalten des PMOSFETs 711 und Einschalten des NMOSFETs 712 angelegt. Wenn eine zugehörige Spalte unausgewählt ist, wird ein Signal zum Ausschalten sowohl des PMOSFETs 711, als auch des NMOSFETs 712 daran angelegt.

Wenn ein Schreibzugriff durch den A-Anschluß erhalten wird, wird ein Schreibverstärkersteuersignal erzeugt gemäß einem Spaltenauswahlsignal, das von dem A-Anschluß-Spalten­ decoder 4A ausgegeben wird, und geschriebenen Daten, die von einem A-Anschluß-Datenpuffer 2A ausgegeben werden. Das Schreibverstärkersteuersignal wird an die Steuereinheit 71A, die einer betreffenden Spalte zugeordnet ist, und an die Steuereinheit 72A über den Inverter 73 zugeführt. Folglich werden komplementäre Signale, die proportional den geschrie­ benen Daten sind, an die komplementären Schreibdatenleitun­ gen 31A und 32D für den A-Anschluß angelegt. Hinsichtlich einer Reihenadresse wird, wie im Zusammenhang mit der Fig. 2A beschrieben wurde, ein Reihenauswahlsystem von einem A-Anschluß-Reihendecoder an die Wortleitung (WLWA) 22A auf der betroffenen Reihe angelegt. Das Schreiben wird dann auf einer Speicherzelle ausgeführt, die mit der ausgewählten Wortleitung (WLWA) 22A und den ausgewählten komplementären Schreibdatenleitungen 31A und 32A verbunden sind. Dasselbe gilt für einen Schreibzugriff, der durch den B-Anschluß er­ halten werden soll.

Wie in der Fig. 4B gezeigt ist, enthält der Lesever­ stärker 8 Einzellesetyp-Leseverstärker 81A und 81B, die mit den Lesedatenleitungen 33A und 33B verbunden sind. Die Lese­ verstärker 81A und 81B werden selektiv durch ein Lesever­ stärkersteuersignal aktiviert. Wenn ein Lesezugriff durch den A-Anschluß erhalten wird, wird eine Reihenadresse spezi­ fiziert, wie im Zusammenhang mit der Fig. 2A beschrieben wurde, das heißt, ein Reihenauswahlsignal wird von dem A-Anschluß-Reihendecoder an die Wortleitung (WLRA) 21A auf ei­ ner betroffenen Reihe angelegt. Dies veranlaßt die Potentia­ le auf allen der Lesedatenleitungen 33 damit zu beginnen, Übergänge in Zustände proportional zu Datenposten durchzu­ führen, die in Speicherzellen auf der Reihe gespeichert sind, auf die zugegriffen wird. Nachdem eine gegebene Zeit abgelaufen ist, wird, wenn die Potentiale auf den Lesedaten­ leitungen 33A in einem gewissen Umfang variiert haben, der Leseverstärker 81A, der einer ausgewählten Spalte zugeordnet ist, mit einem Leseverstärkersteuersignal aktiviert. Der Zu­ stand der Lesedatenleitung 33A, die mit dem Leseverstärker 81A verbunden ist, das heißt, gespeicherte Daten, werden von dem Leseverstärker 81A ausgegeben. Dasselbe gilt für einen Lesezugriff, der durch den B-Anschluß erhalten werden soll.

Die vorstehende Konfiguration ist identisch zu der ei­ nen des Standes der Technik. Der Mehrfachanschluß-Speicher der ersten Ausführung unterscheidet sich von dem einen des Standes der Technik, der in den Fig. 2A und 2B gezeigt ist, in dem Punkt, daß, wie dargestellt ist, VSS-Leistungslei­ tungen 34 auf beiden Seiten von Bitleitungen angeordnet sind, und die Bitleitungen der Schreibdatenleitung (WA) 31A, Lesedatenleitung (RA) 33A, Schreibdatenleitung (XWA) 32A, Schreibdatenleitung (WB) 31B, Lesedatenleitung (RB) 33B und Schreibdatenleitung (XWB) 32B in dieser Reihenfolge zwischen den VSS-Leistungsleitungen 32 angeordnet sind.

Bei der ersten Ausführung ist, wie in den Fig. 3A und 3B gezeigt ist, die Lesedatenleitung 33A zwischen den Schreibdatenleitungen 31A und 32A sandwichartig aufgenommen, und ist die Lesedatenleitung 33B zwischen den Schreibdaten­ leitungen 31B und 32B sandwichartig aufgenommen. Zum Lesen von Daten durch den A-Anschluß wird kein Signal an die Schreibdatenleitungen 31A und 32A angelegt. Es wird daher nicht auftreten, daß, wenn das Potential auf der Lesedaten­ leitung 33A in Abhängigkeit von Daten variiert, die in einer zugeordneten Speicherzelle gespeichert sind, die Potentiale auf den Schreibdatenleitungen 31A und 32A variieren und die Variation das Potential auf der Lesedatenleitung 33A auf Grund einer parasitären Kapazität, die zwischen den Schreib­ datenleitungen 31A und 32A ausgebildet ist, ungünstig beein­ flußt. Dasselbe gilt für die Lesedatenleitung 33B.

Eine parasitäre Kapazität entwickelt sich zwischen der Schreibdatenleitung 31B, Lesedatenleitung 33B und Schreibda­ tenleitung 32B, die eine Gruppe von Bitleitungen für den B-Anschluß bilden, und der Lesedatenleitung 33A. Jedoch ist, da die Gruppe von Bitleitungen für den B-Anschluß nicht be­ nachbart der Lesedatenleitung 33A ist, der Wert der parasi­ tären Kapazität klein. Folglich ist, wenn das Potential auf der Lesedatenleitung 33A in Abhängigkeit von Daten, die in einer zugehörigen Speicherzelle gespeichert sind, variiert, selbst wenn die Potentiale auf der Gruppe von Bitleitungen für den B-Anschluß stark variieren, der ungünstige Effekt so klein, daß er kein Problem darstellt. Der ungünstige Effekt einer starken Variation im Potential auf einer Lesedatenlei­ tung auf die andere Lesedatenleitung auf Grund einer zwi­ schen den Lesedatenleitungen 33A und 33B gebildeten parasi­ tären Kapazität, die ein Problem beim Stand der Technik dar­ stellt, der im Zusammenhang mit den Fig. 2A und 2B be­ schrieben wurde, wird auf ein solches Ausmaß minimiert, daß kein Problem auftritt.

Wie oben angegeben wurde, wird gemäß der Gestaltung von Bitleitungen bei der ersten Ausführung, wenn das Potential auf einer Lesedatenleitung stark in Abhängigkeit von Daten, die in einem zugehörigen Speicher gespeichert sind, vari­ iert, ein ungünstiger Effekt der anderen Lesedatenleitung minimiert. Eine Störung wird daher nicht auftreten.

Bei der Konfiguration der ersten Ausführung wird, wenn eine Leistungsleitung auf oder/und unter die Lesedatenlei­ tungen 33A und 33B verlegt ist, wie später beschrieben wird, der Wert einer parasitären Kapazität, die zwischen der Lese­ datenleitung und der anderen Gruppe von Bitleitungen, die nicht benachbart der Lesedatenleitung ist, gebildet wird, minimiert. Störungen, die von Variationen im Potential auf der anderen Gruppe von Bitleitungen erhalten werden, können weiter abgeschwächt werden.

Die Fig. 5A und 5B sind Diagramme, die eine Konfigura­ tion eines Mehrfachanschluß-Speichers der zweiten Ausführung zeigen. Die Fig. 5A zeigt die Schaltung eines Speicherzel­ lenteils, und die Fig. 5B zeigt eine Gestaltung in einer Bitleitungsschicht auf einer X-X'-Ebene des Speicherzellen­ teils, der in der Fig. 5A gezeigt ist. Die zweite Ausführung ist ein Mehrfachanschluß-Speicher, bei dem einer seiner An­ schlüsse ausschließlich zum Schreiben verwendet wird, und der andere davon ausschließlich zum Lesen verwendet wird. Die Konfiguration der zweiten Ausführung ist eine Konfigura­ tion, die durch Ausschließen der Wortleitungen 21A und 22B und der Bitleitungen 31B, 32B und 33A, die in der ersten Ausführung enthalten sind, und verlegen der Bitleitung 33B zwischen die Bitleitungen 31A und 32A realisiert ist.

Selbst bei der zweiten Ausführung ist die Lesedatenlei­ tung 33B zwischen den komplementären Schreibdatenleitungen 31A und 32A sandwichartig aufgenommen. Die komplementären Schreibdatenleitungen 31A und 32A arbeiten als Abschirmun­ gen, um den ungünstigen Effekt von Störungen auf die Leseda­ tenleitung 33A zu minimieren. Wenn auf verschiedene Spei­ cherzellen auf derselben Spalte zum Schreiben und Lesen durch zwei Anschlüsse zugegriffen wird, variieren die kom­ plementären Schreibdatenleitungen 31A und 32A gleichzeitig beim Lesen von Daten von der Speicherzelle auf die Leseda­ tenleitung 33B. Jedoch werden, da eines der Potentiale auf den komplementären Schreibdatenleitungen hoch gesteuert wird und das andere davon niedrig gesteuert wird, ungünstige Ef­ fekte auf die Lesedatenleitung ausgelöscht. Störungen, die auf der Lesedatenleitung auftreten, sind klein.

Die Fig. 6 ist ein Diagramm, das eine Gestaltung von Bitleitungen bei einem Mehrfachanschluß-Speicher der dritten Ausführung zeigt. Diese Ausführung ist derart, daß eine Lei­ stungsleitung VDD oder VSS auf die Lesedatenleitung 33B über eine Isolationsschicht 38 bei der Konfiguration der zweiten Ausführung gelegt ist. Ungünstige Effekte jeglicher anderer Komponenten, zum Beispiel der Signalleitungen 40, auf die Lesedatenleitung 33 können weiter minimiert werden.

Die Fig. 7A und 7B sind Diagramme, die eine Konfigura­ tion eines Mehrfachanschluß-Speichers der vierten Ausführung zeigen. Die Fig. 7A zeigt die Schaltung eines Speicherzel­ lenteils, und die Fig. 7B zeigt eine Gestaltung in einer Bitleitungsschicht auf einer X-X'-Ebene des Speicherzellen­ teils, der in der Fig. 7A gezeigt ist. Die vierte Ausführung ist ein Mehrfachanschluß-Speicher, dessen A-Anschluß zum Schreiben und Lesen verwendet wird, und dessen B-Anschluß ausschließlich zum Lesen verwendet wird. Ein Zugriff, der durch den A-Anschluß erreicht werden soll, wird bewirkt durch Aktivieren der Wortleitung (WLA) 23 und Einschalten der NMOSFETs 12A und 13A. Zum Schreiben wird ein zugehöriger Schreibverstärker aktiviert, um Lese-/Schreibdatenleitungen 36A und 37A, die wechselseitig komplementär sind, in Zustän­ de proportional zu geschriebenen Daten zu bringen. Während des Lesens variieren die Potentiale auf den Lese-/Schreibda­ tenleitungen 36A und 37A, um eine Potentialdifferenz gemäß dem Zustand der Speicherzelle 11 zu erzeugen, die Daten speichert. Die Potentialdifferenz wird durch Verstärkung durch einen Leseverstärker 8 eines komplementären Gegenen­ takttyps intensiviert, ähnlich dem, der in der Fig. 8 ge­ zeigt ist. Der komplementäre Gegentaktleseverstärker 81 ist bereits bekannt. Die Beschreibung des komplementären Gegen­ taktverstärkers wird weggelassen. Ein Zugriff, der durch den B-Anschluß erlangt werden soll, wird bewirkt durch Aktivie­ ren der Wortleitung (WLB) 24 und Einschalten des NMOSFETs 15B. Wie bei der ersten Ausführung wird eine Ausgabe über einen Einzellesetyp-Leseverstärker 81B bereitgestellt.

Ein Unterschied der Konfiguration der vierten Ausfüh­ rung von der des Standes der Technik liegt in dem Punkt, daß, wie in den Fig. 7A und 7B gezeigt ist, in der Bitlei­ tungsschicht die Lese-/Schreibdatenleitungen 36A und 37A für den A-Anschluß nebeneinandergestellt sind, die Leistungslei­ tung VDD 35 zwischen die Lese-/Schreibdatenleitungen und die Lesedatenleitung 36B für den B-Anschluß gelegt ist, und die Leistungsleitungen VSS 34 auf beide Seiten dieser Bitleitun­ gen gelegt sind.

Gemäß der Gestaltung der Bitleitungen bei der vierten Ausführung, die in den Fig. 7A und 7B gezeigt ist, sind die Lese-/Schreibdatenleitungen 36A und 37A für den A-Anschluß und die Lesedatenleitung 36B für den B-Anschluß durch die Leistungsleitung VDD 35 abgeschirmt. Wenn ein Zugriff durch einen Anschluß erlangt wird, oder speziell, wenn ein Lesezu­ griff durch einen Anschluß erlangt wird, wird, selbst wenn das Potential auf der Lese-/Schreibdatenleitung für den an­ deren Anschluß variiert, der ungünstige Effekt von Störun­ gen, die von der Variation erhalten werden, minimiert.

Die Fig. 9A und 9B sind Diagramme, die eine Konfigura­ tion eines Mehrfachanschluß-Speichers der fünften Ausführung zeigen. Die Fig. 9A zeigt die Schaltung eines Speicherzel­ lenteils, und die Fig. 9B zeigt eine Gestaltung von Bitlei­ tungen. Die fünfte Ausführung ist ein Mehrfachanschluß- Speicher, dessen A-Anschluß zum Schreiben und Lesen verwen­ det wird, und dessen B-Anschluß ausschließlich zum Lesen verwendet wird. Ein Schreibzugriff oder ein Lesezugriff, der durch den A-Anschluß erlangt werden soll, wird bewirkt durch Verwendung einer anderen Wortleitung oder anderer Bitleitun­ gen. Die Konfiguration der fünften Ausführung ist äquivalent zu einer Konfiguration, die durch Ausschließen der Wortlei­ tung und komplementären Bitleitungen, die zum Schreiben von Daten durch den B-Anschluß verwendet werden, von der Konfi­ guration der ersten Ausführung realisiert wird.

Bei der fünften Ausführung sind, wie dargestellt ist, die komplementären Schreibdatenleitungen 31A und 32A für den A-Anschluß und die Lesedatenleitung 33A auf der linken Seite nebeneinandergelegt, und die Lesedatenleitung 33B für den B-Anschluß ist auf die rechte Seite gelegt. Die Leistungslei­ tung VDD 35 ist, wie die bei der vierten Ausführung, zwi­ schen der Gruppe aus den Schreibdatenleitungen 31A und 32A und der Lesedatenleitung 32A für den A-Anschluß und der Le­ sedatenleitung 33B für den B-Anschluß verlegt. Auf der rech­ ten Seite sind die komplementären Schreibdatenleitungen 31A und 32A angeordnet, um die Lesedatenleitung 33A sandwichar­ tig zwischen sich aufzunehmen. Wegen dieser Gestaltung wer­ den die Vorteile, die im Zusammenhang mit der ersten Ausfüh­ rung und vierten Ausführung beschrieben wurden, praktiziert. Bei der fünften Ausführung werden die NMOSFETs 14A und 14B, die zum Lesen verwendet werden, an denselben Anschluß des FFs 11 der Speicherzelle angeschlossen. Diese Verbindung bringt die Lasten auf dem FF 11 etwas ins Ungleichgewicht. Jedoch gibt es kein spezielles Problem hinsichtlich des Be­ triebs. Datenposten derselben Polarität werden auf die Lese­ datenleitungen 33A und 33B gelesen.

Die Fig. 10A und 10B sind Diagramme, die eine Konfigu­ ration eines Mehrfachanschluß-Speichers der sechsten Ausfüh­ rung zeigen. Die Fig. 10A zeigt eine Gestaltung von Spei­ cherzellen und eine Gestaltung von Wortleitungen und Bitlei­ tungen, und die Fig. 10B zeigt eine Konfiguration eines Speicherzellenteils.

Wie in der Fig. 10A gezeigt ist, werden zusätzlich zu den Wortleitungen und Bitleitungen, die in dem herkömmlichen Mehrfachanschluß-Speicher enthalten sind, Gemeinschaftslei­ tungen gelegt, die ein gegebenes Zwischenpotential haben. Wie in der Fig. 10B gezeigt ist, enthält jede Speicherzelle als Speicherelemente zwei aus einem ferroelektrischen Mate­ rial hergestellte Kondensatoren 111 und 112, die in Reihe miteinander angeschlossen sind und mit einem Knoten auf der Gemeinschaftsleitung 41 verbunden sind. Wenn eine Spannung an die Kondensatoren angelegt wird, werden die Kondensatoren polarisiert. Selbst wenn das Anlegen der Spannung gestoppt wird, wird die Polarisation erhalten. Somit arbeiten die Speicherelemente als nichtflüchtige Speicherelemente.

Zum Schreiben von Daten durch Verwenden des A-Anschlus­ ses wird ein Reihenauswahlsignal an die Wortleitung (WLA) 23 angelegt und werden die NMOSFETs 12A und 13A eingeschaltet. In diesem Zustand wird ein zugehöriger Schreibverstärker ak­ tiviert, um eines der Potentiale auf den komplementären Le­ se-/Schreibdatenleitungen (BLA und XBLA) 36A und 37A auf hoch und das andere davon auf niedrig zu steuern. Spannungen werden dann an die Kondensatoren 111 und 112 angelegt und über den Kondensatoren 111 und 112 gehalten. Zum Lesen wird ähnlich das Reihenauswahlsignal an die Wortleitung 23 ange­ legt und werden die NMOSFETs 12A und 13A eingeschaltet. Dies veranlaßt die Kondensatoren 111 und 112, an die komplementä­ ren Lese-/Schreibdatenleitungen 36A und 37A angeschlossen zu sein. Folglich werden Spannungen, die proportional den La­ dungsgrößen sind, die in den Kondensatoren 111 und 112 ge­ halten werden, auf den komplementären Lese-/Schreibdaten­ leitungen 36A und 37A erzeugt. Die Spannungen werden durch den komplementären Gegentaktleseverstärker, der in der Fig. 8 gezeigt ist, verstärkt und dann ausgegeben. Somit werden gespeicherte Daten gelesen. Dasselbe gilt für einen Zugriff, der durch Verwenden des B-Anschlusses erlangt werden soll. Der Zugriff, der durch Verwenden des B-Anschlusses erlangt werden soll, kann parallel zu einem Zugriff bewirkt werden, der durch Verwenden des A-Anschlusses erlangt werden soll.

Jedoch werden bei dem Mehrfachanschluß-Speicher der sechsten Ausführung während eines Lesens Spannungen auf den komplementären Lese-/Schreibdatenleitungen 36A und 37A ent­ sprechend den Größen der Ladungen, die in den Kondensatoren 111 und 112 gehalten werden, erzeugt. Um eine Störung am Auftreten während einer Verstärkung durch einen Leseverstär­ ker zu hindern, müssen die Spannungen, die auf den komple­ mentären Lese-/Schreibdatenleitungen 36A und 37A erzeugt werden, groß genug sein. Speziell zum Erreichen eines Hoch­ geschwindigkeitslesens müssen Spannungen gleich zu oder grö­ ßer als eine(r) gegebene(n) Größe auf den komplementären Le­ se-/Schreibdatenleitungen 36A und 37A für eine kurze Zeitpe­ riode erzeugt werden. Dies wirft ein Problem auf, wenn die Lesegeschwindigkeit hoch ist. Die siebte Ausführung, die un­ ten beschrieben werden soll, versucht dieses Problem zu lö­ sen.

Die Fig. 11 ist ein Diagramm, das eine Konfiguration eines Mehrfachanschluß-Speichers der siebten Ausführung zeigt, wobei eine Konfiguration eines Speicherzellenteils und eine Gestaltung von Wortleitungen und Bitleitungen ge­ zeigt sind. Der Mehrfachanschluß-Speicher der siebten Aus­ führung ist ein Mehrfachanschluß-Speicher, der durch Substi­ tuieren von zwei ferroelektrischen Kondensatoren 111 und 112 für die Speicherzelle 11 in dem Mehrfachanschluß-Speicher der vierten Ausführung realisiert wird, die in der Fig. 7A gezeigt ist. Der A-Anschluß wird verwendet zum Lesen und Schreiben, und der B-Anschluß wird ausschließlich zum Lesen verwendet. Der komplementäre Gegentaktleseverstärker, der in der Fig. 8 gezeigt ist, wird eingesetzt. Der Mehrfachan­ schluß-Speicher der siebten Ausführung arbeitet in derselben Weise wie der Mehrfachanschluß-Speicher der vierten Ausfüh­ rung, mit der Ausnahme, daß der Mehrfachanschluß-Speicher der siebten Ausführung ein nichtflüchtiger Speicher ist, dessen gespeicherte Daten erhalten bleiben, selbst nachdem die Leistungsversorgung ausgeschaltet wurde. Bei dem Mehr­ fachanschluß-Speicher der siebten Ausführung sind es die NMOSFETs 14B und 16B, die Spannungen auf den komplementären Lese-/Schreibdatenleitungen 36A und 37A erzeugen. Spannun­ gen, die in den Kondensatoren 111 und 112 gehalten werden, werden verwendet, um die NMOSFETs 14B und 16B zu steuern. Große Ströme sind nicht erforderlich. Die Kapazitäten der Kondensatoren 111 und 112 können daher klein sein. Dies führt zu einer kleinen Speicherzelle. Folglich kann eine In­ tegration von Komponenten mit hoher Dichte erzielt werden.

Bei den Mehrfachanschluß-Speichern der sechsten und siebten Ausführungen, die in den Fig. 10A und 10B und der Fig. 11 gezeigt sind, werden zwei Kondensatoren, die aus ei­ nem ferroelektrischen Material gefertigt wurden, eingesetzt, komplementäre Lese-/Schreibdatenleitungen werden gelegt, und ein komplementärer Gegentaktleseverstärker wird aufgenommen. Halbleiterspeicher sind erforderlich, um eine Integration von Komponenten mit höherer Dichte zu realisieren. Die ach­ ten und neunten Ausführungen, die unten beschrieben werden sollen, werden durch Integrieren von Komponenten der Mehr­ fachanschluß-Speicher der sechsten und siebten Ausführungen mit einer hohen Dichte realisiert.

Die Fig. 12A und 12B sind Diagramme, die eine Konfigu­ ration eines Mehrfachanschluß-Speichers der achten Ausfüh­ rung zeigen. Die Fig. 12A zeigt eine Konfiguration eines Speicherzellenteils, und die Fig. 12B zeigt eine Gestaltung von Speicherzellen und eine Gestaltung von Wortleitungen und Bitleitungen.

Wie in der Fig. 12A gezeigt ist, ist der Mehrfachan­ schluß-Speicher der achten Ausführung realisiert durch Aus­ schließen des Kondensators 112, der NMOSFETs 13A und 13B und komplementärer Lese-/Schreibdatenleitungen 37A und 37B, die ein Paar von komplementären Lese-/Schreibdatenleitungen sind, von dem Mehrfachanschluß-Speicher der sechsten Ausfüh­ rung, die in der Fig. 10A gezeigt ist. Der Betrieb des Mehr­ fachanschluß-Speichers der achten Ausführung ist nahezu identisch jenem des Mehrfachanschluß-Speichers der sechsten Ausführung. Jedoch sind die Lese-/Schreibdatenleitungen nicht gegenseitig komplementär. Wenn ein komplementärer Ge­ gentaktleseverstärker eingesetzt wird, wie in der Fig. 12B gezeigt ist, ist eine Vergleichsspeicherzelle 42, die die­ selbe Konfiguration wie jede Speicherzelle hat, für jede Spalte enthalten. Eine Referenzspannung, die von der Ver­ gleichsspeicherzelle 42 ausgegeben wird, und eine Potential­ differenz zwischen den Lese-/Schreibdatenleitungen 36A und 36B werden verstärkt. Außerdem wird ein Einzellesetyp- Leseverstärker ähnlich dem, der in der Fig. 4 gezeigt ist, eingesetzt.

Die Fig. 13 ist ein Diagramm, das eine Konfiguration eines Speicherzellenteils eines Mehrfachanschluß-Speichers der neunten Ausführung und eine Gestaltung von Wortleitungen und Bitleitungen zeigt. Der Mehrfachanschluß-Speicher der neunten Ausführung ist realisiert durch Ausschließen des Kondensators 112, der NMOSFETs 13A, 16B und 17B und komple­ mentärer Lese-/Schreibdatenleitungen 37A und 37B, die ein Paar von komplementären Lese-/Schreibdatenleitungen sind, von dem Mehrfachanschluß-Speicher der siebten Ausführung, die in der Fig. 11 gezeigt ist. Somit wird eine Integration von Komponenten mit hoher Dichte erzielt. Eine weitere Be­ schreibung wird weggelassen.

Die Ausführungen der vorliegenden Erfindung wurden be­ schrieben, indem einige Mehrfachanschluß-Speicher als Bei­ spiele herangezogen wurden. Andere Arten von Mehrfachan­ schluß-Speichern sind verfügbar. Die vorliegende Erfindung kann bei diesen Mehrfachanschluß-Speichern erfüllt werden. Außerdem sind verschiedene Konfigurationen für die Mehr­ fachanschluß-Speicher vorstellbar. Die vorliegenden Erfin­ dung kann auch bei diesen Konfigurationen erfüllt werden.

Wie oben beschrieben wurde, wird gemäß der vorliegenden Erfindung der ungünstige Effekt von Störungen oder Rauschen auf eine Lesedatenleitung während eines Lesens minimiert. Eine Störung wird daher nicht auftreten während einer Ver­ stärkung durch einen Leseverstärker. Dies führt zu der ver­ besserten Zuverlässigkeit von Halbleiterspeichern. Ferner kann, da der ungünstige Effekt von Störungen oder Rauschen auf eine Lesedatenleitung während eines Lesens minimiert ist, unmittelbar nachdem ein Lesen abgeschlossen ist, eine Verstärkung durch einen Leseverstärker begonnen werden. Dies führt zu der verbesserten Lesegeschwindigkeit von Halblei­ terspeichern. Außerdem wird gemäß der vorliegenden Erfindung ein nichtflüchtiger Mehrfachanschluß-Speicher realisiert.

Claims (18)

1. Halbleiterspeicher, enthaltend:
eine Speicherzellenanordnung, die eine Mehrzahl von Speicherzellen hat, die in einer Anordnung festgelegt sind, und
eine Gruppe von Bitleitungen, die in der Richtung einer Spalte innerhalb jeder Speicherzelle in der Speicherzellen­ anordnung verlaufen und wenigstens einen Satz von komplemen­ tären Schreibdatenleitungen und eine Lesedatenleitung ent­ halten,
welche komplementären Schreibdatenleitungen angeordnet sind, um die Lesedatenleitung sandwichartig zwischen sich aufzunehmen.

2. Halbleiterspeicher nach Anspruch 1, dadurch ge­ kennzeichnet, daß ferner eine Mehrzahl von Anschlüssen ent­ halten ist, durch welche auf verschiedene Speicherzellen in der Speicherzellenanordnung parallel zugegriffen wird, wobei die Gruppe von Bitleitungen in eine Mehrzahl von Gruppen un­ terteilt ist, die der Mehrzahl von Anschlüssen zugeordnet sind.

3. Halbleiterspeicher nach Anspruch 2, dadurch ge­ kennzeichnet, daß einer der Mehrzahl von Anschlüssen ein er­ ster Anschluß ist, der ausschließlich zum Schreiben verwen­ det wird, und der andere davon ein zweiter Anschluß ist, der ausschließlich zum Lesen verwendet wird, und daß die Gruppe von Bitleitungen komplementäre Schreibdatenleitungen, die dem ersten Anschluß zugeordnet sind, und eine Lesedatenlei­ tung enthält, die dem zweiten Anschluß zugeordnet ist, und welche Lesedatenleitung, die dem zweiten Anschluß zugeordnet ist, zwischen den komplementären Schreibdatenleitungen sand­ wichartig aufgenommen ist, die dem ersten Anschluß zugeord­ net sind.

4. Halbleiterspeicher nach Anspruch 2, dadurch ge­ kennzeichnet, daß wenigstens eine der Mehrzahl von Gruppen komplementäre Schreibdatenleitungen und eine Lesedatenlei­ tung enthält, die zwischen den komplementären Schreibdaten­ leitungen sandwichartig aufgenommen ist.

5. Halbleiterspeicher nach Anspruch 4, dadurch ge­ kennzeichnet, daß einer der Mehrzahl von Anschlüssen ein er­ ster Anschluß ist, der zum Lesen und Schreiben verwendet wird, und ein anderer davon ein zweiter Anschluß ist, der zum Lesen und Schreiben verwendet wird, und daß die Gruppe von Bitleitungen in eine erste Gruppe von Bitleitungen für den ersten Anschluß, die erste komplementäre Schreibdaten­ leitungen, die dem ersten Anschluß zugeordnet sind, und eine erste Lesedatenleitung enthält, die sandwichartig zwischen den ersten komplementären Schreibdatenleitungen aufgenommen ist, und eine zweite Gruppe von Bitleitungen für den zweiten Anschluß unterteilt ist, die zweite komplementäre Schreibda­ tenleitungen, die dem zweiten Anschluß zugeordnet sind, und eine zweite Lesedatenleitung enthält, die sandwichartig zwi­ schen den zweiten komplementären Schreibdatenleitungen auf­ genommen ist.

6. Halbleiterspeicher nach Anspruch 4, dadurch ge­ kennzeichnet, daß einer der Mehrzahl von Anschlüssen ein er­ ster Anschluß ist, der zum Lesen und Schreiben verwendet wird, und ein anderer davon ein zweiter Anschluß ist, der ausschließlich zum Lesen verwendet wird, und daß die Gruppe von Bitleitungen aus einer ersten Gruppe von Bitleitungen für den ersten Anschluß, die erste komplementäre Schreibda­ tenleitungen, die dem ersten Anschluß zugeordnet sind, und eine erste Lesedatenleitung enthält, die sandwichartig zwi­ schen den ersten komplementären Schreibdatenleitungen aufge­ nommen ist, und einer zweiten Lesedatenleitung besteht, die dem zweiten Anschluß zugeordnet ist.

7. Halbleiterspeicher nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß ferner eine Leistungsleitung enthalten ist, die verlegt ist, um die Mehrzahl von Gruppen voneinander zu trennen.

8. Halbleiterspeicher nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß ferner eine Leistungslei­ tungsführung enthalten ist, die wenigstens über oder unter der Lesedatenleitung verlegt ist.

9. Halbleiterspeicher, enthaltend:
eine Speicherzellenanordnung, die eine Mehrzahl von Speicherzellen hat, die in einer Anordnung festgelegt sind, und
eine Gruppe von Bitleitungen, die in der Richtung einer Spalte innerhalb jeder Speicherzelle in der Speicherzellen­ anordnung verlaufen und in eine Mehrzahl von Gruppen unter­ teilt sind,
welcher Halbleiterspeicher ferner Leistungsleitungen enthält, die zum Separieren der Untergruppen der Gruppe von Bitleitungen voneinander verlegt sind.

10. Halbleiterspeicher nach Anspruch 9, dadurch ge­ kennzeichnet, daß ferner eine Mehrzahl von Anschlüssen ent­ halten ist, durch welche auf verschiedene Speicherzellen in der Speicherzellenanordnung parallel zugegriffen wird, wobei die Gruppe von Bitleitungen in eine Mehrzahl von Gruppen un­ terteilt ist, die der Mehrzahl von Anschlüssen zugeordnet sind, wobei einer der Mehrzahl von Anschlüssen ein erster Anschluß ist, der zum Lesen und Schreiben verwendet wird, und ein anderer davon ein zweiter Anschluß ist, der aus­ schließlich zum Lesen verwendet wird, welche Gruppe von Bit­ leitungen erste komplementäre Lese-/Schreibdatenleitungen, die dem ersten Anschluß zugeordnet sind, und eine zweite Le­ sedatenleitung enthält, die dem zweiten Anschluß zugeordnet ist, und eine Leistungsleitung zwischen den ersten komple­ mentären Lese-/Schreibdatenleitungen und der zweiten Leseda­ tenleitung verlegt ist.

11. Halbleiterspeicher nach Anspruch 9 oder 10, da­ durch gekennzeichnet, daß ferner eine Leistungsleitungsfüh­ rung enthalten ist, die über oder unter der Lesedatenleitung verlegt ist.

12. Halbleiterspeicher nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Speicherzelle ferroelek­ trische Kondensatoren und NMOSFETs enthält.

13. Halbleiterspeicher, enthaltend:
eine Speicherzellenanordnung, die eine Mehrzahl von Speicherzellen hat, die in einer Anordnung festgelegt sind, und
eine in der Richtung einer Spalte innerhalb jeder Spei­ cherzelle in der Speicherzellenanordnung verlaufende Gruppe von Bitleitungen, die zum parallelen Zugreifen auf verschie­ dene Speicherzellen in der Speicherzellenanordnung verwendet werden und in eine Mehrzahl von Gruppen unterteilt sind,
welche Speicherzelle ferroelektrische Kondensatoren und NMOSFETs enthält.

14. Halbleitervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß ferner eine Mehrzahl von Anschlüssen enthalten ist, durch welche auf verschiedene Speicherzellen in der Speicherzellenanordnung parallel zugegriffen wird, wobei die Mehrzahl von Gruppen der Mehrzahl von Anschlüssen zugeordnet ist.

15. Halbleiterspeicher nach Anspruch 13 oder 14, da­ durch gekennzeichnet, daß die Gruppe von Bitleitungen, die in die Mehrzahl von Gruppen unterteilt ist, zwei Paare von komplementären Lese-/Schreibdatenleitungen enthält, und die Speicherzelle zwei ferroelektrische Kondensatoren, die in Reihe miteinander verbunden sind, und vier oder mehr NMOSFETs enthält.

16. Halbleiterspeicher nach Anspruch 13 oder 14, da­ durch gekennzeichnet, daß die Gruppe von Bitleitungen, die in die Mehrzahl von Gruppen unterteilt ist, ein Paar von komplementären Lese-/Schreibdatenleitungen und ein Paar von komplementären Nur-Lese-Datenleitungen enthält, und die Speicherzelle zwei ferroelektrische Kondensatoren, die in Reihe miteinander verbunden sind, und sechs oder mehr NMOSFETs enthält.

17. Halbleiterspeicher nach Anspruch 13 oder 14, da­ durch gekennzeichnet, daß die Gruppe von Bitleitungen, die in die Mehrzahl von Gruppen unterteilt ist, zwei Lese-/Schreibdatenleitungen enthält, die Speicherzelle einen fer­ roelektrischen Kondensator und zwei oder mehr NMOSFETs ent­ hält, und eine Referenzzelle, die dieselbe Konfiguration wie die Speicherzelle hat, zum Ausgeben eines Referenzsignals enthalten ist, das mit Signalen verglichen werden soll, die von der Speicherzelle auf die Lese-/Schreibdatenleitungen gelesen werden.

18. Halbleitervorrichtung nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß die Gruppe von Bitleitungen, die in die Mehrzahl von Gruppen unterteilt ist, eine Lese-/Schreibdatenleitung und eine Nur-Lese-Datenleitung enthält, die Speicherzelle einen ferroelektrischen Kondensator und drei oder mehr NMOSFETs enthält, und eine Referenzzelle, die dieselbe Konfiguration wie die Speicherzelle hat, zum Ausge­ ben eines Referenzsignals enthalten ist, das mit einem Si­ gnal verglichen werden soll, das von der Speicherzelle auf die Lese-/Schreibdatenleitung oder die Nur-Lese-Datenleitung gelesen wird.