DE10110707B4

DE10110707B4 - Ferroelektrischer Speicher mit Referenzzellen-Auswahlschaltung und 2T1C-Speicherzellen

Info

Publication number: DE10110707B4
Application number: DE10110707A
Authority: DE
Inventors: Yasunari Hosoi
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-03-06
Filing date: 2001-03-06
Publication date: 2006-03-16
Anticipated expiration: 2021-03-07
Also published as: KR100614031B1; KR20010100803A; US6341082B2; US20010019498A1; JP2001250374A; DE10110707A1; JP3662163B2

Abstract

Ferroelektrischer Speicher mit:
– einem Speicherzellenarray mit mindestens drei Speicherzellen (FSk), von denen jede über einen ferroelektrischen Kondensator (FCk) zum Speichern von logisch „1" oder logisch „0", abhängig von der Richtung der spontanen Polarisation, und einen ersten Transistor (TAk) und einen zweiten Transistor (TBk) verfügt, die parallel mit einer Elektrode des ferroelektrischen Kondensators verbunden sind, dessen andere Elektrode mit einer Plattenleitung (PLk) verbunden ist;
– einer ersten Bitleitung (BLA), mit der die ferroelektrischen Kondensatoren der Speicherzellen über die ersten Transistoren (TAk) parallel verbunden sind;
– einer zweiten Bitleitung (BLB), mit der die ferroelektrischen Kondensatoren der mehreren Speicherzellen über die zweiten Transistoren (TBk) verbunden sind;
– einer ersten Wortleitung (WLA), die mit Gateelektroden der ersten Transistoren (TAk) verbunden ist, und einer zweiten Wortleitung (WLB), die mit Gateelektroden der zweiten Transistoren (TBk) verbunden ist;
einer Auswähleinrichtung (AB) zum beliebigen Auswählen zweier Speicherzellen innerhalb der gesamten Speicherzellen (FSk),...

Description

Die Erfindung betrifft einen ferroelektrischen Speichermit Referenzzellen-Auswahlschaltung und 2T1C-Speicherzellen.
Ferroelektrische Speicher unter Verwendung eines Ferroelektrikums für einen Kondensator wurden in den letzten Jahren dank ihrer Merkmale, wie nichtflüchtiger Speicherung und Schreib/Lese-Vorgängen mit hoher Geschwindigkeit, teilweise in den praktischen Gebrauch eingeführt.
Wenn an einen ferroelektrischen Kondensator ein elektrisches Feld abwechselnd in positiver und negativer Richtung angelegt wird, zeigt die sich ergebende Polarisation eine Hystereseschleife, wie sie in 6 dargestellt ist, in der die Abszisse das angelegte elektrische Feld repräsentiert und die Ordinate den Polarisationswert repräsentiert. Es ist erkennbar, dass der ferroelektrische Kondensator zwei remanente Polarisationswerte in Zuständen A und C beim angelegten elektrischen Feld Null aufweisen kann. Wenn dafür gesorgt wird, dass diese Remanenzwerte den Werten logisch "1" bzw. "0" entsprechen, können logische Daten in zwei Zuständen nichtflüchtig gespeichert werden.
Um auf diese Weise gespeicherte Daten mit einer an den mit Bitleitungen verbundenen ferroelektrischen Kondensator angelegten Spannung zu lesen, werden an die Bitleitungen elektrische Ladungen ausgegeben, wie sie durch Schalten oder Nichtschalten der Polarisation entsprechend dem gespeicherten Datenwert erzeugt werden, wodurch eine Signalspannung erzeugt wird und so der Datenwert gelesen werden kann. Auf diese Weise wird den Richtungen, in denen die Polarisation geschaltet bzw. nicht geschaltet wird, den Werten logisch "1" bzw. "0" zugeordnet. Es existieren zwei Verfahren zum Erkennen der Signalspannung.
Beim ersten Verfahren wird eine 2T2C-Zelle aus zwei ferroelektrischen Kondensatoren und zwei Transistoren dazu verwendet, einen logischen Datenwert zu speichern. In den Kondensatoren werden einander entgegengesetzte Datenwerte gespeichert, wobei die Kondensatoren mit einer ersten bzw. einer zweiten Bitleitung verbunden sind, und es wird die Signalspannung auf der ersten Bitleitung mit der auf der zweiten Bitleitung verglichen, um den gespeicherten Datenwert zu erkennen.
Beim zweiten Verfahren wird eine 1T1C-Zelle aus einem ferroelektrischen Kondensator und einem Transistor verwendet, und es ist eine Referenzzelle zum Erzeugen einer Bezugsspannung vorhanden, wobei eine auf einer ersten Bitleitung erzeugte Signalspannung und eine auf einer zweiten Bitleitung erzeug te Bezugsspannung miteinander verglichen werden, um den gespeicherten Datenwert zu erkennen. In diesem Fall ist die Bezugsspannung wünschenswerterweise eine mittlere Spannung zwischen der Signalspannung für den Wert logisch "1" und denjenigen für den Wert "0".
Um die Bezugsspannung zu erzeugen, wurden verschiedene Verfahren entwickelt, wie sie beispielsweise in JP-A-7-192476 und JP-A-7-93978 offenbart sind. Bei diesen Verfahren sind zwei ferroelektrische Kondensatoren mit identischem Aufbau, wie in einer Speicherzelle als Referenzzelle, vorhanden, um die Werte logisch "1" bzw. "0" zu speichern, und Spannungen, die sich aus dem Lesen der zwei Kondensatoren ergeben, werden gemittelt, wodurch eine mittlere Spannung erzeugt wird. Bei einem anderen Verfahren, wie es in JP-A-2-301093 angegeben ist, ist die Fläche eines eine Referenzzelle bildenden ferroelektrischen Kondensators verschieden von derjenigen einer Speicherzelle gemacht, und unter Ausnutzung dieser Tatsache wird eine Bezugsspannung erzeugt. Bei noch einem anderen Verfahren, wie es in JP-A-5-114741 angegeben ist, wird ein Kondensator unter Verwendung eines normalen paraelektrischen Films als Referenzzelle verwendet, und die Ausgangsspannung unter Ausnutzung gespeicherter Ladungen erhöht, um für eine mittlere Spannung zwischen der Signalspannung für den Wert logisch "1" und derjenigen für logisch "0" zu sorgen.
Eine 2T2C-Speicherzelle, bei der zwei Transistoren und zwei Kondensatoren für einen gespeicherten Datenwert benötigt werden, ist für hohe Integration ungeeignet. Bei einer 1T1C-Speicherzelle, bei der der Lesehub halb so groß wie bei einer 2T2C-Speicherzelle ist, müssen Signalspannungen und eine Bezugsspannung mit hoher Genauigkeit erzeugt werden.
Beim in JP-A-2-301093 offenbarten Verfahren, bei dem eine Referenzzelle mit einem Kondensator mit anderer Elektrodenfläche als in einer Speicherzelle verwendet wird, ist die Bezugsspannung durch den Kapazitätswert beim Schalten oder Nichtschalten der Polarisation bestimmt, was es erschwert, eine mittlere Spannung mit hoher Genauigkeit zu erzeugen. Da zwischen Datenzellen und Referenzzellen Unterschiede der Flächen der ferroelektrischen Kondensatoren bestehen, ist die Einstellung von Prozessbedingungen wegen Schwankungen der Kapazitätseigenschaften und dergleichen schwierig. Dasselbe Problem existiert beim in JP-A-5-114741 offenbarten Verfahren.
Ferner ist es beim Verfahren unter Verwendung von zwei Kondensatoren in einer Referenzzelle, wie in den Dokumenten JP-A-7-192476 und JP-A-7-93978 offenbart, theoretisch zwar möglich, eine mittlere Spannung zu erzeugen, jedoch muss die Referenzzelle jedesmal dann eine Bezugsspannung erzeugen, wenn mit demselben Zellenarray verbundene Datenzellen gelesen werden. Infolgedessen wird die Anzahl der Operationen mit einer Referenzzelle viel größer als diejenige für eine Datenzelle. Da ein Ferroelektrikum Beeinträchtigungen erfährt, die als Eindruck und Ermüdung bezeichnet werden, deren Ausmaß von der Anzahl von Lesevorgängen abhängt, beeinträchtigen die Referenzzellen, an denen mehr Lesevorgänge als an Datenzellen ausgeführt werden, eine größere Beeinträchtigung, was es unmöglich macht, eine mittlere Spannung korrekt zu erzeugen.
Die DE 198 33 570 A1 beschreibt unter anderem einen ferroelektrischen Speicher mit einem Speicherzellenfeld vom 2T1C-Typ. Dabei wird als Leseverstärker entweder ein Inverter verwendet, der eine hohe Betriebsgeschwindigkeit bei geringeren Anforderungen an die Genauigkeit ermöglicht, oder aber es wird ein Gegentaktleseverstärker mit einer separaten Vergleichsspeicherzelle eingesetzt.
Die US 5,424,977 beschreibt einen Leseverstärker mit zwei Eingängen und einer Dummyzelle, wobei eine 3T1C-DRAM-Referenzzelle den Referenzkondensator der Dummyzelle mit jedem der zwei Eingänge des Leseverstärkers verbinden kann.
Die US 5,978,252 beschreibt einen ferroelektrischen Speicher mit einem Speicherzellenarray vom 2T2C-Typ, jeweils zwei Bitleitungen und einem Leseverstärker, der die Spannungsdifferenz zwischen jeweils einer positiven und einer negativen Bitleitung verstärkt.
Die US 5,424,975 beschreibt einen Referenzschaltkreis für einen ferroelektrischen 1T1C-Speicher, der die Ladung zweier mit „1" und „0" beschriebener Referenzspeicherzellen auf eine Referenzbitleitung doppelter Kapazität schaltet.
Der Erfindung liegt die Aufgabe zugrunde, einen ferroelektrischen Speicher mit Referenzzellen zu schaffen, bei dem eine Beeinträchtigung von Referenzzellen, an denen mehr Lesevorgänge als an Datenzellen ausgeführt werden, unterdrückt werden kann und eine mittlere Spannung korrekt erzeugt werden kann.
Die vorstehende Aufgabe wird mit einem Speicher gemäß den unabhängigen Ansprüchen 1 und 2 gelöst.
Die Erfindung wird aus der nachfolgenden detaillierten Beschreibung und den beigefügten Zeichnungen, die beide nur veranschaulichend sind und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.
Wenn nachfolgend von einem Speicher die Rede ist, ist darunter immer ein ferroelektrischer Speicher zu verstehen, solange nichts Anderes angegeben ist.
1A und 1B sind Ansichten, die ein Zellenarray bzw. den Aufbau einer Zelle innerhalb der Struktur eines Speichers gemäß einem Ausführungsbeispiel der Erfindung zeigen;
2 ist eine Schnittansicht der Zellenstruktur beim Speicher des Ausführungsbeispiels;
3 ist ein Diagramm, das den Betriebsablauf bei einem Ausführungsbeispiel 2 der Erfindung zeigt;
4 ist ein Blockdiagramm, das die Struktur des Speichers gemäß dem Ausführungsbeispiel zeigt;
5 ist eine Ansicht, die den Betriebsablauf bei einem Ausführungsbeispiel 3 der Erfindung zeigt; und
6 ist ein Kurvenbild, das die Hystereseschleife eines Ferroelektrikums zeigt.
Nachfolgend wird die Erfindung anhand von durch die beigefügten Zeichnungen veranschaulichten Ausführungsbeispielen im Einzelnen beschrieben.
Ausführungsbeispiel 1
1A und 1B zeigen ein Zellenarray des Ausführungsbeispiels bzw. den Grundaufbau jeder der das Zellenarray bildenden Zellen. 1A zeigt dabei die Grundstruktur eines Zellenarrays, bei der ein Leseverstärker SA mit einem Bitleitungspaar BLA und BLB verbunden ist, mit denen n Zellen FS1, FS2, ... FSn verbunden sind. 1B zeigt die Grundstruktur einer Zelle FSk, wobei eine Plattenleitung PLK mit der Elektrode auf einer Seite eines ferroelektrischen Kondensators FCk, während dessen andere Elektrode mit der Bitleitung BLA und der Bitleitung BLB über einen Transistor TAk bzw. einen Transistor TBk verbunden ist. Mit Gateelektroden der Transistoren TAk, TBk sind Wortleitungen WLAk bzw. WLBk verbunden.
2 ist eine Ansicht, die den Aufbau einer Speicherzelle im Schnitt zeigt. Ein ferroelektrischer Kondensator ist so aufgebaut, dass ein ferroelektrischer Isolierfilm FE zwischen eine untere Elektrode BE und einer obere Elektrode TE eingebettet ist, wobei die obere Elektrode TE mit der Plattenleitung PL verbunden ist und die untere Elektrode BE mit dem Sourcebereich So des Transistors verbunden ist. Als ferroelektrisches Material ist SrBi₂Ta₂O₉ (nachfolgend als SBT bezeichnet) verwendet, und als Elektrodenmaterialien sind Iridium (Ir) für die obere Elektrode, und Iridium und Tantalsiliciumnitrid (TaSiN) sind für die untere Elektrode verwendet. SBT, das über einen hohen Wert remanenter Polarisation (Remanenz) verfügt, wurde logische Binärinformation so zugeordnet, dass der logische Wert "1" derjenigen Richtung entsprach, in der die spontane Polarisation geschaltet wird, während logisch "0" der Richtung entsprach, in der keine spontane Polarisation geschaltet wird.
Der Transistor verfügt über einen Sourcebereich, zwei Gateelektroden GtA, GtB und zwei Drainbereiche DrA, DrB, wobei die Gateelektroden GtA, GtB mit den Wortleitung WLA bzw. WLB verbunden sind und die Drainbereiche DrA, DrB mit den Bitleitungen BLA, bzw. BLB verbunden sind.
Nachfolgend wird das Verfahren des ersten Ausführungsbeispiels der Erfindung zum Ansteuern des Speichers mit der Struktur der 1A und 1B beschrieben.
Zunächst sei in der Zelle FS1 der logische Wert "0" gespeichert, und in der Zelle FS2 sei der logische Wert "1" gespeichert, wobei diese als Referenzzellen ausgewählt sind. Um den in der Zelle FS3 gespeicherten logischen Datenwert zu lesen, werden die Wortleitungen WLA1, WLA2 ausgewählt, damit die Transistoren TA1, TA2 eingeschaltet werden, wobei zugleich die Plattenleitungen PL1, PL2 in den hohen Zustand gehen. So werden die Zellen FS1, FS2 mit der Bitleitung BLA kurzgeschlossen, um dadurch eine Bezugsspannung Vref zu erzeugen. Die Leitungskapazität der Bitleitung BLA und die Leitungskapazität der Bitleitung BLB sind voneinander verschieden, wobei im Beispielsfall die Einstellung so erfolgte, dass die Leitungskapazität der Bitleitung BLA doppelt so hoch wie diejenige der Bitleitung BLB war. Die auf diese Weise erzeugte Bezugsspannung Vref wurde eine mittlere Spannung zwischen einer Signalspannung VDL1 für logisch "1", wie auf der Bitleitung BLB erzeugt, und einer Signalspannung VLD0 für logisch "0".
Ferner wird auf der Bitleitung BLB eine Signalspannung erzeugt, wenn die Wortleitung WLB3 ausgewählt wird, der Transistor TB3 eingeschaltet ist und die Plattenleitung PL3 in den hohen Zustand gebracht ist.
Anschließend wird die Differenz zwischen der Spannung der Bitleitung BLA (Bezugsspannung) und der Spannung der Bitleitung BLB (Signalspannung) vom Leseverstärker SA erfasst und verstärkt. Anschließend werden die Datenwerte logisch "1" und logisch "0" erneut in die Referenzzellen FS1 bzw. FS2 eingespeichert, um so den Lesevorgang abzuschließen.
Es kann entweder der Prozess zum Erzeugen der Bezugsspannung oder der Prozess zum Erzeugen der Signalspannung als erster ausgeführt werden, oder sie können auch gleichzeitig ausgeführt werden. Außerdem kann die Zelle FS1 den Datenwert logisch "1" speichern, nachdem die Verstärkung durch den Leseverstärker erfolgte.
Ausführungsbeispiel 2
3 zeigt den Betriebsablauf bei einem Ausführungsbeispiel der Erfindung. Das Zellenarray und die Speicherzellenstruktur, wie sie bei diesem Ausführungsbeispiel verwendet werden, sind denen ähnlich, wie sie in den 1A und 1B dargestellt sind.
Nachfolgend wird das Ansteuerungsverfahren auf Grundlage dieses in 3 dargestellten Betriebsablaufs beschrieben.
Gemäß den 1A und 1B speichert die Zelle FS1 zunächst den Datenwert logisch "0", und die Zelle FS2 speichert den Datenwert logisch "1", wobei diese Zellen als Referenzzellen ausgewählt sind. Um den in der Zelle FS3 gespeicherten logischen Datenwert zu lesen, werden die Wortleitungen WLA1, WLA2, WLB1, WLB2 ausgewählt, so dass die Transistoren TA1, TA2, TB1, TB2 eingeschaltet werden, wodurch die Bitleitungen BLA und BLB miteinander kurzgeschlossen werden, wobei zugleich die Plattenleitungen PL1, PL2 auf den hohen Zustand gehen. So wird auf den Bitleitungen BLA und BLB eine Bezugs spannung Vref erzeugt (S201 in 3). In diesem Fall erfolgte die Einstellung dergestalt, dass die Leitungskapazität der Bitleitung BLA und diejenige der Bitleitung BLB gleich waren. Die auf diese Weise erzeugte Bezugsspannung Vref ist eine mittlere Spannung zwischen einer auf der Bitleitung BLB erzeugten Signalspannung VDL1 für logisch "1" und einer Signalspannung VDL0 für logisch "0".
Nachdem die Bezugsspannung erzeugt wurde, werden die Transistoren TA1, TA2, TB1, TB2 ausgeschaltet, wodurch die Bitleitungen BLA, BLB elektrisch voneinander getrennt werden (S202 in 3). Anschließend wird die Wortleitung WLB3 ausgewählt, der Transistor TB3 wird eingeschaltet, und die Plattenleitung PL3 wird in den hohen Zustand gebracht, wodurch auf der Bitleitung BLB eine Signalspannung erzeugt wird (S203 in 3).
Als Nächstes wird die Differenz zwischen der Spannung der Bitleitung BLA (Bezugsspannung) und der Spannung der Bitleitung BLB (Signalspannung) vom Leseverstärker SA erfasst und verstärkt (S204 in 3). Anschließend wird der Datenwert logisch "1" erneut in die Referenzzelle FS2 eingespeichert, um dadurch einen Lesevorgang abzuschließen (5205 in 3). Nach Verstärkung durch den Leseverstärker kann der Datenwert logisch "1" in die Zelle FS1 eingespeichert werden. In 5202 kann auch so vorgegangen werden, dass von den Transistoren TA1 und TA2 mindestens einer ausgeschaltet wird und von TB1 und TB2 ebenfalls mindestens einer ausgeschaltet wird.
Wie es aus dem Vorstehenden hervorgeht, weisen die Ausführungsbeispiele 1 und 2 voneinander verschiedene Merkmale auf. Beim Ansteuerungsverfahren gemäß dem Ausführungsbeispiel 1 ist Zugriff mit hoher Geschwindigkeit möglich, da der Prozess zum Erzeugen der Bezugsspannung und der Prozess zum Erzeugen der Signalspannung gleichzeitig ausgeführt wer den können. Beim Ansteuerungsverfahren gemäß dem Ausführungsbeispiel 2 ist die Einstellung von Prozessbedingungen erleichtert, da die paarigen Bitleitungen BLA und BLB mit derselben Leitungskapazität hergestellt werden können. Ferner ist bei diesem Ausführungsbeispiel zwar SBT als ferroelektrisches Material verwendet, und Iridium und Tantalsiliciumnitrid sind als Elektrodenmaterial verwendet, jedoch kann ohne Beschränkung hierauf jede beliebige Kombination von Materialien, die ferroelektrische Eigenschaften zeigen, verwendet werden.
Ausführungsbeispiel 3
4 zeigt ein schematisches Blockdiagramm eines erfindungsgemäßen Speichers. Bei diesem Ausführungsbeispiel besteht ein Zellenarray aus zehn ferroelektrischen Speicherzellen UA00 – UA09. Eine Adressenauswähleinrichtung AB verfügt über eine Referenzzellenadressen-Speichereinrichtung, eine Einrichtung zum Auswählen der Adressen einer Referenzzelle und eine zu lesenden Datenzelle sowie eine Umschaltstufe für die Referenzzelle und die Datenzelle, und sie führt Lese-und Schreibvorgänge für den Speicher aus.
Eine Referenzzellenadresse-Wandlereinrichtung RAC verfügt über eine Zugriffszählereinrichtung zum Zählen der für das Zellenarray ausgeführten Lesevorgänge und eine Umschaltvorgangsstartsignal-Ausgabeeinrichtung.
5 zeigt einen Betriebsablauf für einen Umschaltvorgang betreffend eine Referenzzelle beim Ausführungsbeispiel. Beim Betriebsablauf der 5 sind die Speicherzellen UA00 und UA01 vor einem Umschaltvorgang als Referenzzellen verwendet, während in den Speicherzellen UA02 und UA03 jeweils der Datenwert logisch "1" oder logisch "0" gespeichert ist. Wenn bei diesem Ausführungsbeispiel der Zugriffszähler den Wert der sechzehnten Potenz von 2 liest, gibt die Referenzzelleadresse-Wandlereinrichtung RAC ein Umschaltvorgang-Startsignal an die Adressenauswähleinrichtung AB aus, wodurch der Umschaltvorgang zwischen Referenzzellen und Datenzellen gestartet wird.
Wenn die Adressenauswähleinrichtung AB die Speicherzellen UA00 und UA01 als Referenzzellen verwendet, wählt sie die Speicherzelle UA02 als zu lesende Datenzelle aus und führt einen Lesevorgang gemäß dem Ausführungsbeispiel 1 oder 2 aus, um den gelesenen Datenwert in einen nicht dargestellten Speicherbereich ADR0 einzuspeichern (S301). Anschließend wählt die Adressenauswähleinrichtung AB, während sie weiterhin die Speicherzellen UA00 und UA01 als Referenzzellen verwendet, die Speicherzelle UA03 als zu lesende Datenzelle aus, und diese Zelle wird in ähnlicher Weise gelesen (S302).
Der Datenwert der gelesenen Speicherzelle UA03 wird in die Speicherzelle UA01 eingespeichert (S303). Als nächstes wird der im Speicherbereich ADR0 eingespeicherte Datenwert der Speicherzelle UA02 in die Speicherzelle UA00 eingespeichert (S304). Anschließend werden einander entgegengesetzte Daten in die Speicherzellen UA02 und UA03 eingespeichert (5305), und die Adressen der Speicherzellen UA02 und UA03 werden in die Referenzzellenadressen-Speichereinrichtung der Adressenauswähleinrichtung AB eingespeichert (S306).
Es wird davon ausgegangen, dass während des Umschaltvorgangs ein Zugriff von außen auf das Zellenarray verhindert wird. Auch ist beim vorliegenden Ausführungsbeispiel zwar die Zahl von Zugriffen für den Umschaltvorgang auf die sechzehnte Potenz von 2 eingestellt, jedoch ist die Erfindung nicht hierauf beschränkt. Wünschenswerterweise wird die Bezugszahl für die Zugriffe nicht größer als ein Drittel der Zahl der Zugriffe eingestellt, die es erlaubt, die Zuverlässigkeit der ferroelektrischen Speicherzellen aufrechtzuerhalten. Ferner verfügt das Zellenarray beim Ausführungsbeispiel über zehn Speicherzellen, jedoch ist die Erfindung nicht hierauf beschränkt, da sie auch bei größeren Speichern angewandt werden kann.
Obwohl bei diesem Ausführungsbeispiel die Anzahl von Zugriffen als Bezugsgröße für den Beginn des Umschaltvorgangs verwendet ist, ist es auch möglich, ferner eine Einrichtung anzubringen, die den Ermüdungsgrad der Referenzzellen erkennt, wie eine Zeiterfassungseinrichtung oder eine Vergleichseinrichtung für die spontane Polarisation, damit das Umschalten abhängig von der verstrichenen Zeit nach dem letzten Umschalten oder abhängig vom Ermüdungsgrad der ferroelektrischen Eigenschaften der Referenzzellen ausgeführt wird.
Obwohl das Ausführungsbeispiel für ein einzelnes Zellenarray beschrieben wurde, ist es auch möglich, dass Referenzzellen für mehrere Zellenarrays und Datenzellen gleichzeitig oder sequenziell dadurch umgeschaltet werden, dass die Anzahl der Zugriffe oder die Zugriffszeit auf mehrere Zellenarrays erfasst wird. Obwohl beim Ausführungsbeispiel SBT als ferroelektrisches Material verwendet ist, sind auch andere Ferroelektrizität zeigende Materialien anwendbar, wie Pb(Zr_xTi_1-x)O₃(PZT). Ferner ist zwar Iridium für die obere Elektrode und eine Schichtstruktur aus Iridium und Tantalsiliciumnitrid für die untere Elektrode verwendet, jedoch können auch andere Elektrodenmaterialien verwendet werden.
Wie vorstehend detailliert beschrieben, ist unter Verwendung der Erfindung ein zuverlässiges Aufrechterhalten für eine Anzahl von Lesevorgängen möglich, die nicht kleiner als die elfte Potenz von 10 ist, ohne dass es zu extremen Konzentrationen der Anzahl von Zugriffen auf spezielle Zellen im Zellenarray kommt. Demgemäß kann die Anzahl der Zugriffe in starkem Ausmaß erhöht werden, wodurch die Lebensdauer eines ferroelektrischen Speichers, d. h. dessen Nutzungsperiode, erhöht ist und auch die Zuverlässigkeit erhöht ist.
Durch Einstellen der Leitungskapazität von Bitleitungen, auf denen eine Bezugsspannung erzeugt wird, auf das Doppelte der Leitungskapazität von Bitleitungen, auf denen eine Signalspannung erzeugt wird, können der Prozess des Erzeugens der Bezugsspannung und der Prozess des Erzeugens der Signalspannung gleichzeitig ausgeführt werden, was Zugriff mit hoher Geschwindigkeit ermöglicht. Ferner wird die Einstellung der Prozessbedingungen dadurch weiter erleichtert, wenn die Bit-leitungskapazitäten der Bitleitung, auf der die Bezugsspannung erzeugt wird, und der Bitleitung, auf der die Signalspannung erzeugt wird, gleich gemacht werden.

Claims

Ferroelektrischer Speicher mit: – einem Speicherzellenarray mit mindestens drei Speicherzellen (FSk), von denen jede über einen ferroelektrischen Kondensator (FCk) zum Speichern von logisch „1" oder logisch „0", abhängig von der Richtung der spontanen Polarisation, und einen ersten Transistor (TAk) und einen zweiten Transistor (TBk) verfügt, die parallel mit einer Elektrode des ferroelektrischen Kondensators verbunden sind, dessen andere Elektrode mit einer Plattenleitung (PLk) verbunden ist; – einer ersten Bitleitung (BLA), mit der die ferroelektrischen Kondensatoren der Speicherzellen über die ersten Transistoren (TAk) parallel verbunden sind; – einer zweiten Bitleitung (BLB), mit der die ferroelektrischen Kondensatoren der mehreren Speicherzellen über die zweiten Transistoren (TBk) verbunden sind; – einer ersten Wortleitung (WLA), die mit Gateelektroden der ersten Transistoren (TAk) verbunden ist, und einer zweiten Wortleitung (WLB), die mit Gateelektroden der zweiten Transistoren (TBk) verbunden ist; einer Auswähleinrichtung (AB) zum beliebigen Auswählen zweier Speicherzellen innerhalb der gesamten Speicherzellen (FSk), die ein Speicherzellenarray bilden, als ein Referenzzellenpaar bildende Speicherzellen (FS1, FS2), wobei das Paar aus einer Speicherzelle (FS1), in der der Wert logisch „1" gespeichert ist, und einer Speicherzelle (FS2), in der der Wert logisch „0" gespeichert ist, besteht; einer Einrichtung zum Kurzschließen des Referenzzellenpaars (FS1, FS2) durch gleichzeitige Anwahl ihrer ersten Wortleitungen (WLA1, WLA2) über ihre ersten Transistoren (TA1, TA2) mit der ersten Bitleitung (BLA), um auf der ersten Bitleitung (BLA) eine den Referenzzellen entsprechende Referenzspannung zu erzeugen, wobei das Verhältnis der Leitungskapazität der ersten Bitleitung (BLA) zu der der zweiten Bitleitung (BLB) 1/2 ist und die Referenzspannung auf der ersten Bitleitung gleich einer mittleren Spannung zwischen einer Signalspannung (VDL1) für logisch „1" der zweiten Bitleitung (BLB) und einer Signalspannung (VLD0) für logisch „0" erzeugt wird, wobei zugleich die Plattenleitungen der beiden Referenzzellen in den hohen Zustand versetzt werden; und – einer Entscheidungseinrichtung zum Vergleichen der Spannung der ersten Bitleitung (BLA) und der Spannung der zweiten Bitleitung (BLB) miteinander, um zu erkennen, ob der Datenwert dem Wert logisch „1" oder logisch „0" entspricht; – wobei zur Bestimmung eines in einer als Datenzelle dienenden Speicherzelle (FS3) gespeicherten logischen Datenwertes deren Plattenleitung (PL3) in den hohen Zustand gebracht und deren zweite Wortleitung (WLB3) durch Einschalten ihres zweiten Transistors (TB3) ausgewählt wird, um auf der zweiten Bitleitung (BLB) eine Signalspannung zu erzeugen, welche dann in einem Leseverstärker (SA) mit der Referenzspannung der ersten Bitleitung verglichen wird; und – wobei nach dem Lesevorgang die Datenwerte logisch „1" bzw. logisch „0" erneut in die Referenzzellen (FS2, FS1) eingespeichert werden.
Ferroelektrischer Speicher mit: – einem Speicherzellenarray mit mindestens drei Speicherzellen (FSk), von denen jede über einen ferroelektrischen Kondensator (FCk) zum Speichern von logisch „1" oder logisch „0", abhängig von der Richtung der spontanen Polarisation, und einen ersten Transistor (TAk) und einen zweiten Transistor (TBk) verfügt, die parallel mit einer Elektrode des ferroelektrischen Kondensators verbunden sind, dessen andere Elektrode mit einer Plattenleitung (PLk) verbunden ist; – einer ersten Bitleitung (BLA), mit der die ferroelektrischen Kondensatoren der Speicherzellen über die ersten Transistoren (TAk) parallel verbunden sind; – einer zweiten Bitleitung (BLB), mit der die ferroelektrischen Kondensatoren der mehreren Speicherzellen über die zweiten Transistoren (TBk) verbunden sind; – einer ersten Wortleitung (WLA), die mit Gateelektroden der ersten Transistoren (TAk) verbunden ist, und einer zweiten Wortleitung (WLB), die mit Gateelektroden der zweiten Transistoren (TBk) verbunden ist; einer Auswähleinrichtung (AB) zum beliebigen Auswählen zweier Speicherzellen innerhalb der gesamten Speicherzellen (FSk), die ein Speicherzellenarray bilden, als ein Referenzzellenpaar bildende Speicherzellen (FS1, FS2), wobei das Paar aus einer Speicherzelle (FS2), in der der Wert logisch „1" gespeichert ist, und einer Speicherzelle (FS1), in der der Wert logisch „0" gespeichert ist, besteht; einer Einrichtung zum Kurzschließen des Referenzzellenpaars (FS1, FS2) durch gleichzeitige Anwahl ihrer Wortleitungen (WLA1, WLA2, WLB1, WLB2) über ihre Transistoren (TA1, TA2, TB1, TB2) mit der ersten Bitleitung (BLA), um auf beiden Bitleitungen (BLA, BLB) eine den Referenzzellen entsprechende Referenzspannung zu erzeugen, wobei die erste Bitleitung (BLA) und die zweite Bitleitung (BLB) die selbe Leitungskapazität aufweisen und die Referenzspannung auf der ersten Bitleitung gleich einer mittleren Spannung zwischen einer Signalspannung (VDL1) für logisch „1" und einer Signalspannung (VLD0)für logisch „0" erzeugt wird, wobei zugleich die Plattenleitungen der beiden Referenzzellen in den hohen Zustand versetzt werden; und – einer Entscheidungseinrichtung (SA) zum Vergleichen der Spannung der ersten Bitleitung (BLA) und der Spannung der zweiten Bitleitung (BLB) miteinander, um zu erkennen, ob der Datenwert dem Wert logisch „1" oder logisch „0" entspricht; – wobei zur Bestimmung eines in einer ausgewählten, als Datenzelle dienenden Speicherzelle (FS3) gespeicherten logischen Datenwertes zunächst die Referenzspannung auf beiden Bitleitungen (BLA, BLB) erzeugt wird, dann die Transistoren (TA1, TA2, TB1, TB2) der beiden Referenzzellen zum elektrischen Trennen der beiden Bitleitungen ausgeschaltet werden, nachfolgend die Plattenleitung (PL3) der abzufragenden Speicherzelle (FS3) in den hohen Zustand gebracht und deren zweite Wortleitung (WLB3) durch Einschalten ihres zweiten Transistors (TB3) ausgewählt wird, um auf der zweiten Bitleitung (BLB) eine Signalspannung zu erzeugen, welche dann in einem Leseverstärker (SA) mit der Referenzspannung der ersten Bitleitung verglichen wird; und – wobei nach dem Lesevorgang die Datenwerte logisch „1" bzw. logisch „0" erneut in die Referenzzellen (FS2, FS1) eingespeichert werden.
Ferroelektrischer Speicher nach Anspruch 1 oder 2, gekennzeichnet durch eine Entscheidungseinrichtung (RAC) zum Erkennen des Ermüdungsgrads des Referenzzellenpaars (FS1, FS2).
Ferroelektrischer Speicher nach Anspruch 3, dadurch gekennzeichnet, dass die Entscheidungseinrichtung (RAC) zum Erkennen des Ermüdungsgrads die Anzahl der Zugriffe auf ein Speicherzellenarray oder die Zugriffsdauer für ein Speicherzellenarray erfasst oder den Grad spontaner Polarisation misst.
Ferroelektrischer Speicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass dann, wenn die Entscheidungseinrichtung (RAC)entscheidet, dass der Ermüdungsgrad des Referenzzellenpaars (FS1, FS2) ein vorgegebenes Ausmaß übersteigt, die Auswähleinrichtung (AB) andere zwei Speicherzellen als ein Referenzzellenpaar auswählt.