JP2001250374A - 強誘電体メモリ及びその駆動方法 - Google Patents
強誘電体メモリ及びその駆動方法Info
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Abstract
(57)【要約】
【課題】 同一のセルアレイに接続された各データセル
を読み出す毎にダミーセルは参照電位を発生させる必要
があり、データセルと比較して読み出し回数の多いダミ
ーセルのみ劣化が進み、正しく中間電位を発生させるこ
とができなくなる。 【解決手段】 強誘電体キャパシタと、強誘電体キャパ
シタの一方の電極と並列的に接続されている第１のトラ
ンジスタ及び第2のトランジスタとから成るメモリセル
を少なくとも3つ以上備えたメモリセルアレイを有し、
メモリセルの各強誘電体キャパシタが第1トランジスタ
を介して並列的に接続されている第1のビットライン
と、複数のメモリセルの各強誘電体キャパシタが第2の
トランジスタを介して接続されている第2のビットライ
ンを有し、該第1ビットラインの電位と第2のビットライ
ンの電位との比較することにより、論理「１」又は論理
「０」を判断する手段を有する。
を読み出す毎にダミーセルは参照電位を発生させる必要
があり、データセルと比較して読み出し回数の多いダミ
ーセルのみ劣化が進み、正しく中間電位を発生させるこ
とができなくなる。 【解決手段】 強誘電体キャパシタと、強誘電体キャパ
シタの一方の電極と並列的に接続されている第１のトラ
ンジスタ及び第2のトランジスタとから成るメモリセル
を少なくとも3つ以上備えたメモリセルアレイを有し、
メモリセルの各強誘電体キャパシタが第1トランジスタ
を介して並列的に接続されている第1のビットライン
と、複数のメモリセルの各強誘電体キャパシタが第2の
トランジスタを介して接続されている第2のビットライ
ンを有し、該第1ビットラインの電位と第2のビットライ
ンの電位との比較することにより、論理「１」又は論理
「０」を判断する手段を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ及
びその駆動方法に関するものである。
びその駆動方法に関するものである。
【０００２】
【従来の技術】強誘電体をキャパシタに用いた強誘電体
メモリは不揮発性、高速書き込み・読み出し可能など優
れた特徴を持っており、近年、一部実用化にまで至って
いる。
メモリは不揮発性、高速書き込み・読み出し可能など優
れた特徴を持っており、近年、一部実用化にまで至って
いる。
【０００３】強誘電体キャパシタに正負の方向に繰り返
し電界を印加すると横軸を印加電界、縦軸を分極値とす
れば、図６のように分極はヒステリシス曲線を描き、印
加電界０の状態でＡの状態とＣ状態の２通りの残留分極
値を持つことができる。これらの残留分極値を論理
「１」及び論理「０」に対応させることで、２値の論理
データを不揮発に記憶することができる。
し電界を印加すると横軸を印加電界、縦軸を分極値とす
れば、図６のように分極はヒステリシス曲線を描き、印
加電界０の状態でＡの状態とＣ状態の２通りの残留分極
値を持つことができる。これらの残留分極値を論理
「１」及び論理「０」に対応させることで、２値の論理
データを不揮発に記憶することができる。
【０００４】このように記憶されたデータを読み出す際
には、ビットラインに接続された強誘電体キャパシタに
電圧を印加し、記憶されたデータに従って分極が反転或
いは非反転することによって発生する電荷をビットライ
ンに出力し、信号電位を発生させることで行い、分極が
反転或いは非反転する方向を各々論理「１」或いは論理
「０」の情報と対応させる。信号電位の判定方法には２
つのタイプが考えられる。
には、ビットラインに接続された強誘電体キャパシタに
電圧を印加し、記憶されたデータに従って分極が反転或
いは非反転することによって発生する電荷をビットライ
ンに出力し、信号電位を発生させることで行い、分極が
反転或いは非反転する方向を各々論理「１」或いは論理
「０」の情報と対応させる。信号電位の判定方法には２
つのタイプが考えられる。
【０００５】第1のタイプは１つの論理情報を記憶する
ために２つの強誘電体キャパシタと２つのトランジスタ
で構成したセル（２Ｔ２Ｃ）を有し、キャパシタには互
いに逆の情報を記憶させ、各々のキャパシタを第1のビ
ットラインと第2のビットラインに接続して第1のビット
ラインの信号電位と第2のビットラインの信号電位とを
比較して判定する。
ために２つの強誘電体キャパシタと２つのトランジスタ
で構成したセル（２Ｔ２Ｃ）を有し、キャパシタには互
いに逆の情報を記憶させ、各々のキャパシタを第1のビ
ットラインと第2のビットラインに接続して第1のビット
ラインの信号電位と第2のビットラインの信号電位とを
比較して判定する。
【０００６】第2のタイプは1つの強誘電体キャパシタと
１つのトランジスタで構成したセル（１Ｔ１Ｃ）を用
い、参照電位を発生させるダミーセルを備え、第1のビ
ットラインに発生させた信号電位と第2のビットライン
に発生させた参照電位を比較して判定する。この時、参
照電位は論理「１」の信号電位と論理「０」の信号電位
の丁度中間電位が望ましい。
１つのトランジスタで構成したセル（１Ｔ１Ｃ）を用
い、参照電位を発生させるダミーセルを備え、第1のビ
ットラインに発生させた信号電位と第2のビットライン
に発生させた参照電位を比較して判定する。この時、参
照電位は論理「１」の信号電位と論理「０」の信号電位
の丁度中間電位が望ましい。
【０００７】参照電位の発生方法には、様々な方法が考
えられており、例えば特開平７−１９２４７６号公報、
特開平７−９３９７８号公報に開示されたものがある。
即ち、ダミーセルとしてメモリセルと同じ構成の２つの
強誘電体キャパシタに論理「１」と論理「０」とを記憶
させ、両キャパシタを読み出したときの電位を平均化す
ることによって、中間電位を発生させる方法がある。ま
た、特開平２−３０１０９３号公報に開示されたよう
に、ダミーセルを構成する強誘電体キャパシタの面積を
メモリセルのキャパシタ面積と異ならしめ、これを用い
て参照電位を発生させる方法がある。また、特開平５−
１１４７４１号公報に開示されたように、ダミーセルと
して通常の常誘電体膜を用いたキャパシタを用い、蓄積
電荷を利用して、出力電位を昇圧して、論理「１」の信
号電位と論理「０」の信号電位の中間電位とする方法が
ある。
えられており、例えば特開平７−１９２４７６号公報、
特開平７−９３９７８号公報に開示されたものがある。
即ち、ダミーセルとしてメモリセルと同じ構成の２つの
強誘電体キャパシタに論理「１」と論理「０」とを記憶
させ、両キャパシタを読み出したときの電位を平均化す
ることによって、中間電位を発生させる方法がある。ま
た、特開平２−３０１０９３号公報に開示されたよう
に、ダミーセルを構成する強誘電体キャパシタの面積を
メモリセルのキャパシタ面積と異ならしめ、これを用い
て参照電位を発生させる方法がある。また、特開平５−
１１４７４１号公報に開示されたように、ダミーセルと
して通常の常誘電体膜を用いたキャパシタを用い、蓄積
電荷を利用して、出力電位を昇圧して、論理「１」の信
号電位と論理「０」の信号電位の中間電位とする方法が
ある。
【０００８】
【発明が解決しようとする課題】上述の２Ｔ２Ｃ型メモ
リセルでは、1つの記憶情報に対し、２つのトランジス
タと２つのキャパシタとを必要とするため、高集積化に
向かない。また、１Ｔ１Ｃ型メモリセルでは、２Ｔ２Ｃ
型メモリセルに比べて読み出しマージンが半分であるた
め、高い精度で信号電位及び参照電位を発生させる必要
がある。
リセルでは、1つの記憶情報に対し、２つのトランジス
タと２つのキャパシタとを必要とするため、高集積化に
向かない。また、１Ｔ１Ｃ型メモリセルでは、２Ｔ２Ｃ
型メモリセルに比べて読み出しマージンが半分であるた
め、高い精度で信号電位及び参照電位を発生させる必要
がある。
【０００９】しかしながら、特開平２−３０１０９３号
公報に開示されたような、メモリセルと電極面積の異な
るキャパシタを有するダミーセルを用いる方法では、分
極の反転時又は非反転時のいずれか一方の容量値に基づ
いて参照電位が決まるため、精度の高い中間電位を発生
させることは非常に難しい。また、ダミーセルの強誘電
体キャパシタのデータセルの強誘電体キャパシタの面積
が異なるために、容量特性のばらつきなどにより、プロ
セス条件設定が困難になる。このような問題は特開平５
−１１４７４１号公報に開示された方法においても同様
である。
公報に開示されたような、メモリセルと電極面積の異な
るキャパシタを有するダミーセルを用いる方法では、分
極の反転時又は非反転時のいずれか一方の容量値に基づ
いて参照電位が決まるため、精度の高い中間電位を発生
させることは非常に難しい。また、ダミーセルの強誘電
体キャパシタのデータセルの強誘電体キャパシタの面積
が異なるために、容量特性のばらつきなどにより、プロ
セス条件設定が困難になる。このような問題は特開平５
−１１４７４１号公報に開示された方法においても同様
である。
【００１０】更に、特開平７−１９２４７６号公報、特
開平７−９３９７８号公報に開示された２つのキャパシ
タをダミーセルとして用いる方法では、中間電位を発生
させることは原理的に可能であるが、同一のセルアレイ
に接続された各データセルを読み出す毎にダミーセルは
参照電位を発生させる必要がある。このため、ダミーセ
ルの動作回数はデータセルの動作回数と比べて非常に多
くなる。強誘電体には、インプリントやファティーグと
呼ばれる読み出し回数に依存した劣化があるため、デー
タセルと比較して読み出し回数の多いダミーセルのみ劣
化が進み、正しく中間電位を発生させることができなく
なる。
開平７−９３９７８号公報に開示された２つのキャパシ
タをダミーセルとして用いる方法では、中間電位を発生
させることは原理的に可能であるが、同一のセルアレイ
に接続された各データセルを読み出す毎にダミーセルは
参照電位を発生させる必要がある。このため、ダミーセ
ルの動作回数はデータセルの動作回数と比べて非常に多
くなる。強誘電体には、インプリントやファティーグと
呼ばれる読み出し回数に依存した劣化があるため、デー
タセルと比較して読み出し回数の多いダミーセルのみ劣
化が進み、正しく中間電位を発生させることができなく
なる。
【００１１】
【課題を解決するための手段】本発明の強誘電体メモリ
は、自発分極の方向により論理「１」及び論理「０」を
記憶する強誘電体キャパシタと、該強誘電体キャパシタ
の一方の電極と並列的に接続されている第１のトランジ
スタ及び第2のトランジスタとから成るメモリセルを少
なくとも3つ以上備えたメモリセルアレイを有し、前記
メモリセルの各強誘電体キャパシタが第1のトランジス
タを介して並列的に接続されている第1のビットライン
と、複数のメモリセルの各強誘電体キャパシタが第2の
トランジスタを介して接続されている第2のビットライ
ンを有し、該第1のビットラインの電位と第2のビットラ
インの電位との比較することにより、上記論理「１」又
は論理「０」を判断する手段を有することを特徴とする
ものである。
は、自発分極の方向により論理「１」及び論理「０」を
記憶する強誘電体キャパシタと、該強誘電体キャパシタ
の一方の電極と並列的に接続されている第１のトランジ
スタ及び第2のトランジスタとから成るメモリセルを少
なくとも3つ以上備えたメモリセルアレイを有し、前記
メモリセルの各強誘電体キャパシタが第1のトランジス
タを介して並列的に接続されている第1のビットライン
と、複数のメモリセルの各強誘電体キャパシタが第2の
トランジスタを介して接続されている第2のビットライ
ンを有し、該第1のビットラインの電位と第2のビットラ
インの電位との比較することにより、上記論理「１」又
は論理「０」を判断する手段を有することを特徴とする
ものである。
【００１２】また、本発明の強誘電体メモリは、前記メ
モリセルの内、論理「１」を記憶したメモリセル及び論
理「０」を記憶したメモリセルからなる1組のメモリセ
ル対を第1のビットラインに短絡させることにより参照
電位を発生させる参照セル対とし、他のメモリセルを論
理「１」又は論理「０」のデータを記憶するデータセル
とし、該参照セルの電位を第1のビットラインに発生さ
せ、且つ、前記データセルの電位を第2のビットライン
に発生させる手段を有することが望ましい。
モリセルの内、論理「１」を記憶したメモリセル及び論
理「０」を記憶したメモリセルからなる1組のメモリセ
ル対を第1のビットラインに短絡させることにより参照
電位を発生させる参照セル対とし、他のメモリセルを論
理「１」又は論理「０」のデータを記憶するデータセル
とし、該参照セルの電位を第1のビットラインに発生さ
せ、且つ、前記データセルの電位を第2のビットライン
に発生させる手段を有することが望ましい。
【００１３】また、本発明の強誘電体メモリは、前記参
照セル対を成すメモリセルをメモリセルアレイを成すメ
モリセルのから任意に2つのメモリセルを選択する選択
手段を有する事が望ましい。
照セル対を成すメモリセルをメモリセルアレイを成すメ
モリセルのから任意に2つのメモリセルを選択する選択
手段を有する事が望ましい。
【００１４】また、本発明の強誘電体メモリは、前記参
照セル対の疲労度合いを判断する判断手段を有すること
が望ましい。
照セル対の疲労度合いを判断する判断手段を有すること
が望ましい。
【００１５】また、本発明の強誘電体メモリは、前記疲
労度合いを判断する判断手段がメモリセルアレイへのア
クセス回数を計数する、又はメモリセルアレイへのアク
セス時間を計時する、又は、自発分極の度合いを測るも
のであることが望ましい。
労度合いを判断する判断手段がメモリセルアレイへのア
クセス回数を計数する、又はメモリセルアレイへのアク
セス時間を計時する、又は、自発分極の度合いを測るも
のであることが望ましい。
【００１６】また、本発明の強誘電体メモリは、前記第
1のビットラインと第2のビットラインとの配線容量比が
１／２であること、又は、前記第1のビットラインと第2
のビットラインとの配線容量が等しいことが望ましい。
1のビットラインと第2のビットラインとの配線容量比が
１／２であること、又は、前記第1のビットラインと第2
のビットラインとの配線容量が等しいことが望ましい。
【００１７】また、本発明の強誘電体メモリの駆動方法
は、前記第1のビットラインと第2のビットラインとの配
線容量比が１／２である本発明の強誘電体メモリの読み
出しを行う強誘電体メモリの駆動方法であって、各参照
セルの第１のトランジスタをオン状態とすることによ
り、参照セル対の各キャパシタの参照電位を第1のビッ
トラインに発生させる工程と、選択されたデータセルの
データ電位を第2のビットラインに発生させる工程と、
前記参照電位とデータ電位との差を比較することによ
り、データセルのデータが論理「１」か論理「０」かを
判断する工程とを有することを特徴とするものである。
は、前記第1のビットラインと第2のビットラインとの配
線容量比が１／２である本発明の強誘電体メモリの読み
出しを行う強誘電体メモリの駆動方法であって、各参照
セルの第１のトランジスタをオン状態とすることによ
り、参照セル対の各キャパシタの参照電位を第1のビッ
トラインに発生させる工程と、選択されたデータセルの
データ電位を第2のビットラインに発生させる工程と、
前記参照電位とデータ電位との差を比較することによ
り、データセルのデータが論理「１」か論理「０」かを
判断する工程とを有することを特徴とするものである。
【００１８】また、本発明の強誘電体メモリの駆動方法
は、前記第1のビットラインと第2のビットラインとの配
線容量が等しい、本発明の強誘電体メモリの読み出しを
行う強誘電体メモリの駆動方法であって、各参照セルの
第１のトランジスタ及び第２のトランジスタをオン状態
にすることにより、第１のビットラインと第２のビット
ラインとを電気的に接続し、第１のビットラインと第２
のビットラインとに参照電位を発生させる工程と、各参
照セルの第１のトランジスタ及び第２のトランジスタの
少なくともいずれか一方をオフ状態とすることにより、
第１のビットラインと第２のビットラインとを電気的に
分離する工程と、選択されたデータセルのデータ電位を
第２のビットラインに発生させる工程と、前記参照電位
とデータ電位との差を比較することにより、データセル
のデータが論理「１」か論理「０」かを判断する工程と
を有することを特徴とするものである。
は、前記第1のビットラインと第2のビットラインとの配
線容量が等しい、本発明の強誘電体メモリの読み出しを
行う強誘電体メモリの駆動方法であって、各参照セルの
第１のトランジスタ及び第２のトランジスタをオン状態
にすることにより、第１のビットラインと第２のビット
ラインとを電気的に接続し、第１のビットラインと第２
のビットラインとに参照電位を発生させる工程と、各参
照セルの第１のトランジスタ及び第２のトランジスタの
少なくともいずれか一方をオフ状態とすることにより、
第１のビットラインと第２のビットラインとを電気的に
分離する工程と、選択されたデータセルのデータ電位を
第２のビットラインに発生させる工程と、前記参照電位
とデータ電位との差を比較することにより、データセル
のデータが論理「１」か論理「０」かを判断する工程と
を有することを特徴とするものである。
【００１９】
【発明の実施の形態】以下、実施例に基づいて、本発明
を詳細に説明する。 （実施例１）図1は本発明におけるセルアレイとセルア
レイを構成するセルの基本構成を表したものである。図
１（ａ）はセルアレイの基本的な構成を示し、対を成す
ビットラインＢＬＡとＢＬＢとにセンスアンプＳＡが接
続され、ｎ個のセルＦＳ１、ＦＳ２、・・ＦＳｎが両方
のビットラインに接続されている。図１（ｂ）は本発明
におけるセルＦＳｋの基本構成であり、1つの強誘電体
キャパシタＦＣｋの一方の電極にプレートラインＰＬｋ
が接続され、他方の電極はトランジスタＴＡｋを介して
ビットラインＢＬＢに接続している。トランジスタＴＡ
ｋ、ＴＢｋはそれぞれゲート電極にワードラインＷＬＡ
ｋ，ＷＬＢｋが接続している。
を詳細に説明する。 （実施例１）図1は本発明におけるセルアレイとセルア
レイを構成するセルの基本構成を表したものである。図
１（ａ）はセルアレイの基本的な構成を示し、対を成す
ビットラインＢＬＡとＢＬＢとにセンスアンプＳＡが接
続され、ｎ個のセルＦＳ１、ＦＳ２、・・ＦＳｎが両方
のビットラインに接続されている。図１（ｂ）は本発明
におけるセルＦＳｋの基本構成であり、1つの強誘電体
キャパシタＦＣｋの一方の電極にプレートラインＰＬｋ
が接続され、他方の電極はトランジスタＴＡｋを介して
ビットラインＢＬＢに接続している。トランジスタＴＡ
ｋ、ＴＢｋはそれぞれゲート電極にワードラインＷＬＡ
ｋ，ＷＬＢｋが接続している。
【００２０】図2はメモリセルの断面構造を示す図であ
る。強誘電体キャパシタは強誘電体絶縁膜ＦＥを下部電
極ＢＥと上部電極ＴＥに挟んで形成される構造であり、
上部電極ＴＥはプレートラインＰＬに接続され、下部電
極ＢＥはトランジスタのソース領域Ｓｏに接続されてい
る。強誘電体材料としては、ＳｒＢｉ2Ｔａ2Ｏ9（以
下、「ＳＢＴ」とする）を用い、電極材料としては、上
部電極にはイリジウム（Ｉｒ）、下部電極にはイリジウ
ムとタンタルシリコンナイトライド（ＴａＳｉＮ）を用
いた。ＳＢＴは大きな残留分極値を持ち、自発分極の反
転する方向を論理「１」に、反転しない方向を論理
「０」として、論理2値情報に対応させた。
る。強誘電体キャパシタは強誘電体絶縁膜ＦＥを下部電
極ＢＥと上部電極ＴＥに挟んで形成される構造であり、
上部電極ＴＥはプレートラインＰＬに接続され、下部電
極ＢＥはトランジスタのソース領域Ｓｏに接続されてい
る。強誘電体材料としては、ＳｒＢｉ2Ｔａ2Ｏ9（以
下、「ＳＢＴ」とする）を用い、電極材料としては、上
部電極にはイリジウム（Ｉｒ）、下部電極にはイリジウ
ムとタンタルシリコンナイトライド（ＴａＳｉＮ）を用
いた。ＳＢＴは大きな残留分極値を持ち、自発分極の反
転する方向を論理「１」に、反転しない方向を論理
「０」として、論理2値情報に対応させた。
【００２１】また、トランジスタは１つのソース領域と
2つのゲート電極ＧｔＡ、ＧｔＢと、２つのドレイン領
域ＤｒＡ、ＤｒＢを備えた構造となっており、ゲート電
極ＧｔＡ、ＧｔＢはそれぞれワードラインＷＬＡ、ＷＬ
Ｂにドレイン領域ＤｒＡ、ＤｒＢはビットラインＢＬ
Ａ、ＢＬＢに接続されている。
2つのゲート電極ＧｔＡ、ＧｔＢと、２つのドレイン領
域ＤｒＡ、ＤｒＢを備えた構造となっており、ゲート電
極ＧｔＡ、ＧｔＢはそれぞれワードラインＷＬＡ、ＷＬ
Ｂにドレイン領域ＤｒＡ、ＤｒＢはビットラインＢＬ
Ａ、ＢＬＢに接続されている。
【００２２】以下、本発明の第１の実施例の図１の構造
の強誘電体メモリの駆動方法について説明する。
の強誘電体メモリの駆動方法について説明する。
【００２３】予め、セルＦＳ１には論理「０」の情報、
セルＦＳ２には論理「１」の情報が記憶されており、参
照セルとして選ばれている。データセルＦＳ３に記憶さ
れた論理情報を読み出す際には、ワードラインＷＬＡ
１、ＷＬＡ２を選択し、トランジスタＴＡ１、ＴＡ２を
オン状態とし、プレートラインＰＬ１、ＰＬ２をハイ状
態として、ビットラインＢＬＡにセルＦＳ１及びＦＳ２
を短絡させ、参照電位Ｖｒｅｆを発生させる。このとき
ビットラインＢＬＡの配線容量とビットラインＢＬＢの
配線容量の大きさは異なり、ビットラインＢＬＡの配線
容量がビットラインＢＬＢの配線容量の2倍になるよう
に設定した。このようにすることで発生する参照電位Ｖ
ｒｅｆはビットラインＢＬＢに発生させた論理「１」の
信号電位ＶＤＬ１と論理「０」の信号電位ＶＤＬ０の中
間電位となる。
セルＦＳ２には論理「１」の情報が記憶されており、参
照セルとして選ばれている。データセルＦＳ３に記憶さ
れた論理情報を読み出す際には、ワードラインＷＬＡ
１、ＷＬＡ２を選択し、トランジスタＴＡ１、ＴＡ２を
オン状態とし、プレートラインＰＬ１、ＰＬ２をハイ状
態として、ビットラインＢＬＡにセルＦＳ１及びＦＳ２
を短絡させ、参照電位Ｖｒｅｆを発生させる。このとき
ビットラインＢＬＡの配線容量とビットラインＢＬＢの
配線容量の大きさは異なり、ビットラインＢＬＡの配線
容量がビットラインＢＬＢの配線容量の2倍になるよう
に設定した。このようにすることで発生する参照電位Ｖ
ｒｅｆはビットラインＢＬＢに発生させた論理「１」の
信号電位ＶＤＬ１と論理「０」の信号電位ＶＤＬ０の中
間電位となる。
【００２４】また、ワードラインＷＬＢ３を選択してト
ランジスタＴＢ３をオン状態とし、プレートラインＰＬ
３をハイ状態として信号電位をビットラインＢＬＢに発
生させる。
ランジスタＴＢ３をオン状態とし、プレートラインＰＬ
３をハイ状態として信号電位をビットラインＢＬＢに発
生させる。
【００２５】その後、ビットラインＢＬＡの電位（参照
電位）とビットラインＢＬＢの電位（信号電位）との差
をセンスアンプＳＡによって感知し、増幅する。続い
て、参照セルＦＳ１及びＦＳ２に論理「０」及び論理
「１」の情報を再度記憶させて、読み出し動作を終了す
る。
電位）とビットラインＢＬＢの電位（信号電位）との差
をセンスアンプＳＡによって感知し、増幅する。続い
て、参照セルＦＳ１及びＦＳ２に論理「０」及び論理
「１」の情報を再度記憶させて、読み出し動作を終了す
る。
【００２６】参照電位を発生させる過程と信号電位を発
生させる過程はどちらを先に行ってもよいし、同時に行
ってもよい。また、センスアンプでの増幅後、論理
「１」の情報を記憶させるセルはＦＳ１であってもよ
い。 （実施例２）図3は本発明における動作フローを示した
一実施例である。本実施例に用いるセルアレイ及びメモ
リセル構成は図１に示したものと同様である。
生させる過程はどちらを先に行ってもよいし、同時に行
ってもよい。また、センスアンプでの増幅後、論理
「１」の情報を記憶させるセルはＦＳ１であってもよ
い。 （実施例２）図3は本発明における動作フローを示した
一実施例である。本実施例に用いるセルアレイ及びメモ
リセル構成は図１に示したものと同様である。
【００２７】以下に図３に示した動作フローに基づく駆
動方法を説明する。
動方法を説明する。
【００２８】図1において、予め、セルＦＳ１には論理
「０」の情報が記憶され、セルＦＳ２には論理「１」の
情報が記憶されており参照セルとして選ばれている。デ
ータセルＦＳ３に記憶された論理情報を読み出す際に
は、ワードラインＷＬＡ１、ＷＬＡ２、ＷＬＢ１、ＷＬ
Ｂ２を選択してトランジスタＴＡ１、ＴＡ２、ＴＢ１、
ＴＢ２をオン状態とすることにより、ビットラインＢＬ
ＡとＢＬＢを短絡させ、プレートラインＰＬ１、ＰＬ２
をハイ状態して、ビットラインＢＬＡ、ＢＬＢに参照電
位Ｖｒｅｆを発生させる（図3の過程２０１）。このと
き、ビットラインＢＬＡの配線容量と、ビットラインＢ
ＬＢの配線容量の大きさは同じとなるように設定した。
このようにすることで、発生する参照電位Ｖｒｅｆはビ
ットラインＢＬＢに発生させた論理「１」の信号電位Ｖ
ＤＬ１と論理「０」の信号電位ＶＤＬ０の中間電位とな
る。
「０」の情報が記憶され、セルＦＳ２には論理「１」の
情報が記憶されており参照セルとして選ばれている。デ
ータセルＦＳ３に記憶された論理情報を読み出す際に
は、ワードラインＷＬＡ１、ＷＬＡ２、ＷＬＢ１、ＷＬ
Ｂ２を選択してトランジスタＴＡ１、ＴＡ２、ＴＢ１、
ＴＢ２をオン状態とすることにより、ビットラインＢＬ
ＡとＢＬＢを短絡させ、プレートラインＰＬ１、ＰＬ２
をハイ状態して、ビットラインＢＬＡ、ＢＬＢに参照電
位Ｖｒｅｆを発生させる（図3の過程２０１）。このと
き、ビットラインＢＬＡの配線容量と、ビットラインＢ
ＬＢの配線容量の大きさは同じとなるように設定した。
このようにすることで、発生する参照電位Ｖｒｅｆはビ
ットラインＢＬＢに発生させた論理「１」の信号電位Ｖ
ＤＬ１と論理「０」の信号電位ＶＤＬ０の中間電位とな
る。
【００２９】参照電位を発生させた後、トランジスタＴ
Ａ１、ＴＡ２、ＴＢ１、ＴＢ２をオフ状態とし、ビット
ラインＢＬＡ、ＢＬＢを電気的に遮断する（図３の過程
２０２）。続いて、ワードラインＷＬＢ３を選択し、ト
ランジスタＴＢ３をオン状態とし、プレートラインＰＬ
３をハイ状態として、信号電位をビットラインＢＬＢに
発生させる（図３の過程２０３）。
Ａ１、ＴＡ２、ＴＢ１、ＴＢ２をオフ状態とし、ビット
ラインＢＬＡ、ＢＬＢを電気的に遮断する（図３の過程
２０２）。続いて、ワードラインＷＬＢ３を選択し、ト
ランジスタＴＢ３をオン状態とし、プレートラインＰＬ
３をハイ状態として、信号電位をビットラインＢＬＢに
発生させる（図３の過程２０３）。
【００３０】次に、ビットラインＢＬＡの電位（参照電
位）とビットラインＢＬＢの電位（信号電位）との差を
センスアンプＳＡによって感知し、増幅する（図３の過
程２０４）。続いて、参照セルＦＳ２に論理「１」の情
報を再度記憶させて読み出し動作を終了する（図３の過
程２０５）。このとき、センスアンプでの増幅後、論理
「１」の情報を記憶させるセルはＦＳ１であってもよ
い。また、過程２０２において、オフ状態とするトラン
ジスタは、ＴＡ１又はＴＡ２の内の少なくとも１つと、
ＴＢ１又はＴＢ２の内の少なくとも１つであればよい。
位）とビットラインＢＬＢの電位（信号電位）との差を
センスアンプＳＡによって感知し、増幅する（図３の過
程２０４）。続いて、参照セルＦＳ２に論理「１」の情
報を再度記憶させて読み出し動作を終了する（図３の過
程２０５）。このとき、センスアンプでの増幅後、論理
「１」の情報を記憶させるセルはＦＳ１であってもよ
い。また、過程２０２において、オフ状態とするトラン
ジスタは、ＴＡ１又はＴＡ２の内の少なくとも１つと、
ＴＢ１又はＴＢ２の内の少なくとも１つであればよい。
【００３１】以上実施例１と実施例２とではそれぞれ異
なる特徴がある。即ち、実施例１に示した駆動方法では
参照電圧の発生過程と信号電圧の発生過程を同時にでき
ることから、高速アクセスが可能となる。実施例２に示
した駆動方法では、対をなすビットラインＢＬＡとＢＬ
Ｂと配線容量を同一のものとでき、プロセス条件設定が
容易になる。また、本実施例では、強誘電体材料として
ＳＢＴ、電極材料としてイリジウム及びタンタルシリコ
ンナイトライドを用いたが、強誘電体特性を示す材料の
組み合わせであれば、これに限定されない。 （実施例３）図４に本発明における強誘電体メモリの概
略のブロック図を示す。本実施例では、１つのセルアレ
イがＵＡ００〜ＵＡ０９の１０個の強誘電体メモリセル
で構成されている。アドレス選択手段ＡＢは、参照セル
アドレス記憶手段と、参照セル及び読み出すデータセル
のアドレスを選択する手段と、参照セルとデータセルと
の互変回路とを備え、強誘電体メモリの読み出し動作、
書きこみ動作を行う。
なる特徴がある。即ち、実施例１に示した駆動方法では
参照電圧の発生過程と信号電圧の発生過程を同時にでき
ることから、高速アクセスが可能となる。実施例２に示
した駆動方法では、対をなすビットラインＢＬＡとＢＬ
Ｂと配線容量を同一のものとでき、プロセス条件設定が
容易になる。また、本実施例では、強誘電体材料として
ＳＢＴ、電極材料としてイリジウム及びタンタルシリコ
ンナイトライドを用いたが、強誘電体特性を示す材料の
組み合わせであれば、これに限定されない。 （実施例３）図４に本発明における強誘電体メモリの概
略のブロック図を示す。本実施例では、１つのセルアレ
イがＵＡ００〜ＵＡ０９の１０個の強誘電体メモリセル
で構成されている。アドレス選択手段ＡＢは、参照セル
アドレス記憶手段と、参照セル及び読み出すデータセル
のアドレスを選択する手段と、参照セルとデータセルと
の互変回路とを備え、強誘電体メモリの読み出し動作、
書きこみ動作を行う。
【００３２】参照セルアドレス変換手段ＲＡＣはセルア
レイへの読み出し回数を計数するアクセスカウンタ手段
と、互変動作開始信号出力手段とを備える。
レイへの読み出し回数を計数するアクセスカウンタ手段
と、互変動作開始信号出力手段とを備える。
【００３３】図５に本発明における参照セルの互変動作
の動作フローを示す。図５の動作フローではメモリセル
ＵＡ００とＵＡ０１を互変動作以前の参照セルとし、メ
モリセルＵＡ０２、ＵＡ０３には論理「１」或いは論理
「０」のデータが各々記憶されている。又、本実施例で
はアクセスカウンタの値が２の１６乗回になると、参照
セルアドレス変換手段ＲＡＣはアドレス選択手段ＡＢに
互変動作開始信号を出力し、参照セルとデータセルとの
互変動作を開始する。
の動作フローを示す。図５の動作フローではメモリセル
ＵＡ００とＵＡ０１を互変動作以前の参照セルとし、メ
モリセルＵＡ０２、ＵＡ０３には論理「１」或いは論理
「０」のデータが各々記憶されている。又、本実施例で
はアクセスカウンタの値が２の１６乗回になると、参照
セルアドレス変換手段ＲＡＣはアドレス選択手段ＡＢに
互変動作開始信号を出力し、参照セルとデータセルとの
互変動作を開始する。
【００３４】アドレス選択手段ＡＢはメモリセルＵＡ０
０とＵＡ０１とを参照セルとし、メモリセルＵＡ０２を
読み出すデータセルとして選択し、実施例１或いは実施
例２で示した読み出し動作を行い、ここには明示しない
記憶領域ＡＤＲ０に読み出した情報を記憶する（過程３
０１）。続いて、同様に、メモリセルＵＡ００とＵＡ０
１とを参照セルとし、メモリセルＵＡ０３を読み出すデ
ータセルとして選択し、同様に読み出す（過程３０
２）。
０とＵＡ０１とを参照セルとし、メモリセルＵＡ０２を
読み出すデータセルとして選択し、実施例１或いは実施
例２で示した読み出し動作を行い、ここには明示しない
記憶領域ＡＤＲ０に読み出した情報を記憶する（過程３
０１）。続いて、同様に、メモリセルＵＡ００とＵＡ０
１とを参照セルとし、メモリセルＵＡ０３を読み出すデ
ータセルとして選択し、同様に読み出す（過程３０
２）。
【００３５】読み出したメモリセルＵＡ０３の情報をメ
モリセルＵＡ０１に記憶する（過程３０３）。次に、記
憶領域ＡＤＲ０に記憶されたメモリセルＵＡ０２の情報
をメモリセルＵＡ００に記憶する（過程３０４）。続い
て、メモリセルＵＡ０２、ＵＡ０３に互いに逆の情報を
記憶させ（過程３０５）、アドレス選択手段ＡＢの参照
セルアドレス記憶手段にメモリセルＵＡ０２、ＵＡ０３
のアドレスを記憶させる（過程３０６）。
モリセルＵＡ０１に記憶する（過程３０３）。次に、記
憶領域ＡＤＲ０に記憶されたメモリセルＵＡ０２の情報
をメモリセルＵＡ００に記憶する（過程３０４）。続い
て、メモリセルＵＡ０２、ＵＡ０３に互いに逆の情報を
記憶させ（過程３０５）、アドレス選択手段ＡＢの参照
セルアドレス記憶手段にメモリセルＵＡ０２、ＵＡ０３
のアドレスを記憶させる（過程３０６）。
【００３６】上述の互変動作の間はセルアレイへの外部
からのアクセスは禁止されるものとする。また、本実施
例では互変動作を行う基準アクセス回数を２の１６乗回
としたが、本発明はこれに限られるものではなく、強誘
電体メモリセルの信頼性が保たれるアクセス回数の3分
の１以下を基準アクセス回数とするのが望ましい。ま
た、本実施例ではメモリセルが10個のセルアレイを用い
て説明したが、本発明はこれに限られるものではなく、
より大規模なメモリに適用できる。
からのアクセスは禁止されるものとする。また、本実施
例では互変動作を行う基準アクセス回数を２の１６乗回
としたが、本発明はこれに限られるものではなく、強誘
電体メモリセルの信頼性が保たれるアクセス回数の3分
の１以下を基準アクセス回数とするのが望ましい。ま
た、本実施例ではメモリセルが10個のセルアレイを用い
て説明したが、本発明はこれに限られるものではなく、
より大規模なメモリに適用できる。
【００３７】また、本実施例ではアクセス回数を互変動
作開始の基準としたが、例えば、時間計数手段や自発分
極比較手段などの参照セルの疲労の度合いを判断する手
段を具備し、互変後の経過時間または参照セルの強誘電
体特性の疲労の度合いに応じて上記互変が行われてもよ
い。
作開始の基準としたが、例えば、時間計数手段や自発分
極比較手段などの参照セルの疲労の度合いを判断する手
段を具備し、互変後の経過時間または参照セルの強誘電
体特性の疲労の度合いに応じて上記互変が行われてもよ
い。
【００３８】本実施例では主に単一のセルアレイに関し
て説明したが、例えば複数のセルアレイへのアクセス回
数や時間を計数して複数のセルアレイの参照セルとデー
タセルとを動じ或いは順に互変してもよい。本実施例で
は強誘電体材料にＳＢＴを用いたが、Ｐｂ（ＺｒXＴｉ
1-X）Ｏ3（ＰＺＴ）などの強誘電性を示す材料が適用可
能である。また、上部電極にはイリジウムを用い、下部
電極にはイリジウムとタンタルシリコンナイトライドの
積層構造を用いたが、他の電極材料を用いてもよい。
て説明したが、例えば複数のセルアレイへのアクセス回
数や時間を計数して複数のセルアレイの参照セルとデー
タセルとを動じ或いは順に互変してもよい。本実施例で
は強誘電体材料にＳＢＴを用いたが、Ｐｂ（ＺｒXＴｉ
1-X）Ｏ3（ＰＺＴ）などの強誘電性を示す材料が適用可
能である。また、上部電極にはイリジウムを用い、下部
電極にはイリジウムとタンタルシリコンナイトライドの
積層構造を用いたが、他の電極材料を用いてもよい。
【００３９】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、セルアレイにおける特定セルにアク
セス回数の極端な偏重が起こらず、１０の１１乗回以上
の読み出し回数に対して、信頼性を保持できる。従っ
て、実質的なアクセス回数を大幅に多くでき、強誘電体
メモリの寿命、即ち使用可能期間を長くし、その信頼性
を高めることができる。
用いることにより、セルアレイにおける特定セルにアク
セス回数の極端な偏重が起こらず、１０の１１乗回以上
の読み出し回数に対して、信頼性を保持できる。従っ
て、実質的なアクセス回数を大幅に多くでき、強誘電体
メモリの寿命、即ち使用可能期間を長くし、その信頼性
を高めることができる。
【００４０】また、参照電位を発生させるビットライン
の配線容量を信号電位を発生させるビットラインの配線
容量の２倍になるように設定しすることにより、参照電
位の発生過程と信号電位の発生過程を同時にできること
から、高速アクセスが可能となる。また、参照電位を発
生させるビットラインと信号電位を発生させるビットラ
インとの配線容量を同一とすることにより、プロセス条
件設定が容易になる。
の配線容量を信号電位を発生させるビットラインの配線
容量の２倍になるように設定しすることにより、参照電
位の発生過程と信号電位の発生過程を同時にできること
から、高速アクセスが可能となる。また、参照電位を発
生させるビットラインと信号電位を発生させるビットラ
インとの配線容量を同一とすることにより、プロセス条
件設定が容易になる。
【図1】本発明の強誘電体メモリの構造のセルアレイと
セルの構成を示した図である。
セルの構成を示した図である。
【図２】本発明の強誘電体メモリのセル構造の一例の断
面図である。
面図である。
【図３】本発明の実施例２の動作フローを示す図であ
る。
る。
【図４】本発明の強誘電体メモリの構成を示すブロック
図である。
図である。
【図５】本発明の実施例３の動作フローを示す図であ
る。
る。
【図６】強誘電体におけるヒステリシスループを示した
図である。
図である。
ＳＡ センスアンプ ＦＳ１、２、・・ｋ、・・ｎ メモリセル ＢＬＡ、ＢＬＢ ビットライン ＦＣｋ 強誘電体キャパシタ ＴＡｋ、ＴＢｋ トランジスタ ＷＬＡｋ、ＷＬＢｋ ワードライン ＰＬｋ プレートライン Ｓｏ ソース領域 ＤｒＡ、ＤｒＢ ドレイン領域 ＧｔＡ、ＧｔＢ ゲート電極 ＴＥ 上部電極 ＦＥ 強誘電体絶縁膜 ＢＥ 下部電極 ＵＡ００〜０９ メモリセル ＲＡＣ 参照セルアドレス変換手段 ＡＢ アドレス選択手段
Claims (9)
- 【請求項１】 自発分極の方向により論理「１」及び論
理「０」を記憶する強誘電体キャパシタと、該強誘電体
キャパシタの一方の電極と並列的に接続されている第１
のトランジスタ及び第2のトランジスタとから成るメモ
リセルを少なくとも3つ以上備えたメモリセルアレイを
有し、前記メモリセルの各強誘電体キャパシタが第1の
トランジスタを介して並列的に接続されている第1のビ
ットラインと、複数のメモリセルの各強誘電体キャパシ
タが第2のトランジスタを介して接続されている第2のビ
ットラインを有し、該第1のビットラインの電位と第2の
ビットラインの電位との比較することにより、上記論理
「１」又は論理「０」を判断する手段を有することを特
徴とする強誘電体メモリ。 - 【請求項２】 前記メモリセルの内、論理「１」を記憶
したメモリセル及び論理「０」を記憶したメモリセルか
らなる1組のメモリセル対を第1のビットラインに短絡さ
せることにより参照電位を発生させる参照セル対とし、
他のメモリセルを論理「１」又は論理「０」のデータを
記憶するデータセルとし、該参照セルの電位を第1のビ
ットラインに発生させ、且つ、前記データセルの電位を
第2のビットラインに発生させる手段を有することを特
徴とする、請求項１に記載の強誘電体メモリ。 - 【請求項３】 前記参照セル対を成すメモリセルをメモ
リセルアレイを成すメモリセルのから任意に2つのメモ
リセルを選択する選択手段を有する、請求項２に記載の
強誘電体メモリ。 - 【請求項４】 前記参照セル対の疲労度合いを判断する
判断手段を有することを特徴とする、請求項３に記載の
強誘電体メモリ。 - 【請求項５】 前記疲労度合いを判断する判断手段がメ
モリセルアレイへのアクセス回数を計数する、又はメモ
リセルアレイへのアクセス時間を計時する、又は、自発
分極の度合いを測るものであることを特徴とする、請求
項４に記載の強誘電体メモリ。 - 【請求項６】 前記第1のビットラインと第2のビットラ
インとの配線容量比が１／２であることを特徴とする、
請求項１〜請求項５のいずれかに記載の強誘電体メモ
リ。 - 【請求項７】 前記第1のビットラインと第2のビットラ
インとの配線容量が等しいことを特徴とする、請求項１
〜請求項５のいずれかに記載の強誘電体メモリ。 - 【請求項８】 請求項６に記載の強誘電体メモリの読み
出しを行う強誘電体メモリの駆動方法であって、 各参照セルの第１のトランジスタをオン状態とすること
により、参照セル対の各キャパシタの参照電位を第1の
ビットラインに発生させる工程と、 選択されたデータセルのデータ電位を第2のビットライ
ンに発生させる工程と、 前記参照電位とデータ電位との差を比較することによ
り、データセルのデータが論理「１」か論理「０」かを
判断する工程とを有することを特徴とする、強誘電体メ
モリの駆動方法。 - 【請求項９】 請求項７に記載の強誘電体メモリの読み
出しを行う強誘電体メモリの駆動方法であって、 各参照セルの第１のトランジスタ及び第２のトランジス
タをオン状態にすることにより、第１のビットラインと
第２のビットラインとを電気的に接続し、第１のビット
ラインと第２のビットラインとに参照電位を発生させる
工程と、 各参照セルの第１のトランジスタ及び第２のトランジス
タの少なくともいずれか一方をオフ状態とすることによ
り、第１のビットラインと第２のビットラインとを電気
的に分離する工程と、 選択されたデータセルのデータ電位を第２のビットライ
ンに発生させる工程と、 前記参照電位とデータ電位との差を比較することによ
り、データセルのデータが論理「１」か論理「０」かを
判断する工程とを有することを特徴とする、強誘電体メ
モリの駆動方法。
Priority Applications (4)
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|---|---|---|---|
| JP2000059881A JP3662163B2 (ja) | 2000-03-06 | 2000-03-06 | 強誘電体メモリ及びその駆動方法 |
| US09/796,605 US6341082B2 (en) | 2000-03-06 | 2001-03-02 | Ferroelectric memory capable of suppressing deterioration of dummy cells and drive method therefor |
| KR1020010011016A KR100614031B1 (ko) | 2000-03-06 | 2001-03-03 | 더미셀의 열화를 억제할 수 있는 강유전체 메모리 및 그구동방법 |
| DE10110707A DE10110707B4 (de) | 2000-03-06 | 2001-03-06 | Ferroelektrischer Speicher mit Referenzzellen-Auswahlschaltung und 2T1C-Speicherzellen |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000059881A JP3662163B2 (ja) | 2000-03-06 | 2000-03-06 | 強誘電体メモリ及びその駆動方法 |
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| Publication Number | Publication Date |
|---|---|
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ID=18580277
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| JP2000059881A Expired - Fee Related JP3662163B2 (ja) | 2000-03-06 | 2000-03-06 | 強誘電体メモリ及びその駆動方法 |
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| JP (1) | JP3662163B2 (ja) |
| KR (1) | KR100614031B1 (ja) |
| DE (1) | DE10110707B4 (ja) |
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| CN100385571C (zh) * | 2001-11-28 | 2008-04-30 | 旺宏电子股份有限公司 | 铁电电容的参考电压产生方法、逻辑判断方式与装置 |
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| JPH0793978A (ja) | 1993-09-27 | 1995-04-07 | Hitachi Ltd | 半導体メモリおよび半導体メモリの駆動方法 |
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-
2000
- 2000-03-06 JP JP2000059881A patent/JP3662163B2/ja not_active Expired - Fee Related
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