KR100614031B1 - 더미셀의 열화를 억제할 수 있는 강유전체 메모리 및 그구동방법 - Google Patents

더미셀의 열화를 억제할 수 있는 강유전체 메모리 및 그구동방법 Download PDF

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Abstract

강유전체 메모리장치는, 강유전체 커패시터(FCk), 및 강유전체 커패시터의 일방의 전극과 병렬로 접속되어 있는 제 1 트랜지스터(TAk) 및 제 2 트랜지스터(TBk)로 이루어지는 메모리셀(FSk)을 적어도 3개 이상 포함한 메모리셀 어레이, 메모리셀(FSk)의 각 강유전체 커패시터(FCk)가 제 1 트랜지스터(TAk)를 통해 병렬로 접속되어 있는 제 1 비트라인(BLA), 및 복수의 메모리셀(FSk)의 각 강유전체 커패시터(FCk)가 제 2 트랜지스터(TBk)를 통해 접속되어 있는 제 2 비트라인(BLB)을 갖는다. 이 강유전체 메모리장치는, 상기 제 1 비트라인(BLA)의 전위와 제 2 비트라인(BLB)의 전위를 비교함으로써, 논리 "1" 또는 논리 "0"을 판단하는 판단장치를 갖는다. 이에 의해, 데이터셀과 비교하여 독출 회수가 많은 더미셀의 열화를 억제시켜, 정확하게 중간전위를 발생시킬 수 있다.

Description

더미셀의 열화를 억제할 수 있는 강유전체 메모리 및 그 구동방법{FERROELECTRIC MEMORY CAPABLE OF SUPPRESSING DETERIORATION OF DUMMY CELLS AND DRIVE METHOD THEREFOR}
도1A 및 도1B는 본 발명의 강유전체 메모리의 구조의 셀 어레이와 셀의 구성을 나타낸 도면이다.
도2는 본 발명에 의한 강유전체 메모리의 셀구조의 일례의 단면도이다.
도3은 본 발명의 실시예 2의 동작플로우를 나타낸 도면이다.
도4는 본 발명에 의한 강유전체 메모리의 구성을 나타낸 블록도이다.
도5는 본 발명의 실시예 3의 동작플로우를 나타낸 도면이다.
도6은 강유전체에 있어서의 히스테리시스 곡선을 나타낸 차트이다.
본 발명은 강유전체 메모리 및 그 구동방법에 관한 것이다
강유전체를 커패시터에 사용한 강유전체 메모리는 비휘발성, 고속기입/독출 가능 등의 우수한 특징을 갖고 있어, 최근, 일부 실용화되고 있다.
강유전체 커패시터에 정부(positive and negative)의 방향으로 반복하여 전 계를 인가하면, 횡축을 인가전계, 종축을 분극치라고 했을 때, 도6에 나타낸 바와 같이 분극은 히스테리시스 곡선을 나타내며, 강유전체 커패시터가 인가전계 0의 상태로 A 상태와 C 상태의 2개의 잔류분극치를 가질 수 있다는 것을 나타낸다. 상기 잔류분극치를 논리 "1" 및 논리 "0"에 대응시키는 것으로, 2치의 논리데이터를 비휘발성으로 기억할 수 있다.
이와 같이 기억된 데이터를 독출할 때는, 비트라인에 접속된 강유전체 커패시터에 전압을 인가하고, 기억된 데이터에 따라서 분극이 반전 또는 비반전함으로써 발생하는 전하를 비트라인에 출력함으로써, 신호전위를 발생시켜 데이터 독출을 실현한다. 이 경우, 분극이 반전 또는 비반전하는 방향을 각각 논리 "1" 또는 논리 "0"의 정보와 대응시킨다. 신호전위의 판정방법에는 2가지 방법이 고려될 수 있다.
제 1 방법은 1개의 논리데이터를 기억하기 위해서 2개의 강유전체 커패시터와 2개의 트랜지스터로 구성한 셀(2T2C)을 갖고, 커패시터에는 서로 반대의 데이터를 기억시켜, 각각의 커패시터를 제 1 비트라인과 제 2 비트라인에 접속하고 제 1 비트라인의 신호전위와 제 2 비트라인의 신호전위를 비교하여 판정한다.
제 2 방법은 1개의 강유전체 커패시터와 1개의 트랜지스터로 구성한 셀(1T1C)을 사용하고, 참조전위를 발생시키는 더미셀을 제공하여, 제 1 비트라인에 발생시킨 신호전위와 제 2 비트라인에 발생시킨 참조전위를 비교하고 판정한다. 이 때, 참조전위는 논리 "1"의 신호전위와 논리 "O"의 신호전위의 정확히 중간전위인 것이 바람직하다.
참조전위의 발생방법에는, 여러가지 방법이 생각되고 있고, 예컨대 일본 공 개특허공보 7-192476호 공보, 일본 공개특허공보 7-93978호 공보에 개시되어 있다. 즉, 더미셀로서 메모리셀과 같은 구성의 2개의 강유전체 커패시터에 논리 "1" 및 논리 "0"을 기억시켜, 상기 두 개의 커패시터를 독출했을 때의 전위를 평균화함으로써, 중간전위를 발생시키는 방법이 있다. 또한, 일본 공개특허공보 2-301093호 공보에 개시된 바와 같이, 더미셀을 구성하는 강유전체 커패시터의 면적을 메모리셀의 커패시터 면적과 다르게 하고, 이것을 이용하여 참조전위를 발생시키는 방법이 있다. 또한, 일본 공개특허공보 5-114741호 공보에 개시된 바와 같이, 더미셀로서 통상의 상유전체막(paraelectric film)을 이용한 커패시터를 사용하고, 축적전하를 이용하여 출력전위를 증가시킴으로써, 논리 "1"의 신호전위와 논리 "0"의 신호전위의 중간전위를 제공하는 방법이 있다.
상기 2T2C형 메모리셀에서는, 1개의 기억데이터에 대하여, 2개의 트랜지스터와 2개의 커패시터를 필요로 하기 때문에, 고집적화에 적합하지 않다. 또한, 1T1C형 메모리셀에서는, 2T2C형 메모리셀과 비교하여 독출 마진이 반이기 때문에, 정밀도가 높은 신호전위 및 참조전위를 발생시킬 필요가 있다.
그러나, 일본 공개특허공보 2-301093호 공보에 개시된, 메모리셀과 전극면적이 다른 커패시터를 갖는 더미셀을 사용하는 방법에서는, 분극의 반전시 또는 비반전시의 어느 일방의 커패시턴스 값에 따라서 참조전위가 결정되기 때문에, 정밀도가 높은 중간전위를 발생시키는 것은 대단히 어렵다. 또한, 더미셀의 강유전체 커패시터와 데이터셀의 강유전체 커패시터의 면적이 다르기 때문에, 커패시턴스 특성의 격차 등에 의해, 프로세스 조건설정이 곤란하게 된다. 이러한 문제는 일본 공개 특허공보 5-114741호 공보에 개시된 방법에 있어서도 동일하다.
또한, 일본 공개특허공보 7-192476호 공보, 일본 공개특허공보 7-93978호 공보에 개시된 2개의 커패시터를 더미셀로서 사용하는 방법에서는, 중간전위를 발생시키는 것은 원리적으로 가능하지만, 동일한 셀 어레이에 접속된 각 데이터셀을 독출할 때마다 더미셀은 참조전위를 발생시킬 필요가 있다. 이 때문에, 더미셀의 동작회수는 데이터셀의 동작회수와 비교하여 대단히 많아진다. 강유전체에는, 임프린트(imprint)나 퍼티그(fatigue)라고 불리는 독출 회수에 의존한 열화가 있기 때문에, 데이터셀과 비교하여 독출 회수가 많은 더미셀만 열화가 진행하여, 정확하게 중간전위를 발생시킬 수 없게 된다.
따라서, 본 발명의 목적은, 데이터셀과 비교하여 독출 회수가 많은 더미셀의 열화를 억제하여, 정확하게 중간전위를 발생시킬 수 있는 강유전체 메모리를 제공하는 것이다.
상기 목적을 달성하기 위해, 자발분극의 방향에 의해 논리 "1" 또는 논리 "0"을 기억하는 강유전체 커패시터(FCk), 및 상기 강유전체 커패시터(FCk)의 일방의 전극과 병렬로 접속되어 있는 제 1 트랜지스터(TAk) 및 제 2 트랜지스터(TBk)를 각각 포함하는 메모리셀(FSk)을 적어도 3개 이상 갖는 메모리셀 어레이;
상기 메모리셀의 각 강유전체 커패시터(FCk)를 제 1 트랜지스터(TAk)를 통해 병렬로 접속하는 제 1 비트라인(BLA);
복수의 메모리셀의 각 강유전체 커패시터(FCk)를 제 2 트랜지스터(TBk)를 통해 접속하는 제 2 비트라인(BLB); 및
상기 제 1 비트라인(BLA)의 전위와 제 2 비트라인(BLB)의 전위를 비교함으로써, 상기 데이터가 논리 "1"인 지 논리 "0"인 지를 판단하는 판단장치를 포함하는 강유전체 메모리가 제공된다.
이하, 첨부도면으로 나타낸 실시예에 따라 본 발명을 상세히 설명한다.
(실시예 1)
도1A, 도1B는 본 발명에 있어서의 셀 어레이와 셀 어레이를 구성하는 셀의 기본구성을 나타낸 것이다. 도1A는 셀 어레이의 기본적인 구성을 나타내며, 쌍을 이루는 비트라인 BLA와 BLB에 센스 앰플리파이어 SA가 접속되고, n개의 셀 FS1, FS2,··FSn이 양쪽의 비트라인에 접속되어 있다. 도1B는 본 발명에 있어서의 셀 FSk의 기본구성이고, 1개의 강유전체 커패시터 FCk의 일방의 전극에 플레이트라인 PLk가 접속되며, 타방의 전극은 트랜지스터 TAk를 통해 비트라인 BLA에, 트랜지스터 TBk를 통해 비트라인 BLB에 각각 접속되고 있다. 트랜지스터 TAk, TBk의 게이트전극에는 각각 워드라인 WLAk, WLBk이 접속하고 있다.
도2는 메모리셀의 단면구조를 나타낸 도면이다. 강유전체 커패시터는 강유전체 절연막 FE를 하부전극 BE와 상부전극 TE 사이에 끼워 형성되는 구조이고, 상부전극 TE는 플레이트라인 PL에 접속되고, 하부전극 BE는 트랜지스터의 소스영역 So 에 접속되어 있다. 강유전체 재료로는, SrBi2Ta2O9(이하, SBT 라고 한다)를 사용하고, 전극재료로는, 상부전극에는 이리듐(Ir), 하부전극에는 이리듐과 탄탈 실리콘 나이트라이드(TaSiN)를 사용했다. SBT는 큰 잔류분극치를 가져, 자발분극이 반전하는 방향을 논리 "1"로, 반전하지 않은 방향을 논리 "0"으로서, 논리2진 정보에 대응시켰다.
또한, 트랜지스터는 1개의 소스영역, 2개의 게이트전극 GtA, GtB, 및 2개의 드레인영역 DrA, DrB를 갖고, 게이트전극 GtA, GtB는 각각 워드라인 WLA, WLB에, 드레인영역 DrA, DrB는 비트라인 BLA, BLB에 접속되어 있다.
이하, 본 발명의 제 1 실시예에 의한 도1A, 1B의 구조를 갖는 강유전체 메모리의 구동방법에 관해서 설명한다.
미리, 셀 FS1에는 논리 "0"의 정보가, 셀 FS2에는 논리 "1"의 정보가 기억되어 있고, 상기 셀들은 참조셀로서 선택되고 있다. 데이터셀 FS3에 기억된 논리정보를 독출할 때는, 워드라인 WLA1, WLA2를 선택하여, 트랜지스터 TA1, TA2를 ON상태로 하기 때문에, 플레이트라인 PL1, PL2가 하이상태로 된다. 따라서, 비트라인 BLA에 셀 FS1 및 FS2를 단락시켜, 참조전위 Vref를 발생시킨다. 비트라인 BLA의 배선용량과 비트라인 BLB의 배선용량의 크기는 서로 다르고, 이 경우에는 비트라인 BLA의 배선용량이 비트라인 BLB의 배선용량의 2배가 되도록 설정하였다. 이와 같이 함으로써 발생하는 참조전위 Vref는 비트라인 BLB에 발생시킨 논리 "1"의 신호전위 VDL1과 논리 "0"의 신호전위 VDL0 사이의 중간전위로 된다.
또한, 워드라인 WLB3을 선택하여, 트랜지스터 TB3을 ON상태로 하고 플레이트 라인 PL3을 하이상태로 함으로써, 신호전위를 비트라인 BLB에 발생시킨다.
그 후, 비트라인 BLA의 전위(참조전위)와 비트라인 BLB의 전위(신호전위) 사이의 차를 센스 앰플리파이어 SA에 의해 감지하여 증폭한다. 계속해서, 참조셀 FS1 및 FS2에 논리 "0" 및 논리 "1"의 데이터를 다시 한번 기억시켜, 독출 동작을 종료한다.
참조전위를 발생시키는 처리와 신호전위를 발생시키는 처리는 어느 쪽을 먼저 행하더라도 좋고, 동시에 행하더라도 좋다. 또한, 센스 앰플리파이어에서의 증폭후, 논리 "1"의 데이터를 기억하는 셀은 FS1일 수 있다.
(실시예 2)
도3은 본 발명에 있어서의 동작플로우를 나타낸 실시예를 나타낸다. 본 실시예에 사용되는 셀 어레이 및 메모리셀 구성은 도1에 나타낸 것과 유사하다.
이하에 도3에 나타낸 동작플로우에 근거한 구동방법을 설명한다.
도1A 및 도1B를 참조하면, 미리, 셀 FS1에는 논리 "0"의 데이터가 기억되고, 셀 FS2에는 논리 "1"의 데이터가 기억되어 있으며, 상기 셀들은 참조셀로서 선택되고 있다. 데이터셀 FS3에 기억된 논리정보를 독출할 때는, 워드라인 WLA1, WLA2, WLB1, WLB2을 선택하여 트랜지스터 TA1, TA2, TB1, TB2를 ON상태로 함으로써, 비트라인 BLA와 BLB를 단락시켜, 플레이트라인 PL1, PL2를 하이상태로 한다. 이에 의해, 비트라인 BLA, BLB에 참조전위 Vref를 발생시킨다(도3의 S201). 이 때, 비트라인 BLA의 배선용량과 비트라인 BLB의 배선용량의 크기는 같아지도록 설정하였다. 이와 같이 함으로써, 발생하는 참조전위 Vref는 비트라인 BLB에 발생시킨 논리 "1" 의 신호전위 VDL1과 논리 "0"의 신호전위 VDL0의 중간전위로 된다.
참조전위를 발생시킨 후, 트랜지스터 TA1, TA2, TB1, TB2를 OFF상태로 하여, 비트라인 BLA, BLB를 전기적으로 차단한다(도3의 S202). 계속해서, 워드라인 WLB3을 선택하고, 트랜지스터 TB3를 ON상태로 하여, 플레이트라인 PL3을 하이상태로 함으로써, 신호전위를 비트라인 BLB에 발생시킨다(도3의 S203).
다음, 비트라인 BLA의 전위(참조전위)와 비트라인 BLB의 전위(신호전위) 사이의 차를 센스 앰플리파이어 SA에 의해서 감지하여 증폭한다(도3의 S204). 계속해서, 참조셀 FS2에 논리 "1"의 정보를 다시 한번 기억시켜 독출 동작을 종료한다(도3의 S205). 이 때, 센스 앰플리파이어에서의 증폭후, 논리 "1"의 데이터를 기억시키는 셀은 FS1일 수 있다. 또한, S202에 있어서, OFF상태인 트랜지스터는, TA1과 TA2중 적어도 1개, 및 TB1과 TB2중 적어도 1개일 수 있다.
이상 실시예 1과 실시예 2에서는 각각 다른 특징이 있다. 즉, 실시예 1에 나타낸 구동방법에서는, 참조전압의 발생처리와 신호전압의 발생처리를 동시에 행할 수 있고, 고속액세스가 가능해진다. 실시예 2에 나타낸 구동방법에서는, 쌍을 이루는 비트라인 BLA와 BLB는 배선용량을 동일하게 할 수 있어, 프로세스조건 설정이 용이하게 된다. 또한, 본 실시예에서는, 강유전체재료로서 SBT, 전극재료로서 이리듐 및 탄탈 실리콘 나이트라이드를 사용했지만, 강유전체 특성을 나타낸 재료의 조합이면, 이에 한정되지 않는다.
(실시예 3)
도4에 본 발명에 있어서의 강유전체 메모리의 개략의 블록도를 나타낸다. 본 실시예에서는, 1개의 셀 어레이가 UA00∼UA09의 10개의 강유전체 메모리셀로 구성되어 있다. 어드레스 선택수단 AB는, 참조셀 어드레스 기억수단, 참조셀 및 독출 데이터셀의 어드레스를 선택하는 수단, 및 참조셀과 데이터셀과의 호변회로(interchange circuit)를 포함하여, 강유전체 메모리의 독출 동작 및 기입 동작을 행한다.
참조셀 어드레스변환수단 RAC는 셀 어레이에의 독출 회수를 계수하는 액세스 카운터수단, 및 호변동작 개시신호 출력수단을 대비한다.
도5에 본 발명에 있어서의 참조셀의 호변동작의 동작플로우를 나타낸다. 도5의 동작플로우에서는 메모리셀 UA00과 UA01을 호변동작 이전의 참조셀로 하고, 메모리셀 UA02, UA03에는 논리 "1" 또는 논리 "0"의 데이터가 각각 기억되어 있다. 본 실시예에서 액세스 카운터의 값이 2의 16승회가 되면, 참조셀 어드레스 변환수단 RAC은 어드레스 선택수단 AB에 호변동작 개시신호를 출력하여, 참조셀과 데이터셀과의 호변동작을 시작한다.
어드레스 선택수단 AB는 메모리셀 UA00과 UA01을 참조셀로 하여, 메모리셀 UA02를 독출 데이터셀로서 선택하고, 실시예 1 또는 실시예 2로 나타낸 독출 동작을 행하여, 여기에는 명시하지 않은 기억영역 ADR0에 독출된 정보를 기억한다(S301). 계속해서, 이와 같이, 어드레스 선택수단 AB는 메모리셀 UA00과 UA01을 참조셀로 하고, 메모리셀 UA03을 독출 데이터셀로서 선택하여, 이와 같이 독출한다(S302).
독출된 메모리셀 UA03의 데이터를 메모리셀 UA01에 기억한다(S303). 다음, 기억영역 ADR0에 기억된 메모리셀 UA02의 정보를 메모리셀 UA00에 기억한다(S304). 계속해서, 메모리셀 UA02, UA03에 서로 반대의 정보를 기억시키고(S305), 어드레스선택수단 AB의 참조셀 어드레스 기억수단에 메모리셀 UA02, UA03의 어드레스를 기억시킨다(S306).
상기 호변동작 동안에는 셀 어레이로의 외부로부터의 액세스가 금지되는 것으로 한다. 또한, 본 실시예에서는 호변동작을 하는 기준 액세스회수를 2의 16승회로 하였지만, 본 발명은 이에 한정되는 것이 아니라, 강유전체 메모리셀의 신뢰성이 유지되는 액세스회수의 3분의 1 이하를 기준액세스회수로 하는 것이 바람직하다. 또한, 본 실시예에서는 메모리셀이 10개인 셀 어레이를 사용하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 보다 대규모인 메모리에도 적용할 수 있다.
또한, 본 실시예에서는 액세스회수를 호변동작개시의 기준으로 하였지만, 예컨대, 시간계수수단이나 자발분극 비교수단 등의 참조셀의 퍼티그(fatigue)의 정도를 판단하는 수단을 더 구비하여, 호변후의 경과시간 또는 참조셀의 강유전체 특성의 퍼티그의 정도에 따라서 상기 호변이 행해지더라도 좋다.
본 실시예에서는 주로 단일의 셀 어레이에 관해서 설명하였지만, 예컨대 복수의 셀 어레이로의 액세스회수나 시간을 계수함으로써 복수의 셀 어레이의 참조셀과 데이터셀을 동시에 또는 순차적으로 호변할 수도 있다. 본 실시예에서는 강유전체 재료로서 SBT를 사용하였지만, Pb(ZrxTi1-x)O3 (PZT) 등의 강유전성을 나타낸 재료가 적용가능하다. 또한, 상부전극에는 이리듐을 사용하고, 하부전극에는 이리듐과 탄탈 실리콘 나이트라이드의 적층구조를 사용하였지만, 다른 전극재료를 사용할 수 있다.
이상, 상세히 설명한 바와 같이, 본 발명을 사용함으로써, 셀 어레이에 있어서의 특정셀에 액세스회수가 극단적으로 편중되지 않고, 10의 11승회 이상의 독출 회수에 대하여, 신뢰성을 유지할 수 있다. 따라서, 실질적인 액세스회수를 대폭 증가시킬 수 있게 되어, 강유전체 메모리의 수명, 즉 사용가능기간을 길게하여, 그 신뢰성을 높일 수 있다.
또한, 참조전위를 발생시키는 비트라인의 배선용량을 신호전위를 발생시키는 비트라인의 배선용량의 2배가 되도록 설정함으로써, 참조전위의 발생처리와 신호전위의 발생처리를 동시에 행할 수 있게 되어, 고속액세스가 가능해진다. 또한, 참조전위를 발생시키는 비트라인과 신호전위를 발생시키는 비트라인과의 배선용량을 동일하게 함으로써, 프로세스조건 설정이 용이하게 된다.
본 발명은 이상과 같이 기재되어 있지만, 본 발명이 많은 방법으로 변경될 수 있는 것은 분명하다. 이러한 변화는 본 발명의 정신과 범위로부터 벗어나는 것으로 간주되지 않고, 당업자에 의한 변경은 모두, 이하의 청구항의 범위내에 포함되는 것으로 의도된다.

Claims (9)

  1. 자발분극의 방향에 의해 논리 "1" 또는 "0"을 기억하는 강유전체 커패시터(FCk), 및 상기 강유전체 커패시터(FCk)의 일방의 전극과 병렬로 접속되어 있는 제 1 트랜지스터(TAk) 및 제 2 트랜지스터(TBk)를 각각 포함하는 메모리셀(FSk)을 적어도 3개 이상 갖는 메모리셀 어레이;
    상기 메모리셀의 각 강유전체 커패시터(FCk)를 제 1 트랜지스터(TAk)를 매개로 병렬로 접속하는 제 1 비트라인(BLA);
    복수의 메모리셀의 각 강유전체 커패시터(FCk)를 제 2 트랜지스터(TBk)를 매개로 접속하는 제 2 비트라인(BLB);
    상기 메모리셀 어레이를 이루는 메모리셀(FSk) 중에서 임의의 한 쌍의 메모리셀(FS1, FS2)을 각각 논리 "1"과 "0"을 기억시킬 참조셀 쌍으로서 선택하는 선택수단(AB);
    상기 참조셀(FS1, FS2)을 제1 비트라인(BLA)에 단락시키고 이 제1 비트라인(BLA)에 참조전위를 발생시켜 다른 메모리 셀(FS3)을 논리 "1" 또는 논리 "0"의 데이터를 기억시키는 데이터 셀로 하고, 이 데이터 셀(FS3)을 제2 비트라인(BLB)에 단락시키고 이 제2 비트라인(BLB)에 데이터 전위를 발생시키는 수단; 및
    상기 제 1 비트라인(BLA)의 전위와 제 2 비트라인(BLB)의 전위를 비교함으로써, 상기 논리 "1" 또는 "0"을 판단하는 판단장치(SA)를 포함하는 강유전체 메모리.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 참조셀 쌍(FS1, FS2)의 퍼티그 정도를 판단하는 판단수단(RAC)을 더 포함하는 강유전체 메모리.
  5. 제4항에 있어서, 상기 퍼티그 정도를 판단하는 판단수단은, 메모리셀 어레이로의 액세스회수를 카운트하거나, 또는 메모리셀 어레이로의 액세스시간을 카운트하거나, 또는 자발분극의 정도를 측정하는 강유전체 메모리.
  6. 제1항에 있어서, 상기 제 1 비트라인(BLA)과 제 2 비트라인(BLB)과의 배선용량비가 1/2인 강유전체 메모리.
  7. 제1항에 있어서, 상기 제 1 비트라인(BLA) 및 제 2 비트라인(BLB)과의 배선 용량이 동일한 강유전체 메모리.
  8. 청구항 6에 기재된 강유전체 메모리의 독출동작을 행하는 강유전체 메모리의 구동방법으로서,
    각 참조셀(FS1, FS2)의 제 1 트랜지스터(TAk)를 ON상태로 하여, 참조셀 쌍의 각 커패시터(FC1, FC2)의 참조전위를 제 1 비트라인(BLA)에 발생시키는 단계;
    선택된 데이터셀(FS3)의 데이터전위를 제 2 비트라인(BLB)에 발생시키는 단계; 및
    상기 참조전위와 데이터전위 사이의 차를 비교하여, 데이터셀(FS3)의 데이터가 논리 "1"인지 "0"인지를 판단하는 단계를 포함하는 강유전체 메모리의 구동방법.
  9. 청구항 7에 기재된 강유전체 메모리의 독출을 행하는 강유전체 메모리의 구동방법으로서,
    각 참조셀의 제 1 트랜지스터(TAk) 및 제 2 트랜지스터(TBk)를 ON상태로 함으로써, 제 1 비트라인(BLA) 및 제 2 비트라인(BLB)을 전기적으로 접속하여, 제 1 비트라인(BLA) 및 제 2 비트라인(BLB)에 참조전위를 발생시키는 단계;
    각 참조셀의 제 1 트랜지스터(TAk) 및 제 2 트랜지스터(TBk)의 적어도 어느 일방을 OFF상태로 함으로써, 제 1 비트라인(BLA)과 제 2 비트라인(BLB)을 전기적으로 분리하는 단계;
    선택된 데이터셀(FS3)의 데이터전위를 제 2 비트라인(BLB)에 발생시키는 단계; 및
    상기 참조전위와 데이터전위 사이의 차를 비교함으로써, 데이터셀의 데이터가 논리 "1"인지 "0"인지를 판단하는 단계를 포함하는 강유전체 메모리의 구동방법.
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