KR100301193B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 인접하는 비트선의 기생 용량을 통한 영향을 감소시켜 보다 고속의 멀티포트 메모리를 실현하는 것을 목적으로 한다.
복수의 메모리 셀(11, 12A~15A, 12B~15B)을 배열한 메모리 셀 어레이와, 메모리 셀 어레이의 각 메모리 셀 내에 열(列)방향으로 신장하는 적어도 상보 라이트 데이터 선(31A,32A; 31B,32B)과 리드 데이터 선(33A, 33B)의 조(組)를 갖는 비트선 군을 구비하는 반도체 기억 장치로서, 상기 리드 데이터 선(33A, 33B)이 상기 상보 라이트 데이터 선(31A, 32A;31B, 32B) 사이에 끼워지도록 배치되어 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 메모리 셀 내에 열방향으로 신장하는 복수의 비트선 군을 가지며, 다른 메모리 셀을 병행하여 액세스할 수 있는 멀티포트 메모리에 관한 것이다.
다른 메모리 셀에 병행하여 액세스할 수 있는 멀티포트 메모리라고 칭해지는 반도체 기억 장치(메모리)가 있다. 다른 메모리 셀에 병행하여 액세스하는 방식으로는 어드레스 신호의 입력 포트와 데이터 신호의 입출력 포트를 2쌍 가지며, 다른 메모리 셀에 대하여 각각 기록 또는 독출, 또는 기록과 독출을 병행하여 행할 수 있는 방식이나, 한 쌍의 포트는 기록 전용으로, 나머지 쌍의 포트는 독출 전용인 방식, 한 쌍의 포트는 기록 및 독출이 가능하고, 나머지 쌍의 포트는 독출 전용인 방식 등 다양하다. 이 경우, 동일 메모리 셀에 동시에 액세스하는 것은 금지되어 있다. 또한, 어드레스 신호의 입력 포트는 1개이지만, 기록한 데이터를 동시에 독출하는 것을 병행하여 행할 수 있는 방식 등도 있다. 모든 방식에서, 메모리 셀 내에 열방향으로 신장하는 비트선은 복수의 독립한 군으로 되어 있다. 어드레스 신호의 입력 포트와 데이터 신호의 입출력 포트를 2쌍 가지며, 다른 메모리 셀에 대하여 각각 기록 또는 독출, 또는 기록과 독출을 병행하여 행할 수 있는 방식을 예로서 종래의 멀티포트 메모리를 설명한다,
도 1은 종래의 멀티포트 메모리의 디코더부의 구성을 나타내는 블록도이다. 도 1에 도시된 바와 같이, 제1 메모리 셀 위치를 나타내는 어드레스 A가 A 포트 어드레스 버퍼(1A)에 입력되고, 어드레스 A로 나타낸 제1 메모리 셀 위치에 기록되거나 또는 거기로부터 독출되는 데이터가 A 포트 데이터 버퍼(2A)에서 입출력된다. 동일하게, 제2 메모리 셀 위치를 나타내는 어드레스 B가 B 포트 어드레스 버퍼(1B)에 입력되고, 어드레스 B로 나타낸 제2 메모리 셀 위치에 기록되거나 또는 거기로부터 독출되는 데이터가 B 포트 데이터 버퍼(2B)에서 입출력된다. 도시는 생략하고 있지만, 기록 시에 A, B 포트 데이터 버퍼(2A, 2B)에 입력된 데이터는 라이트 증폭기에 공급되고, 독출 시에 메모리 셀로부터 센스 증폭기를 통해 독출된 데이터는 A, B 포트 데이터 버퍼(2A, 2B)로부터 출력된다.
A 포트 어드레스 버퍼(1A)에 입력된 어드레스 A는 액세스 위치의 행을 나타내는 부분이 A 포트 로우 디코더(3A)에 공급되고, 열을 나타내는 부분이 A 포트 칼럼 디코더(4A)에 공급된다. 동일하게, B 포트 어드레스 버퍼(1B)에 입력된 어드레스 B는 액세스 위치의 행을 나타내는 부분이 B 포트 로우 디코더(3B)에 공급되고, 열을 나타내는 부분이 B 포트 칼럼 디코더(4B)에 공급된다. A 포트 로우 디코더(3A)와 B 포트 로우 디코더(3B)는 각각 공급된 어드레스를 디코딩하여 액세스하는 행의 워드선을 활성화한다. 이 종래예에서는 도시하고 있지 않은 제어 신호에 의해 어드레스 A, B로 나타내는 메모리 셀로의 액세스가 각각 기록인지 독출인지가 지시되고, 그 지시에 따라서 A 포트 로우 디코더(3A)와 B 포트 로우 디코더(3B)는 각각 독출용 워드선 또는 기록용 워드선을 활성화한다. A 포트 칼럼 디코더(4A)와 B 포트 칼럼 디코더(4B)는 각각 공급된 어드레스를 디코딩하여 액세스하는 열의 라이트 증폭기 또는 센스 증폭기를 활성화한다. 라이트 증폭기와 센스 증폭기 중 어느 하나를 활성화하는지는 상기 제어 신호에 의해 지시된다.
도 2는 종래의 멀티포트 메모리의 메모리 셀의 구성과 배선을 나타내는 도면이다. 각 메모리 셀은 기억 소자로서 플립플롭(FF)(11)과 복수의 NMOSFET(12A∼15A, 12B∼15B)를 가지며, 메모리 셀부에서는 이러한 메모리 셀이 어레이형으로 배열되어 있고, 가로방향을 행, 세로방향을 열이라 칭한다. 행마다 워드선 군이, 열마다 비트선 군이 설치되어 있다. 도 2의 (1)에 도시된 바와 같이, 각 행에는 A 포트로부터의 독출 액세스에 따라서 메모리 셀로부터 독출을 행하기 위한 워드선(WLRA)(21A)과, B 포트로부터의 독출 액세스에 따라서 독출을 행하기 위한 워드선(WLRB)(21B)과, A 포트로부터의 기록 액세스에 따라서 기록을 행하기 위한 워드선(WLWA)(22A)과, B 포트로부터의 기록 액세스에 따라서 기록을 행하기 위한 워드선(WLWB)(22B)의 4개의 워드선이 설치되어 있다. 또한, 각 열에는 A 포트로부터의 독출 액세스에 따라서 메모리 셀로부터 독출한 데이터가 출력되는 리드 데이터 선(RA)(33A)과, B 포트로부터의 독출 액세스에 따라서 독출된 데이터가 출력되는 리드 데이터 선(RB)(33B)과, A 포트로부터의 기록 액세스에 따라서 기록 데이터에 대응한 상태가 되는 상보 라이트 데이터 선(WA, XWA)(31A, 32A)과, B 포트로부터의 기록 액세스에 따라서 기록 데이터에 대응한 상태가 되는 상보 라이트 데이터 선(WB, XWB)(31B, 32B)의 6개의 비트선이 설치되어 있다.
FF(11)는 2개의 상태를 취하여, 한쪽 단자가 「고(H)」일 때에는 다른쪽 단자는 「저(L)」가 되므로, 2개의 상태를 2개의 논리치에 대응시킨다. A 포트로부터의 기록 액세스에 따라서 메모리 셀에 데이터를 기록할 때에는 라이트 증폭기에 의해 라이트 데이터 선(31A, 32A)을 기록 데이터에 따른 상태, 예컨대, 라이트 데이터 선 31A가 H이고 32A가 L인 상태로 한 후, 워드선(22A)을 활성화한다. 이것에 의해, NMOSFET(12A, 13A)가 온이 되어 메모리 셀(11)의 FF가 기록 데이터에 따른 상태가 된다.
A 포트로부터의 독출 액세스에 따라서 메모리 셀(11)로부터 데이터를 독출할 때에는 워드선(21A)을 활성화한다. 이것에 의해, NMOSFET(15A)가 온이 된다. NMOSFET(14A)는 메모리 셀의 FF(11)이 기억하고 있는 상태에 따라서 온 또는 오프가 되고, 온인 경우에는 리드 데이터 선(33A)은 접지되어 「L」이 되지만, 오프인 경우에는 중간 레벨의 상태가 된다. 이 차를 센스 증폭기로 검출한다.
각 메모리 셀마다 설치되는 NMOSFET(14A, 15A)의 구동 능력을 크게 하기는 어렵고, 기억되어 있는 데이터에 의해 리드 데이터 선(33A)에 생기는 전위의 차를 단시간에 크게 하기는 어렵다. 그 때문에, 독출 액세스에 있어서는 리드 데이터 선(33A)의 전위가 약간 변화하면 센스 증폭기로 증폭하고 있다.
B 포트로부터의 액세스에 따라서 메모리 셀(11)에 데이터를 기록할 때와 독출할 때도 동일하다. 단, NMOSFET(14A, 14B)에는 각각 메모리 셀의 FF(11) 상보 신호가 인가되기 때문에, 리드 데이터 선(33A, 33B)에 독출되는 데이터는 반대이고, 센스 증폭기 뒤에서 한쪽을 반전하여 데이터를 갖추고 있다. 이러한 것을 행하는 것은 메모리 셀의 FF(11)에 접속되는 부하의 밸런스를 취하기 위함이다.
이 종래예에서는 어드레스 A와 B에 대한 포트가 2쌍 있고, 어드레스 A와 B에 대한 독출과 기록을 위한 워드선과 비트선의 조(組)가 각각 설치되어 있으므로, A 포트와 B 포트로부터 각각 데이터의 기록과 독출을 독립으로 병행하여 행할 수 있다. 예컨대, 동일한 행 또는 동일한 열의 2개의 메모리 셀에 대하여 병행하여 독출, 기록, 또는 독출과 기록을 행할 수 있다. 단, 동일한 메모리 셀에 대하여 동시에 액세스하는 것은 금지되어 있다.
도 2의 (2)는 도 2의 (1)의 X-X' 단면에서의 비트선층의 배열을 나타내는 도면이다. 이 비트선층의 위 또는 아래에 워드선층이 설치되고, 그 아래에 메모리 셀을 구성하는 NMOSFET가 형성된다. 참조번호 16은 절연층이다. 도시된 바와 같이, 양측에 VSS 전원선(34, 35)이 배치되고, 그 사이에 라이트 데이터 선(WA)(31A), 라이트 데이터 선(WB)(31B), 리드 데이터 선(RA)(33A), 리드 데이터 선(RB)(33B), 라이트 데이터 선(XWB)(32B), 라이트 데이터 선(XWA)(32A)의 순으로 비트선이 배치된다. 이러한 배치는 벌크 레이아웃을 쉽게 하기 위해서 결정된 것이다.
도 2와 같은 배열에서는 인접하는 비트선 사이에 기생 용량이 생긴다. 특히, 근래 멀티포트 메모리의 용량이 커지고, 이 기생 용량이 증대하여 그 영향을 무시할 수 없게 되었다. 예컨대, A 포트로부터 어떤 열의 메모리 셀에 독출 액세스를 행하는 것과 병행하여 B 포트로부터 같은 열의 메모리 셀에 기록 액세스를 행하는 경우를 생각해 본다. A 포트로부터의 액세스와 B 포트로부터의 액세스는 완전히 독립적이고, 클록도 별도로 할 수 있다. 리드 데이터 선(RA)(33A)의 전위는 액세스한 메모리 셀의 데이터에 따라서 변화하도록 한다. 이 때에 B 포트로부터의 기록 액세스를 위해, 데이터에 따라서 라이트 데이터 선 WB(31B)와 XWB(32B) 중 한쪽이 「H」로 다른쪽이 「L」로 큰 진폭으로 변화하면, 리드 데이터 선(RA)(33A)의 전위는 인접하는 라이트 데이터 선(WB)(31B)과의 사이의 기생 용량에 의해 영향을 받는다. 상기한 바와 같이, 리드 데이터 선(RA)(33A)의 약간의 전위 변화가 센스 증폭기로 증폭되지만, 이 직전에 라이트 데이터 선(WB)(31B)의 전위가 변화하면, 리드 데이터 선(RA)(33A)의 전위 변화가 역전하는 경우가 있고, 이 경우 독출 데이터와 다른 방향으로 증폭되어 다른 데이터가 출력된다고 하는 오동작을 일으킨다.
또한, A 포트로부터 어떤 열의 메모리 셀에 독출 액세스를 행하는 것과 병행하여 B 포트로부터 같은 열의 메모리 셀에 독출 액세스를 행하는 경우, 리드 데이터 선(RA)(33A)의 전위는 액세스한 메모리 셀의 데이터에 따라서 변화하고, 약간 변화한 시점에서 센스 증폭기로 증폭된다. 워드선(WLRA)(21A)이 활성화되는 동안, 리드 데이터 선(RA)(33A)의 전위는 데이터에 따라서 계속해서 변화한다. 이 사이에 B 포트로부터의 독출 액세스가 행해지고, 리드 데이터 선(RB)(33B)의 전위가 기억되어 있는 데이터에 따라서 변화한 경우, 리드 데이터 선(RB)(33B)의 전위는 인접하고 있는 리드 데이터 선(RA)(33A)의 전위 변화의 영향을 받아 오동작을 일으키는경우가 있다.
상기와 같은 문제는 메모리의 속도가 느리고, 메모리 셀로부터의 데이터의 독출에 의해 리드 데이터 선의 전위가 충분히 변화한 후에 센스 증폭기를 동작시켜서 증폭을 행하면, 인접하는 비트선(라이트 데이터 선 또는 리드 데이터 선)의 기생 용량을 통한 영향은 작아 그다지 문제가 되지 않았다. 그러나, 근래 멀티포트 메모리의 동작 속도, 특히 독출 속도의 고속화가 요구되고 있고, 동작 속도를 향상시키는 데에 있어서 이러한 기생 용량의 영향은 무시할 수 없게 되었다.
또한, 도 2의 메모리 셀은 플립플롭(FF)으로 구성되지만, 이러한 메모리 셀은 전원을 끊으면 기억 데이터도 소거되는 휘발성이다. 병행하여 액세스를 행할 수 있는 멀티포트 메모리에 대해서도 동작 속도가 빠르고, 구성이 간단한 비휘발성인 것이 요구되고 있다.
본 발명은 상기와 같은 문제를 해결하는 동시에 새로운 요구에 부응하기 위한 것으로, 제1 목적은 인접하는 비트선의 기생 용량에 의한 영향을 감소하여 보다 고속의 멀티포트 메모리를 실현하는 것이고, 제2 목적은 동작 속도가 빠르고, 구성이 간단한 비휘발성의 멀티포트 메모리를 실현하는 것이다.
도 1은 멀티포트 메모리의 디코더부의 구성을 나타내는 블록도.
도 2는 종래의 멀티포트 메모리의 메모리 셀의 구성과 워드선 및 비트선의 배치를 나타내는 도면.
도 3은 제1 실시예의 멀티포트 메모리의 메모리 셀의 구성과 워드선 및 비트선의 배치를 나타내는 도면.
도 4는 제1 실시예의 멀티포트 메모리의 라이트 증폭기와 센스 증폭기의 구성을 나타내는 도면.
도 5는 제2 실시예의 멀티포트 메모리의 메모리 셀의 구성과 워드선 및 비트선의 배치를 나타내는 도면.
도 6은 제3 실시예의 멀티포트 메모리의 비트선의 배치를 나타내는 도면.
도 7은 제4 실시예의 멀티포트 메모리의 메모리 셀의 구성과 워드선 및 비트선의 배치를 나타내는 도면.
도 8은 제4 실시예의 멀티포트 메모리의 센스 증폭기의 구성을 나타내는 도면.
도 9는 제5 실시예의 멀티포트 메모리의 메모리 셀의 구성과 워드선 및 비트선의 배치를 나타내는 도면.
도 10은 제6 실시예의 멀티포트 메모리의 메모리 셀의 배치와 그 구성과 워드선 및 비트선의 배치를 나타내는 도면.
도 11은 제7 실시예의 멀티포트 메모리의 메모리 셀의 구성과 워드선 및 비트선의 배치를 나타내는 도면.
도 12는 제8 실시예의 멀티포트 메모리의 메모리 셀의 배치와 그 구성과 워드선 및 비트선의 배치를 나타내는 도면.
도 13은 제9 실시예의 멀티포트 메모리의 메모리 셀의 구성과 워드선 및 비트선의 배치를 나타내는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1A: A 포트 어드레스 버퍼
1B: B 포트 어드레스 버퍼
2A: A 포트 데이터 버퍼
2B: B 포트 데이터 버퍼
3A: A 포트 로우 디코더
3B: B 포트 로우 디코더
4A: A 포트 칼럼 디코더
4B: B 포트 칼럼 디코더
11: 메모리 소자(플립플롭)
12A∼15A, 12B∼15B: NMOSFET
21A: 워드선(WLRA)
21B: 워드선(WLRB)
22A: 워드선(WLWA)
22B: 워드선(WLWB)
31A, 31B, 32A, 32B: 라이트 데이터 선
33A, 33B: 리드 데이터 선
본 발명의 제1 양태의 반도체 기억 장치는 상보 라이트 데이터 선과 리드 데이터 선을 갖는 것으로, 상기 제1 목적을 실현하기 위해서, 리드 데이터 선을 상보 라이트 데이터선 사이에 끼운 배치로 한다.
즉, 본 발명의 제1 양태의 반도체 기억 장치는, 복수의 메모리 셀을 배열한메모리 셀 어레이와, 메모리 셀 어레이의 각 메모리 셀 내에 열방향으로 신장하는 적어도 상보 라이트 데이터 선과 리드 데이터 선의 조(組)를 갖는 비트선 군을 구비하는 반도체 기억 장치로서, 리드 데이터 선을 상보 라이트 데이터 선 사이에 끼우도록 배치되어 있는 것을 특징으로 한다.
본 발명의 제1 양태는 포트가 2개로, 한쪽 포트가 기록 전용의 제1 포트이고 다른쪽 포트가 독출 전용의 제2 포트이며, 비트선 군이 제1 포트에 대응한 상보 라이트 데이터 선과 제2 포트에 대응한 리드 데이터 선을 갖는 반도체 기억 장치(메모리)에도 적용할 수 있다. 그 경우, 상보 라이트 데이터 선이 시일드선으로서 작용하여 리드 데이터 선으로의 잡음의 영향을 감소시킨다. 제1 포트와 제2 포트에서 같은 열에 액세스하는 경우, 메모리 셀의 데이터가 리드 데이터 선에 독출되는 것과 동시에 상보 라이트 데이터 선의 전위가 변화하는 일이 일어날 수 있지만, 상보 라이트 데이터 선의 전위는 한쪽이 「H」로 다른쪽이 「L」로 변화하기 때문에 리드 데이터 선으로의 영향은 상쇄되어 영향이 감소된다.
또한, 본 발명의 제1 양태는 도 2에 도시된 포트가 2개로, 상보 라이트 데이터 선과 리드 데이터 선의 비트선 군을 2조 갖는 메모리에도 당연히 적용할 수 있다. 이 경우에는 각 조마다 리드 데이터 선을 끼우도록 상보 라이트 데이터 선을 배치한다. 이 경우에는 같은 조의 라이트 데이터 선과 리드 데이터 선이 동시에 사용되는 경우는 없으며, 리드 데이터 선의 전위가 메모리 셀의 데이터에 따라서 변화하는 경우에는 양측의 라이트 데이터 선의 전위는 예컨대 「H」와 「L」 또는 중간 레벨 등으로 고정되므로, 양측의 라이트 데이터 선은 시일드선으로서 기능하고,리드 데이터 선에의 잡음의 영향을 감소시킨다. 또, 한쪽 포트에만 대응하여 상보 라이트 데이터 선과 리드 데이터 선이 설치되는 경우에는 한쪽에만 적용하면 된다.
본 발명의 제2 양태의 반도체 기억 장치는 병행하여 사용되는 복수 조의 비트선 군을 구비하는 것으로, 상기 제2 목적을 실현하기 위해서, 비트선 군을 각 조마다 분리하도록 전원선을 배치한다.
즉, 본 발명의 제2 양태의 반도체 기억 장치는 복수의 메모리 셀을 배열한 메모리 셀 어레이와, 메모리 셀 어레이의 각 메모리 셀 내에 열방향으로 신장하는 복수 조의 비트선 군을 구비하는 반도체 기억 장치로서, 비트선 군을 각 조마다 분리하도록 설치된 전원선을 구비하는 것을 특징으로 한다.
본 발명의 제2 양태에 따르면, 비트선은 포트에 대응한 군마다 전원선으로 분리되기 때문에, 전원선이 시일드로서 기능하고, 다른 포트의 액세스에 의한 비트선의 전위의 변화가 차단되므로, 잡음이 저하하여 오동작이 방지된다.
또, 리드 데이터 선의 상하 중 적어도 한쪽에 시일드로서 작용하는 전원 배선을 설치하는 것이 바람직하다.
또, 제2 양태의 구성은 제1 양태의 반도체 기억 장치에 적용할 수 있다.
본 발명의 제3 양태의 반도체 기억 장치는 상기 제2 목적을 실현하기 위해서, 메모리 셀을 강유전체 용량과 NMOSFET로 구성한다.
즉, 본 발명의 제3 양태의 반도체 기억 장치는 복수의 메모리 셀을 배열한 메모리 셀 어레이와, 메모리 셀 어레이의 각 메모리 셀 내에 열방향으로 신장하고, 메모리 셀 어레이의 다른 메모리 셀을 병행하여 액세스하기 위한 복수 조의 비트선군을 구비하는 멀티포트 메모리로서, 메모리 셀은 강유전체 용량과 NMOSFET를 구비하는 것을 특징으로 한다.
본 발명의 제3 양태에 의하면, 메모리 셀이 강유전체 용량을 갖기 때문에, 전원을 끊어도 기억된 데이터는 유지된다. 따라서, 비휘발성 메모리가 실현된다. 지금까지, 메모리 셀에 강유전체 용량을 설치하여 비휘발성 메모리를 실현하는 것은 알려져 있었지만, 메모리 셀에 강유전체 용량을 설치하여 비휘발성 멀티포트 메모리를 실현하는 것에 대해서는 알려져 있지 않았다.
본 발명의 구성은 어떠한 멀티포트 메모리에도 적용가능하다. 복수의 포트를 구비하는 메모리에 대해서는 복수의 포트에 대응하여 복수 조의 비트선 군을 설치한다.
각 메모리 셀에는 1개 또는 2개의 강유전체 용량을 설치한다. 1개의 강유전체 용량을 설치하는 경우에는 적어도 2개의 NMOSFET로 메모리 셀을 구성하고, 2개의 강유전체 용량을 설치하는 경우에는 적어도 4개의 NMOSFET로 메모리 셀을 구성한다. 센스 증폭기로서 인버터를 사용하면 동작 속도는 빠르지만 정밀도의 유지가 어렵게 되므로, 그 경우에는 메모리 셀과 동일 구성의 기준 셀을 설치하고, 그 기준 전위와 각 메모리 셀로부터 독출한 전위를 비교하도록 한다.
제1 실시예는 도 2에 나타낸 종래예의 구성에 본 발명을 적용한 것이다.
도 3은 본 발명의 제1 실시예의 멀티포트 메모리의 구성을 나타내는 도면으로, (1)이 각 메모리 셀 회로의 구성을 나타내고, (2)가 X-X' 단면에 있어서의 비트선의 배열을 나타낸다. 또한, 도 4는 제1 실시예에 있어서의 라이트 증폭기(7)와센스 증폭기(8)의 구성을 나타내는 도면이다.
도 3에 도시된 바와 같이, 메모리 셀은 CMOS 구조의 플립플롭(FF)(11)과 복수의 NMOSFET(12A∼15A, 12B∼15B)를 갖는다. 또한, 도 4에 도시된 바와 같이, 라이트 증폭기(7)는 라이트 데이터 선(31A, 31B, 32A, 32B)에 접속된 구동 유닛(71A, 71B, 72A, 72B)과, 구동 유닛(71A, 71B)에 인가되는 신호를 반전하여 증폭기 유닛(72A, 72B)에 인가하기 위한 인버터(73)를 갖는다. 구동 유닛(71A)은 도시된 바와 같은 구성을 가지며, 라이트 데이터 선(31A)을 「H」로 할 때에는 PMOSFET(711)를 온으로 하고 NMOSFET(712)를 오프로 하는 신호가 인가되고, 라이트 데이터 선(31A)을 「L」로 할 때에는 PMOSFET(711)을 오프로 하고 NMOSFET(712)를 온으로 하는 신호가 인가되며, 그 열을 선택하지 않을 때에는 PMOSFET(711)와 NMOSFET(712)의 양방을 오프로 하는 신호가 인가된다.
A 포트로부터 기록 액세스하면, A 포트 칼럼 디코더(4A)로부터 출력되는 열선택 신호와 A 포트 데이터 버퍼(2A)로부터 출력되는 기록 데이터에 따라서 라이트 증폭기 구동 신호가 생성되고, 대응하는 열의 구동 유닛(71A)에 인가되는 동시에, 인버터(3)를 통해 구동 유닛(72A)에 인가된다. 이것에 의해, A 포트용 상보 라이트 데이터 선(31A, 32A)에 라이트 데이터에 대응한 상보 신호가 인가된다. 로우 어드레스에 대해서는 도 2에서 설명한 바와 같이 A 포트 로우 디코더로부터 행선택 신호가 대응하는 행의 워드선(WLWA)(22A)에 인가된다. 따라서, 선택된 워드선(WLWA)(22A)과 선택된 상보 라이트 데이터 선(31A, 32A)에 접속되는 메모리 셀에 기록이 행해진다. B 포트로부터 기록 액세스하는 경우도 동일하다.
도 4에 도시된 바와 같이, 센스 증폭기(8)는 리드 데이터 선(33A, 33B)에 접속되는 단일 리드형 센스 증폭기(81A, 81B)를 갖는다. 센스 증폭기(81A, 81B)가 센스 증폭기 구동 신호에 의해 선택적으로 활성화할 수 있도록 되어 있다. A 포트로부터 독출 액세스하면, 로우 어드레스에 대해서는 도 2에서 설명한 바와 같이, A 포트 로우 디코더로부터 행선택 신호가 대응하는 행의 워드선(WLRA) (21A)에 인가된다. 이것에 따라서 모든 리드 데이터 선(33A)은 액세스한 행의 메모리 셀에 기억된 데이터에 대응한 상태로 변화하기 시작한다. 소정 시간 경과하여 리드 데이터 선(33A)의 전위가 어느 정도 변화한 상태에서, 센스 증폭기 구동 신호에 의해 선택한 열의 센스 증폭기(81A)가 활성화되고, 그것에 접속되는 리드 데이터 선(33A)의 상태, 즉 기억된 데이터가 센스 증폭기(81A)로부터 출력된다. B 포트로부터 독출 액세스하는 경우도 동일하다.
이상 설명한 구성은 종래예와 같다. 제1 실시예의 멀티포트 메모리가 도 2에 도시된 종래예와 다른 것은 도시된 바와 같이, 양측에 VSS 전원선(34)이 배치되고, 그 사이에 라이트 데이터 선(WA)(31A), 리드 데이터 선(RA)(33A), 라이트 데이터 선(XWA)(32A), 라이트 데이터 선(WB)(31B), 리드 데이터 선(RB)(33B), 라이트 데이터 선(XWB)(32B)의 순으로 비트선이 배치되어 있는 점이다.
제1 실시예에서는 도 3에 도시된 바와 같이, 리드 데이터 선(33A)은 라이트 데이터 선(31A, 32A)사이에 끼워지고, 리드 데이터 선(33B)은 라이트 데이터 선(31B, 32B)사이에 끼워져 있다. A 포트에서 독출을 행할 때에는 라이트 데이터 선(31A, 32A)에는 신호가 인가되지 않기 때문에, 리드 데이터 선(33A)이 메모리 셀의 기억 데이터에 따라서 변화할 때에 라이트 데이터 선(31A, 32A)의 전위가 변화하여 그 사이의 기생 용량에 의해 리드 데이터 선(33A)의 전위에 영향을 미치는 일은 없다. 이것은 리드 데이터 선(33B)에 대해서도 동일하다.
B 포트용의 비트선 군인 라이트 데이터 선(31B), 리드 데이터 선(33B), 라이트 데이터 선(32B)과 리드 데이터 선(33A)사이에도 기생 용량은 있지만, 인접하지 않기 때문에 용량은 작고, 리드 데이터 선(33A)의 전위가 메모리 셀의 기억 데이터에 따라서 변화할 때에 B 포트용 비트선 군의 전위가 크게 변화하여도 영향이 작아 문제는 없다. 따라서, 도 2의 종래예에서는 문제가 되었지만, 리드 데이터 선(33A, 33B)사이의 기생 용량에 의해 한쪽 리드 데이터 선의 전위가 크게 변화할 때에 다른쪽 리드 데이터 선에의 영향은 감소되어 문제가 되지 않는다.
이상 설명한 바와 같이, 제1 실시예의 비트선의 배치라면, 리드 데이터 선의 전위가 메모리 셀의 기억 데이터에 따라서 변화할 때의 다른 비트선으로부터의 영향이 대폭 감소되기 때문에, 오동작의 발생이 없어진다.
또, 제1 실시예의 구성에 있어서, 후술하는 바와 같이, 리드 데이터 선(33A, 33B)의 위 또는 아래 또는 양방에 전원선을 설치하면, 인접하지 않은 다른 군의 비트선과의 기생 용량이 감소되기 때문에, 다른 군의 비트선의 전위 변화에 의한 잡음을 한층 더 감소시킬 수 있다.
도 5는 제2 실시예의 멀티포트 메모리의 구성을 나타내는 도면으로, (1)은 메모리 셀 부분의 회로를 나타내고, (2)는 (1)의 X-X' 단면에 있어서의 비트선층에 있어서의 배치를 나타낸다. 제2 실시예는 1개의 포트는 기록 전용이고, 다른쪽 포트는 독출 전용의 멀티포트 메모리이다. 제2 실시예의 구성은 제1 실시예의 워드선(21A, 22B), 비트선(31B, 32B, 33A)을 제외하고, 비트선 33B를 31A와 32A사이에 배치한 구성이다.
제2 실시예에 있어서도, 리드 데이터 선(33B)은 상보 라이트 데이터 선(31A, 32A)사이에 끼워져 있다. 따라서, 상보 라이트 데이터 선(31A, 32A)이 시일드로서 작용하여, 리드 데이터 선(33B)에의 잡음의 영향을 감소한다. 또, 2개의 포트로부터 동시에 같은 열의 별도의 메모리 셀에 기록과 독출로 액세스하는 경우, 메모리 셀의 데이터가 리드 데이터 선(33B)에 독출되는 것과 동시에 상보 라이트 데이터 선(31A, 32A)의 전위가 변화하지만, 상보 라이트 데이터 선의 전위는 한쪽이 「H」로 다른쪽이 「L」로 변화하기 때문에 리드 데이터 선에의 영향은 상쇄되어, 리드 데이터 선에 생기는 잡음은 작다.
도 6은 제3 실시예의 멀티포트 메모리의 비트선의 배치를 나타내는 도면이다. 이 실시예는 제2 실시예의 구성에 있어서, 리드 데이터 선(33B) 위에 절연층(38)을 통해 전원선 VDD 또는 VSS를 배치한 것으로, 다른 부분, 예컨대 신호선(40) 등으로부터의 리드 데이터 선(33A)에의 영향을 한층 감소시킬 수 있다.
도 7은 제4 실시예의 멀티포트 메모리의 구성을 나타내는 도면으로, (1)은 메모리 셀 부분의 회로를 나타내고, (2)는 (1)의 X-X' 단면에 있어서의 비트선층에 있어서의 배치를 나타낸다. 제4 실시예는, A 포트는 기록과 독출 겸용이고, B 포트는 독출 전용의 멀티포트 메모리이다. A 포트로부터의 액세스는 워드선(WLA)(23)을 활성화하여 NMOSFET(12A, 13A)를 온시킴으로써 행해진다. 기록시에는 라이트 증폭기로 상보 리드 라이트 데이터 선(36A, 37A)을 기록 데이터에 따른 상태로 한다. 독출시에는 리드 라이트 데이터 선(36A, 37A)이 메모리 셀(11)에 기억된 상태에 따라서 전위차를 일으키도록 변화하기 때문에, 그 전위차를 도 8에 도시된 바와 같은 상보형 센스 증폭기(81)로 증폭한다. 이러한 상보형 센스 증폭기(81)에 대해서는 공지된 것이기 때문에, 여기서는 설명을 생략한다. B 포트로부터의 액세스는 워드선(WLB)(24)을 활성화하여 NMOSFET(15B)를 온시킴으로써 행해지고, 제1 실시예와 같이, 단일 리드형 센스 증폭기(81B)를 통해 출력된다.
제4 실시예의 구성이 종래와 다른 것은 도 7의 (1)과 (2)에 도시된 바와 같이, 비트선층에 있어서, A 포트용의 리드 라이트 데이터 선(36A, 37A)을 인접하여 배치하고, 그들과 B 포트용의 리드 데이터 선(36B)사이에 전원선 VDD(35)를 배치하며, 또 양측에 전원선 VSS(34)를 배치하고 있는 점이다.
도 7에 도시된 바와 같은 제4 실시예의 비트선의 배치에 의해, A 포트용의 리드 라이트 데이터 선(36A, 37A)과 B 포트용의 리드 데이터 선(36B)은 전원선 VDD(35)에 의해 시일드되므로, 한쪽 포트에서 액세스하고 있을 때, 특히 독출 액세스를 행하고 있을 때에 다른쪽 포트용의 리드 라이트 데이터 선에서 전위가 변화하여도 그 변화에 의한 잡음의 영향이 감소된다.
도 9는 제5 실시예의 멀티포트 메모리의 구성을 나타내는 도면으로, (1)은 메모리 셀 부분의 회로를 나타내고, (2)는 비트선의 배치를 나타낸다. 제5 실시예는 A 포트는 기록과 독출 겸용이고, B 포트는 독출 전용의 멀티포트 메모리이며, A 포트에 의한 기록과 독출 액세스는 별도의 워드선과 비트선을 이용하여 행해진다.제5 실시예의 구성은 제1 실시예의 구성에서, B 포트에 의한 기록을 위한 워드선과 상보의 비트선을 제외한 구성에 해당한다.
제5 실시예에서는 도시된 바와 같이, A 포트용 상보 라이트 데이터 선(31A, 32A) 및 리드 데이터 선(33A)을 좌측에 배치하고, B 포트용 리드 데이터 선(33B)을 우측에 배치하며, 그 사이에 제4 실시예와 동일하게 전원선 VDD(35)를 배치하고, 또 우측에서는 리드 데이터 선(33A)을 사이에 끼우도록 상보 라이트 데이터 선(31A, 32A)을 배치한다. 이것에 의해, 제1 실시예 및 제4 실시예에서 설명한 효과를 얻을 수 있다. 또, 제5 실시예에서는 독출용의 NMOSFET(14A, 14B)를 메모리 셀의 FF(11)의 같은 쪽에 접속하고 있다. 이와 같이 함으로써, FF(11)의 부하 밸런스가 약간 불균형하게 되지만, 동작상에는 특별히 문제가 없고, 리드 데이터 선(33A, 33B)에는 같은 극성의 데이터가 독출된다.
도 10은 제6 실시예의 멀티포트 메모리의 구성을 나타내는 도면으로, (1)은 메모리 셀의 배치와 워드선 및 비트선의 배치를 나타내고, (2)는 메모리 셀 부분의 구성을 나타낸다.
도 10의 (1)에 도시된 바와 같이, 종래의 멀티포트 메모리의 워드선 및 비트선에 덧붙여서 소정의 중간 전위의 공통 라인이 설치되어 있다. 도 10의 (2)에 도시된 바와 같이, 각 메모리 셀은 강유전체 재료로 만들어진 2개의 용량(커패시터)(111, 112)을 직렬로 접속하고, 그 접속 부분을 공통 라인(41)에 접속한 기억 소자를 가지고 있다. 커패시터(111, 112)는 강유전체 재료로 만들어져 있고, 전압을 인가하면 분극하며, 전압의 인가를 정지하여도 그 분극이 유지되기때문에, 비휘발성 기억 소자로서 동작한다.
A 포트를 이용한 기록은 워드선(WLA)(23)에 행선택 신호를 인가하여NMOSFET(12A, 13A)를 온으로 한다. 이 상태에서, 라이트 증폭기에 의해 상보 리드 라이트 데이터 선(BLA, XBLA)(36A, 37A)의 전위를 기록 데이터에 따라서 한쪽을 「H」로 다른쪽을 「L」로 하면, 커패시터(111, 112)에 전압이 인가되어 커패시터(111, 112)의 양단에 전압이 유지된다. 독출을 행할 때에는 동일하게 워드선(23)에 행선택 신호를 인가하여 NMOSFET(12A, 13A)를 온으로 한다. 이것에 의해, 커패시터(111, 112)의 양단은 상보 리드 라이트 데이터 선(36A, 37A)에 접속되고, 상보 리드 라이트 데이터 선(36A, 37A)사이에 커패시터(111, 112)의 양단에 유지된 전하량에 따른 전압이 발생한다. 이것을 도 8에 도시된 상보형 센스 증폭기로 증폭하여 출력함으로써 기억한 데이터를 독출할 수 있다. B 포트를 이용한 액세스에 대해서도 동일하고, A 포트를 이용한 액세스와 병행하여 행할 수 있다.
단, 제6 실시예의 멀티포트 메모리에서는 독출 시에 커패시터(111, 112)에 유지된 전하량으로 상보 리드 라이트 데이터 선(36A, 37A)사이에 전압을 발생시킨다. 센스 증폭기로 증폭할 때에 오동작하지 않도록 하기 위해서는 상보 리드 라이트 데이터 선(36A, 37A)사이에 발생하는 전압을 어느 정도 크게 할 필요가 있고, 그러기 위해서는 커패시터(111, 112)의 용량을 크게 할 필요가 있다. 특히, 고속의 독출 동작을 행하기 위해서는 단시간에 상보 리드 라이트 데이터 선(36A, 37A)사이에 소정량 이상의 전압을 발생시킬 필요가 있으며, 독출 속도가 빠를 때에 문제가 된다. 다음에 설명하는 제7 실시예에서는 이러한 문제를 해결한다.
도 11은 제7 실시예의 멀티포트 메모리의 구성을 나타내는 도면으로, 메모리 셀 부분의 구성과 워드선 및 비트선의 배치를 나타낸다. 제7 실시예의 멀티포트 메모리는 도 7에 도시된 제4 실시예의 멀티포트 메모리에 있어서, 메모리 셀(11)을 2개의 강유전체 용량(111, 112)으로 구성한 것이다. 따라서, A 포트는 독출과 기록 겸용이고, B 포트는 독출 전용이며, 센스 증폭기는 도 8에 도시한 상보형이 사용된다. 전원을 끊어도 기억된 데이터가 유지되는 비휘발성 메모리인 점을 제외하면, 제4 실시예의 멀티포트 메모리와 같은 동작을 한다. 제7 실시예의 멀티포트 메모리에서는 상보 리드 라이트 데이터 선(36A, 37A)사이에 전압을 발생시키는 것은 NMOSFET(14B 또는 16B)가 행하고, 커패시터(111, 112)에 유지된 전압은 NMOSFET(14B 또는 16B)를 구동할 뿐이며, 큰 전류를 필요로 하지 않는다. 따라서, 커패시터(111, 112)의 용량을 작게 할 수 있고, 메모리 셀을 작게 할 수 있기 때문에 고집적화가 가능하다.
도 10 및 도 11에 도시된 제6 및 제7 실시예의 멀티포트 메모리에서는 강유전체 재료로 만들어진 2개의 커패시터를 사용하여 상보 라이트 데이터 선 및 리드 데이터 선을 설치하고, 상보형 센스 증폭기를 사용하였다. 반도체 메모리에서는 한층 더 고집적화가 요구되고 있고, 다음에 설명하는 제8 및 제9 실시예는 제6 및 제7 실시예의 멀티포트 메모리를 고집적화한 것이다.
도 12는 제8 실시예의 멀티포트 메모리의 구성을 나타내는 도면으로, (1)은 메모리 셀 부분의 구성을 나타내고, (2)는 메모리 셀의 배치와 워드선 및 비트선의 배치를 나타낸다.
도 12의 (1)에 도시된 바와 같이, 제8 실시예의 멀티포트 메모리는 도 10에 도시된 제6 실시예의 멀티포트 메모리에 있어서 커패시터(112), NMOSFET(13A, 13B) 및 상보의 리드 라이트 데이터 선의 한쪽(37A, 37B)을 제외한 것이다. 제8 실시예의 멀티포트 메모리의 동작은 제6 실시예의 것과 거의 같지만, 리드 라이트 데이터 선이 상보형이 아니다. 그 때문에, 상보형 센스 증폭기를 사용할 때에는 도 12의 (2)에 도시된 바와 같이, 각 열에 메모리 셀과 같은 구성의 비교용 메모리 셀(42)을 설치하여, 비교용 메모리 셀(42)의 출력 기준 전위와 리드 라이트 데이터 선(36A, 36B)의 전위차를 증폭한다. 또한, 도 4에 도시된 바와 같은 단일 리드형 센스 증폭기를 사용한다.
도 13은 제9 실시예의 멀티포트 메모리의 메모리 셀 부분의 구성 및 워드선 및 비트선의 배치를 나타내는 도면이다. 제9 실시예의 멀티포트 메모리는 도 11에 도시된 제7 실시예의 멀티포트 메모리에 있어서, 커패시터(112), NMOSFET(13A, 16B, 17B) 및 상보의 리드 라이트 데이터 선의 한쪽(37A, 37B)을 제외한 것으로, 고집적화가 가능하다. 이 이상의 설명은 생략한다.
이상, 몇개의 멀티포트 메모리를 예로서 본 발명의 실시예를 설명하였지만 멀티포트 메모리에는 그 외에도 각종 방식이 있고, 그것들에도 본 발명은 적용가능하다. 또한, 메모리 셀의 구성도 각종 생각되지만, 동일하게 본 발명을 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 독출시의 리드 데이터 선으로의잡음의 영향이 감소되기 때문에 센스 증폭기에 의한 증폭시의 오동작이 없어지고, 반도체 메모리의 신뢰성을 향상시킬 수 있다. 또, 독출시의 리드 데이터 선으로의 잡음의 영향이 감소되기 때문에, 독출한 후 즉시 센스 증폭기에 의한 증폭을 개시할 수 있으므로, 반도체 메모리의 독출 속도를 향상시킬 수 있다. 또한, 본 발명에 따르면, 비휘발성 멀티포트 메모리가 실현된다.

Claims (17)

  1. 복수의 메모리 셀을 배열하여 구성된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 각 메모리 셀 내에 열방향으로 신장하는 적어도 상보 라이트 데이터 선과 리드 데이터 선의 조를 갖는 비트선 군을 구비하는 반도체 기억 장치로서,
    상기 리드 데이터 선이 상기 상보 라이트 데이터 선 사이에 끼워지도록 배치되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 메모리 셀 어레이의 다른 메모리 셀을 병행하여 액세스하기 위한 복수의 포트를 구비하고,
    상기 비트선 군은 상기 복수의 포트에 대응한 복수의 조로 나누어지는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 복수의 포트중 1개는 기록 전용의 제1 포트이고, 상기 복수의 포트 중 다른 1개는 독출 전용의 제2 포트이며,
    상기 비트선 군은 상기 제1 포트에 대응한 상보 라이트 데이터 선과 상기 제2 포트에 대응한 리드 데이터 선을 구비하고, 상기 제2 포트에 대응한 리드 데이터 선은 상기 제1 포트에 대응한 상보 라이트 데이터 선 사이에 끼워져 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 상기 비트선 군의 복수의 조의 적어도 1조는 상보 라이트 데이터 선 및 이 상보 라이트 데이터 선 사이에 끼워진 리드 데이터 선을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 복수의 포트 중 1개는 독출 및 기록용의 제1 포트이고, 상기 복수의 포트 중 다른 1개는 독출 및 기록용의 제2 포트이며,
    상기 비트선 군은 상기 제1 포트에 대응한 제1의 상보 라이트 데이터 선 및 이 제1의 상보 라이트 데이터 선 사이에 끼워진 제1의 리드 데이터 선을 갖는 제1 포트용 비트선 군과, 상기 제2 포트에 대응한 제2의 상보 라이트 데이터 선 및 이 제2의 상보 라이트 데이터 선 사이에 끼워진 제2의 리드 데이터 선을 갖는 제2 포트용 비트선 군을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 복수의 포트 중 1개는 독출 및 기록용의 제1 포트이고, 상기 복수의 포트중 다른 1개는 독출 전용의 제2 포트이며,
    상기 비트선 군은 상기 제1 포트에 대응한 제1의 상보 라이트 데이터 선 및 이 제1의 상보 라이트 데이터 선 사이에 끼워진 제1의 리드 데이터 선을 갖는 제1 포트용 비트선 군과, 상기 제2 포트에 대응한 제2의 리드 데이터 선을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서, 상기 비트선 군을 각 조마다 분리하도록 설치된 전원선을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 리드 데이터 선의 상하 중 적어도 한쪽에 설치된 전원 배선을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  9. 복수의 메모리 셀을 배열하여 구성된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 각 메모리 셀 내에 열방향으로 신장하는 복수 조의 비트선 군을 구비하는 반도체 기억 장치로서,
    상기 비트선 군을 각 조마다 분리하도록 설치된 전원선을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 메모리 셀 어레이의 다른 메모리 셀을 병행하여 액세스하기 위한 복수의 포트를 구비하고,
    상기 비트선 군은 상기 복수의 포트에 대응한 복수의 조로 나누어지며,
    상기 복수의 포트 중 1개는 독출 및 기록용의 제1 포트이고, 상기 복수의 포트 중 다른 1개는 독출 전용의 제2 포트이며,
    상기 비트선 군은 상기 제1 포트에 대응한 제1의 상보 리드/라이트 데이터 선 및 상기 제2 포트에 대응한 제2의 리드 데이터 선을 구비하며,
    상기 제1의 상보 리드/라이트 데이터 선과 상기 제2의 리드 데이터 선 사이에는 전원선이 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  11. 제9항에 있어서, 상기 리드 데이터 선의 상하 중 적어도 한쪽에 설치된 전원 배선을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 메모리 셀은 강유전체 용량과 NMOSFET를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  13. 복수의 메모리 셀을 배열하여 구성된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 각 메모리 셀 내에 열방향으로 신장하고, 상기 메모리 셀 어레이의 다른 메모리 셀을 병행하여 액세스하기 위한 복수 조의 비트선 군을 구비하는 멀티포트 메모리로서,
    상기 메모리 셀은 강유전체 용량과 NMOSFET를 구비하며,
    상기 복수 조의 비트선 군은 2조의 상보 리드/라이트 데이터 선을 구비하고,
    상기 메모리 셀은 2개의 직렬로 접속된 강유전체 용량과 4개 이상의 NMOSFET를 구비하는 것을 특징으로 하는 멀티포트 메모리.
  14. 복수의 메모리 셀을 배열하여 구성된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 각 메모리 셀 내에 열방향으로 신장하고, 상기 메모리 셀 어레이의 다른 메모리 셀을 병행하여 액세스하기 위한 복수 조의 비트선 군을 구비하는 멀티포트 메모리로서,
    상기 메모리 셀은 강유전체 용량과 NMOSFET를 구비하며,
    상기 복수 조의 비트선 군은 1조의 상보 리드/라이트 데이터 선과 1조의 상보 리드 전용 데이터 선을 구비하고,
    상기 메모리 셀은 2개의 직렬로 접속된 강유전체 용량과 6개 이상의 NMOSFET를 구비하는 것을 특징으로 하는 멀티포트 메모리.
  15. 복수의 메모리 셀을 배열하여 구성된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 각 메모리 셀 내에 열방향으로 신장하고, 상기 메모리 셀 어레이의 다른 메모리 셀을 병행하여 액세스하기 위한 복수 조의 비트선 군을 구비하는 멀티포트 메모리로서,
    상기 메모리 셀은 강유전체 용량과 NMOSFET를 구비하며,
    상기 복수 조의 비트선 군은 2개의 리드/라이트 데이터 선을 구비하고,
    상기 메모리 셀은 1개의 강유전체 용량과 2개 이상의 NMOSFET를 구비하며,
    상기 메모리 셀로부터 상기 리드/라이트 데이터 선에 독출된 신호와 비교하기 위한 기준 신호를 출력하는 상기 메모리 셀과 동일 구성의 기준 셀을 더 구비하는 것을 특징으로 하는 멀티포트 메모리.
  16. 복수의 메모리 셀을 배열하여 구성된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 각 메모리 셀 내에 열방향으로 신장하고, 상기 메모리 셀 어레이의 다른 메모리 셀을 병행하여 액세스하기 위한 복수 조의 비트선 군을 구비하는 멀티포트 메모리로서,
    상기 메모리 셀은 강유전체 용량과 NMOSFET를 구비하며,
    상기 복수 조의 비트선 군은 1개의 리드/라이트 데이터 선과 1개의 리드 전용 데이터 선을 구비하고,
    상기 메모리 셀은 1개의 강유전체 용량과 3개 이상의 NMOSFET를 구비하며,
    상기 메모리 셀로부터 상기 리드/라이트 데이터 선 또는 리드 전용 데이터 선에 독출한 신호와 비교하기 위한 기준 신호를 출력하는 상기 메모리 셀과 동일 구성의 기준 셀을 더 구비하는 것을 특징으로 하는 멀티포트 메모리.
  17. 제7항에 있어서, 상기 리드 데이터 선의 상하 중 적어도 한쪽에 설치된 전원 배선을 구비하는 것을 특징으로 하는 반도체 기억 장치.
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