JP2007035117A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 非選択セルのドレインに高電圧が印加される時間を短縮して非選択セルが受けるストレスを軽減させることにより、メモリセルに蓄積された電荷の減少を抑えることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】 センスラッチ単位回路7AはメモリセルMC0Aへのデータの書込が終了すると、グローバルビット線GBL0への4.5Vの電圧の印加を終了して0Vの電圧を印加し、グローバルビット線GBL1に2Vの電圧(書込阻止電圧)を印加する。メモリセルMC0Aへのデータ書込期間にはローカルビット線LBL0にドレインが接続されるメモリセルMC0A以外のメモリセル(書込非選択セル)のドレインにも4.5Vの電圧が印加される。メモリセルMC0Aにデータ書込が行なわれていない期間にはローカルビット線LBL0の電圧は0Vになる。
【選択図】 図2
【解決手段】 センスラッチ単位回路7AはメモリセルMC0Aへのデータの書込が終了すると、グローバルビット線GBL0への4.5Vの電圧の印加を終了して0Vの電圧を印加し、グローバルビット線GBL1に2Vの電圧(書込阻止電圧)を印加する。メモリセルMC0Aへのデータ書込期間にはローカルビット線LBL0にドレインが接続されるメモリセルMC0A以外のメモリセル(書込非選択セル)のドレインにも4.5Vの電圧が印加される。メモリセルMC0Aにデータ書込が行なわれていない期間にはローカルビット線LBL0の電圧は0Vになる。
【選択図】 図2
Description
本発明は不揮発性半導体記憶装置に関し、特に、フラッシュメモリにおいてメモリセルに記憶されたデータを読出す際の信頼性を高める技術に関する。
フラッシュメモリに代表される不揮発性半導体記憶装置には、その特有の動作に起因した不良が生じることがある。このような不良の1つに「ドレインディスターブ」と称される不良がある。ドレインディスターブとは、対象のメモリセルトランジスタにデータの書込を行なう場合にメモリセルトランジスタのドレインに接続されるビット線に高電圧が印加されると、そのビット線にドレインが共通に接続される他のメモリセル(書込非選択セル)に蓄積された電荷が減少する不良のことである。
フラッシュメモリに含まれるメモリセルトランジスタは浮遊ゲートを有する積層型電界効果トランジスタで構成される。浮遊ゲートには記憶するデータに応じた量の電荷が蓄積される。書込非選択セルにおいてドレインに高電圧が印加されると、電荷が浮遊ゲートからドレインに引き抜かれる可能性が生じる。よって、書込非選択セルの浮遊ゲートに蓄積された電荷が減少することがある。
ドレインディスターブを防ぐ従来の技術として、たとえば特開2002−299474号公報(特許文献1)では、データの書込を行なわない非選択のメモリセルのドレインに書込禁止電圧を印加する際に、非選択のメモリセルのソースおよびドレイン間においてパンチスルー現象を生じさせる構造を有することを特徴とする半導体装置が開示される。
特開2002−299474号公報
不揮発性半導体記憶装置ではメモリセルに蓄積された電荷量によってメモリセルに「1」または「0」のいずれのデータが記憶されているかが判別される。なお、1つのメモリセルに多値データが記憶される多値メモリの場合には、メモリセルに蓄積された電荷量に応じ、たとえば「11」,「10」,「00」,「01」のいずれのデータがメモリセルに記憶されているかが判別される。ドレインディスターブにより書込非選択セルに蓄積された電荷が減少すると、そのセルから誤ったデータが読出されてしまうという問題が生じる。
本発明の目的は、書込非選択セルのドレインに高電圧が印加される時間を短縮して書込非選択セルが受けるストレスを軽減させることにより、メモリセルに蓄積された電荷の減少を抑えることが可能な不揮発性半導体記憶装置を提供することである。
本発明は要約すれば、不揮発性半導体記憶装置であって、行列状に配置され、各々が不揮発的にデータを記憶する、複数のメモリセルと、複数のメモリセルの各行に対応して配置される複数のワード線と、複数のメモリセルの各列に対応して配置される複数のビット線と、メモリセルへのデータ書込時に、複数のワード線の中から対応するワード線を選択する行選択回路と、データ書込時に、複数のビット線の中から複数の第1のビット線を一括して選択して、データ書込に必要な第1の電圧を複数の第1のビット線に繰返し供給する電圧供給部とを備え、電圧供給部は、第1の電圧を繰返し供給する際に、データ書込が終了したメモリセルに対応する第1のビット線ごとに第1の電圧より低い第2の電圧を供給する。
ドレインディスターブによってメモリセルに蓄積された電荷が減少する理由は、書込非選択セルのドレインに印加される電圧と浮遊ゲートの電圧との差が高いためである。本発明の不揮発性半導体記憶装置によれば、書込対象セルへのデータ書込が終了すると書込対象セルに接続されるビット線に供給する電圧を、データ書込に必要な第1の電圧よりも低い第2の電圧に設定する。チップ全体にデータが書込まれている際中でもそのビット線に共通に接続される書込非選択セルのドレインには高電圧が印加されなくなり、蓄積された電荷の減少を抑えることができる。
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
[実施の形態1]
図1は、本発明の実施の形態1の不揮発性半導体記憶装置の全体構成を概略的に示すブロック図である。図1を参照して、不揮発性半導体記憶装置100は複数のメモリブロックMBa〜MBnに分割されるメモリマット1を含む。メモリブロックMBa〜MBnのそれぞれにおいては、データを不揮発的に記憶するメモリセルが接続されるワード線WLと、メモリセルと同様の構成でかつ固定データを格納するダミーセルが接続されるダミーワード線DWLとが配設される。
図1は、本発明の実施の形態1の不揮発性半導体記憶装置の全体構成を概略的に示すブロック図である。図1を参照して、不揮発性半導体記憶装置100は複数のメモリブロックMBa〜MBnに分割されるメモリマット1を含む。メモリブロックMBa〜MBnのそれぞれにおいては、データを不揮発的に記憶するメモリセルが接続されるワード線WLと、メモリセルと同様の構成でかつ固定データを格納するダミーセルが接続されるダミーワード線DWLとが配設される。
不揮発性半導体記憶装置100は、さらに、メモリブロックMBa〜MBnそれぞれに対して配置され、データ読出時対応のメモリブロックにおいてダミーワード線を選択するダミーデコーダ2a〜2nと、メモリブロックMBa〜MBnそれぞれに対応して配置され、アドレス信号に従って、選択時、対応のメモリブロックMBa〜MBnからワード線を選択するXデコーダ3a〜3nを含む。
ダミーデコーダおよびXデコーダにより、行を選択するロウデコーダが形成される。図1においては、メモリブロックMBa〜MBnに、それぞれ、ロウデコーダ4a〜4nが配設されるように示す。ダミーデコーダへは、偶数列/奇数列を示すYアドレス信号が与えられ、Xデコーダへは、ワード線を指定するXアドレス信号が与えられる。また、メモリブロックMBa〜MBnのそれぞれに対応してアレイ制御信号発生回路25a〜25nが配置されている。
このメモリマット1においては、メモリブロックMBa〜MBnに共通に、グローバルビット線GBLが配設される。このグローバルビット線は、メモリブロックMBa〜MBn各々のビット線に対応して配置され、選択メモリブロックのビット線(ローカルビット線)が、対応のグローバルビット線に結合される。
不揮発性半導体記憶装置100は、さらに、図示しないYアドレス信号をデコードして列選択信号を生成するYデコーダ5と、データ書込時の書込データを格納するデータレジスタ6と、Yデコーダ5からの列選択信号に従って選択列に対応するグローバルビット線を選択し、かつデータ読出時にはそのグローバルビット線のデータを検出し、データ書込時にはメモリセルに対して書込データの供給を行なうセンスラッチを含むYゲート/センスラッチブロック7と、Yゲート/センスラッチブロック7のYゲートを介して選択されたグローバルビット線と外部との間にデータの入出力を行なう入出力回路8とを含む。Yゲート/センスラッチブロック7は本発明の不揮発性半導体記憶装置における電圧供給部に相当する。
データレジスタ6へはグローバルビット線GBLが接続され、データ書込時、書込データに応じた電圧がグローバルビット線GBLに伝達される。
なお、メモリブロックの選択は、ブロックアドレス信号を受けるブロックデコーダ9からのブロック選択信号に基づいて行なわれる。アレイ系制御信号(後述するGBLDSC1<0>,GBLDSC1<1>などの信号)は、制御部(CPU:Central Processing Unit)Aからの命令を受けて、書込み時にある決まったタイミングでアレイ制御信号発生回路25a〜25nから出力される。制御部(CPU)Aおよびアレイ制御信号発生回路25a〜25nは本発明の不揮発性半導体記憶装置における「書込制御部」に相当する。なお、アレイ系制御信号はROM(Read Only Memory)に記述されたある決められたタイミングで出力されるので詳細は省略する。
図2は、図1に示すメモリブロックの主要部の構成を説明する図である。図2を参照して、メモリブロックMBは図1のメモリブロックMBa〜MBnのうちのいずれかのメモリブロックである。
メモリブロックMBは行列状に配列される複数のメモリセル、および複数のメモリセルの各行に対応して配置される複数のワード線を含む。図2では複数のワード線のうち、代表的にワード線WLn,WLn+1,WLmを示す。
各メモリセルは制御ゲートと浮遊ゲートとを有する積層型電界効果トランジスタを含み、そのしきい値電圧の変化によりデータを不揮発的に記憶する。各メモリセルの制御ゲートは対応のワード線に接続される。たとえばワード線WLn+1には、メモリセルMC0A〜MC3A,MC0B〜MC3B,MC0C〜MC3C,MC0D〜MC3Dの各々の制御ゲートが接続される。
メモリブロックMBはさらに、列方向に配置された複数のローカルビット線を含む。複数のローカルビット線の各々は、対応する列に属するメモリセルに含まれるトランジスタのドレインに共通に接続される。図2では複数のローカルビット線のうち、代表的にローカルビット線LBL0〜LBL7を示す。
メモリブロックMBはさらに、列方向に配置された複数のアシストゲートトランジスタAGTを含む。複数のアシストゲートトランジスタAGTは列方向に延在するアシストゲート線AGを共有する。アシストゲート線AGは、MOSトランジスタ(絶縁ゲート型電界効果トランジスタ)のゲートに対応し、その下部の半導体基板領域にアシストゲート制御信号に従って反転層が形成される。この反転層によりソース側ローカルビット線SLBが形成される。ソース側ローカルビット線SLBはソース側ブロック選択ゲート(図示せず)を介してコモン線(図示せず)に結合される。このソース側ローカルビット線SLBは各列のメモリセルに含まれるトランジスタのソースを共通に接続するソース線に相当する。なお、図2に示すようにローカルビット線とソース側ローカルビット線とは各列のメモリセルの両側に交互に配置される。
4つのメモリセルが1つのグループを構成し、各グループに対して2本のグローバルビット線(グローバルビット線対)が設けられる。たとえばメモリセルMC0A〜MC3Aにはグローバルビット線GBL0,GBL1が設けられる。データ読出時およびデータ書込時に、ローカルビット線LBL0はNチャネルMOSトランジスタTG0を介してグローバルビット線GBL0に接続される。同様にデータ読出時およびデータ書込時に、ローカルビット線LBL1はNチャネルMOSトランジスタTG1を介してグローバルビット線GBL1に接続される。同様にローカルビット線LBL2〜LBL7はそれぞれNチャネルMOSトランジスタTG2〜TG7を介してグローバルビット線GBL2〜GBL7に接続される。
2本のグローバルビット線のうちの一方のグローバルビット線に接続されるローカルビット線は、書込対象のメモリセルのドレインに書込を行なうための電圧を供給するためのビット線(第1のビット線)である。2本のグローバルビット線のうちの他方のグローバルビット線に接続されるローカルビット線は、この書込対象のメモリセルをデータ書込状態およびデータ非書込状態に設定するための電圧を、メモリセルのソースに供給するためのビット線(第2のビット線)である。なお、第1および第2のビット線により「ビット線対」が構成される。
2本のグローバルビット線ごとに1つのセンスラッチ単位回路が設けられる。グローバルビット線GBL0,GBL1はセンスラッチ単位回路7Aに接続される。グローバルビット線GBL2,GBL3はセンスラッチ単位回路7Bに接続される。グローバルビット線GBL4,GBL5はセンスラッチ単位回路7Cに接続される。グローバルビット線GBL6,GBL7はセンスラッチ単位回路7Dに接続される。なお、NチャネルMOSトランジスタTG0〜TG7およびセンスラッチ単位回路7A〜7Dは、本発明における「電圧供給部」に相当する図1のYゲート/センスラッチブロック7に含まれる。
センスラッチ単位回路7Aの動作について概略を説明する。センスラッチ単位回路7Aは、メモリセルMC0Aにデータを書込む際にはグローバルビット線GBL0にたとえば4.5Vの電圧を繰返し印加し、グローバルビット線GBL1に0Vの電圧を印加する。この4.5Vの電圧はメモリセルにデータを書込む際に必要なドレイン電圧である。
センスラッチ単位回路7AはメモリセルMC0Aへのデータの書込が終了すると、グローバルビット線GBL0への4.5Vの電圧の印加を終了して0Vの電圧を印加し、グローバルビット線GBL1に2Vの電圧(書込阻止電圧)を印加する。メモリセルMC0Aへのデータ書込期間にはローカルビット線LBL0にドレインが接続されるメモリセルMC0A以外のメモリセル(書込非選択セル)のドレインにも4.5Vの電圧が印加される。メモリセルMC0Aにデータ書込が行なわれていない期間にはローカルビット線LBL0の電圧は0Vになる。グローバルビット線GBL1に与えられる0Vおよび2Vの電圧は、メモリセルMC0Aをデータ書込状態およびデータ非書込状態にそれぞれ設定するための電圧である。
なお、本発明の不揮発性半導体記憶装置における第1および第2の電圧と、グローバルビット線GBL0,GBL1に印加される電圧との関係について説明する。第1の電圧はグローバルビット線GBL0に印加される4.5Vの電圧であり、第2の電圧はグローバルビット線GBL0に印加される0Vの電圧である。
本実施の形態ではデータ書込みの際にYゲート/センスラッチブロック7およびブロックデコーダ9によって複数のローカルビット線の中から書込対象のメモリセルのドレインに4.5Vの電圧を供給するための複数のビット線(複数の第1のビット線)が一括して選択される。図2において、たとえばメモリセルMC0A,MC0B,MC0C,MC0Dにデータを書込むため、「複数の第1のビット線」としてローカルビット線LBL0,LBL2,LBL4,LBL6が選択される。センスラッチ単位回路7B〜7DはメモリセルMC0B,MC0C,MC0Dのそれぞれに対して上述のセンスラッチ単位回路7Aと同様の書込動作を行なう。なお、この場合、「複数の第2のビット線」とはローカルビット線LBL1,LBL3,LBL5,LBL7である。
従来、メモリセルMC0Aへのデータの書込が終了してもメモリセルMC0B,MC0C,MC0Dへのデータ書込みへのデータの書込が終了するまで、メモリセルMC0Aあるいはローカルビット線LBL0に接続される書込非選択セルのドレインには4.5Vの電圧が印加されていた。本発明の不揮発性半導体記憶装置では、従来よりも書込非選択セルのドレインに4.5Vの電圧が印加される時間が短縮される。よって、書込非選択セルが受けるストレスが従来よりも軽減されるのでドレインディスターブを抑制することが可能になる。書込非選択セルがストレスを受ける状態とは、ワード線が非選択の状態であり、かつドレインに4.5Vの電圧が印加されている状態を指す。
なお、メモリセルMC1Aに対してデータの書込を行なう場合、センスラッチ単位回路7Aはグローバルビット線GBL0に0Vの電圧を印加し、グローバルビット線GBL1に4.5Vの電圧を印加する。メモリセルMC1Aへのデータの書込が終了するとセンスラッチ単位回路7Aはグローバルビット線GBL0に2Vの電圧(書込阻止電圧)を印加し、グローバルビット線GBL1に0Vの電圧を印加する。
図3は、図2のセンスラッチ単位回路7Aの構成を示す図である。図3を参照して、センスラッチ単位回路7Aは、センスラッチSLと、NチャネルMOSトランジスタM0〜M3と、電圧制御回路10とを含む。センスラッチSLは本発明における「電圧出力回路」に相当する。
センスラッチSLは2本のグローバルビット線のうち、ローカルビット線LBL0に書込対象のメモリセル(メモリセルMC0A)が接続される場合に、データ書込みを行なうことを示す電圧と、データ書込みを行なわないことを示す電圧(書込阻止電圧)との間で変化する信号SIG1をグローバルビットGBL1に出力する。信号SIG1の電圧はメモリセルMC0Aにデータを書込む際に0Vとなり、メモリセルMC0Aへのデータの書込が終了すると2.0V(書込阻止電圧)になる。なお、センスラッチSLはローカルビット線LBL1に書込対象のメモリセルが接続される場合には信号SIG1と同様に電圧が0Vと2V(書込阻止電圧)との間で変化する信号SIG0をグローバルビットGBL0に出力する。
NチャネルMOSトランジスタM0はゲートにHレベルの信号GBLTG<0>を受けてオンするとセンスラッチSLとグローバルビット線GBL0とを電気的に接続する。NチャネルMOSトランジスタM1はゲートにHレベルの信号GBLTG<1>を受けてオンするとセンスラッチSLとグローバルビット線GBL1とを電気的に接続する。
NチャネルMOSトランジスタM2,M3はそれぞれグローバルビット線GBL0,GBL1を電気的に接続したり遮断したりするために設けられる。NチャネルMOSトランジスタM2はゲートにHレベルの信号GBLTG<2>を受けるとオンする。NチャネルMOSトランジスタM3はゲートにHレベルの信号GBLTG<3>を受けるとオンする。
電圧制御回路10はNチャネルMOSトランジスタM4〜M9を含む。NチャネルMOSトランジスタM4は信号GBLDSC1<0>をゲートに受け、グローバルビット線GBL0とノードW3との間に接続される。信号GBLDSC1<0>はグローバルビット線GBL0に充電された電荷を放電してグローバルビット線GBL0の電圧を0Vに設定することを指示する信号である。NチャネルMOSトランジスタM5は信号SIG1をゲートに受け、ノードW2とノードW3との間に接続される。ノードW2における電圧VSSはたとえば接地電圧(=0V)に設定される。
同様にNチャネルMOSトランジスタM6は信号GBLDSC1<1>をゲートに受け、グローバルビット線GBL1とノードW4との間に接続される。信号GBLDSC1<1>はグローバルビット線GBL1に充電された電荷を放電してグローバルビット線GBL1の電圧を0Vに設定することを指示する信号である。NチャネルMOSトランジスタM7は信号SIG0をゲートに受け、ノードW2とノードW4との間に接続される。
NチャネルMOSトランジスタM8は信号GBLWD10をゲートに受け、グローバルビット線GBL0とノードW1との間に接続される。ノードW1の電圧VWDはメモリセルにデータを書込む際に必要なドレイン電圧(4.5V)に設定される。信号GBLWD10はグローバルビット線GBL0の電圧を4.5Vに設定することを指示する信号である。
NチャネルMOSトランジスタM9は信号GBLWD11をゲートに受け、グローバルビット線GBL1とノードW1との間に接続される。信号GBLWD11はグローバルビット線GBL1の電圧を4.5Vに設定することを指示する信号である。
なお、信号GBLTG<0>〜GBLTG<3>はブロックデコーダ9から送られる信号であり、信号GBLWD10,GBLWD11,GBLDSC1<0>,GBLDSC1<1>はアレイ制御信号発生回路25aから送られる信号である。アレイ制御信号発生回路25aはグローバルビット線対ごとに信号GBLWD10,GBLWD11,GBLDSC1<0>,GBLDSC1<1>の各信号に相当する信号を出力する。
センスラッチ単位回路7B〜7Dの各々の構成はセンスラッチ単位回路7Aの構成と同様であり、各センスラッチ単位回路にセンスラッチと電圧制御回路とが設けられる。センスラッチは本発明の「電圧出力回路」に相当する。電圧出力回路および電圧制御回路はビット線対(グローバルビット線対)ごとに設けられる。よってYゲート/センスラッチブロック7(電圧供給部)に電圧出力回路および電圧制御回路は複数設けられる。
次に、本発明の不揮発性半導体記憶装置における書込動作についてより詳細に説明する。本発明の不揮発性半導体記憶装置に含まれるメモリセルは、2値のデータを記憶してもよいし、または3値以上の多値データを記憶してもよい。以下、メモリセルは4値のデータを記憶する多値メモリセルであるとして説明する。
図4は、図2に示すメモリブロックMB中のメモリセルに対するデータの書込を示す図である。図4を参照して、メモリセルMC0A,MC0B,MC0C,MC0Dがデータ書込対象のメモリセルである。これらのメモリセルには同時にデータの書込が開始される。なお、メモリセルMC0A〜MC0Dの各々へのデータの書込動作は同様の動作であるので以下では代表的にメモリセルMC0Aへのデータの書込について説明する。
メモリセルMC0Aにおいて、ソース側ローカルビット線SLBがメモリセルMC0Aのソースに接続される。メモリセルMC0AのドレインにはNチャネルMOSトランジスタTG0を介し、グローバルビット線GBL0から4.5Vの電圧が印加される。
メモリセルMC0Aにデータを書込む場合、ローカルビット線LBL1の電圧はグローバルビット線GBL1を介して0Vに設定される。一方、メモリセルMC0Aへのデータの書込が終了し、さらなるデータの書込を阻止する場合には、グローバルビット線GBL1を介してローカルビット線LBL1の電圧は書込阻止電圧(2V)に設定される。このようにローカルビット線LBL1に与えられる電圧によりデータの書込が行なわれるか否かが決定される。
メモリセルMC0Aへのデータ書込時、アシストゲート線AGには1Vの電圧が印加される。この場合、メモリセルMC1Aを経由してグローバルビット線GBL0からグローバルビット線GBL1に電流が流れる。アシストゲート線AGの下に形成された弱い反転層ではチャネル抵抗が高いため、高電界が生じる。この高電界により生じた高エネルギの電子(ホットエレクトロン)がワード線WLn+1に印加された高電圧により生じる電界に引かれ、メモリセルMC0Aの浮遊ゲートに到達する。図中の矢印はグローバルビット線GBL1からグローバルビット線GBL0に向けて流れる電子の方向を示す。
メモリセルMC0Aへのデータの書込が終了すると、ローカルビット線LBL1の電圧は2Vになる。アシストゲート線AGに与えられる電圧が1VであるためアシストゲートトランジスタAGTはカットオフする。よってメモリセルMC0Aにはホットエレクトロンの注入が行なわれなくなる。
再び図3を参照して、メモリセルMC0Aへのデータの書込完了後のセンスラッチ単位回路7Aおよび制御部(CPU)Aの命令によりアレイ制御信号発生回路25aから出力される信号の説明を行なう。センスラッチSLはグローバルビット線GBL1の電圧を2Vに設定し、かつ、制御部(CPU)Aは信号GBLDSC1<0>のレベルをHレベルにする。これによりNチャネルMOSトランジスタM4,M5はともにオンする。さらに信号GBLWD10がLレベルになり、NチャネルMOSトランジスタM8がオフしてノードW1とグローバルビット線GBL0との接続が切り離される。NチャネルMOSトランジスタM4,M5がともにオンし、NチャネルMOSトランジスタM8がオフすると、放電によりグローバルビット線GBL0の電圧は0Vに低下する。
グローバルビット線GBL0とローカルビット線LBL0とは電気的に接続されているので、グローバルビット線GBL0における放電に伴いローカルビット線LBL0の電圧は4.5Vから0Vに低下する。よってメモリセルMC0Aへのデータの書込が終了するとメモリセルMC0A,MCAの各々のドレインの電圧が4.5Vから0Vに低下する。つまり、信号GBLDSC1<0>のレベルをHレベルにすることで、データ書込完了後メモリセル(メモリセルMCA)に対応するローカルビット線LBL0に4.5Vの電圧が印加されないようになる。
グローバルビット線GBL0が非書換、すなわち信号SIG0が書込当初から0Vの場合、書込開始前に信号GBLWD10をLレベルとし、信号GBLDSC1<0>をHレベルとすることで、グローバルビット線GBL0には書込当初から0Vが印加され、それにつながるメモリセルのドレインにも0Vが印加される。これにより、ドレインディスターブがさらに緩和される。
同様に、メモリセルMC0B,MC0C,MC0Dのそれぞれに対するデータの書込が終了するとメモリセルMCB,MCC,MCDのドレイン電圧が4.5Vから0Vに低下する。なお、メモリセルMC0A,MC0B,MC0C,MC0Dの各々は互いに独立した書込経路(電子が流れる経路)を有するので、本発明の不揮発性半導体記憶装置においては同時に多数のメモリセルへのデータの書込が可能となる。
上述のようにメモリセルMC0A,MC0B,MC0C,MC0Dは多値データを記憶するメモリセルである。このようなメモリセルは複数のしきい値電圧レベルに応じた多値データを記憶する。データの書込の際には最も低い消去状態から複数の書込状態のいずれかにしきい値電圧レベルを設定する必要がある。その際、どの書込状態にしきい値電圧レベルを設定するかに依存して、しきい値電圧のシフト量、すなわち浮遊ゲートに注入すべき電荷量が異なる。なお、しきい値電圧を精度良くシフトさせるため、所定の長さの時間を有するパルス電圧を繰り返しメモリセルのワード線に印加する方法が用いられる。
図5は、4値書込みの場合のメモリセルのしきい値分布の例を表わす図である。図5を参照して、縦軸はメモリセルのしきい値電圧を示す。しきい値電圧が最も低い状態(消去状態)では、このメモリセルは「11」のデータを記憶した状態になっている。
メモリセルは書込み時ドレインに一定電圧(4.5V)を印加、かつワード線にパルス電圧を複数回受けることでしきい値電圧を変化させる。図5において時間tBiasは書込み1サイクルあたりのストレス時間を示す。メモリセルに「10」のデータを書込むためには、たとえばメモリセルのワード線にパルス電圧を6回印加することが必要である。時間aは時間tBiasの6倍の時間であることを示す。
同様に、メモリセルの記憶するデータを「10」から「00」に書換えるためにはたとえばb(=8×tBias)の時間が必要であり、メモリセルの記憶するデータを「00」から「01」に書換えるためにはc(=16×tBias)の時間が必要である。よって、メモリセルが記憶する「11」のデータを「01」に書換えるには30×tBiasの時間が必要になる。なお、時間tBiasおよび時間a,b,cの単位はμsである。
図6は、データ書込時における図3の各信号のタイミングチャートである。書込対象のメモリセルは図4のメモリセルMC0A,MC0Bとする。また、メモリセルMC0Aは消去状態から「01」のデータが書込まれるものとし、メモリセルMC0Bは消去状態から「00」のデータが書込まれるものとする。なお、データ書込後(プログラム後)にはベリファイ動作が行なわれるが、ここではベリファイについての詳細な説明を省略する。
図6を参照して、電圧VWL,VAG,VGBL0,VGBL1,VGBL2,VGBL3はそれぞれワード線WLn+1,アシストゲート線AG,グローバルビット線GBL0,グローバルビット線GBL1,グローバルビット線GBL2,グローバルビット線GBL3の電圧を示す。また、信号GBLDSC2<0>,GBLDSC2<1>,GBLWD20,GBLWD21は、図3に示すアレイ制御信号発生回路25aからグローバルビット線GBL1,GBL2に対応して設けられる電圧制御回路に送られ、信号GBLDSC1<0>,GBLDSC1<1>,GBLWD10,GBLWD11のそれぞれに相当する信号である。時刻t1ではワード線WLn+1が選択され、電圧VWLは0Vから上昇する。
時刻t2では、メモリセルMC0A,MC0Bの各ドレインの電圧がプリチャージされる。時刻t2では電圧VWDが4.5Vに立ち上がる。また、時刻t2では信号GBLWD0の電圧が0Vから8Vに立ち上がる。
信号GBLWD10,GBLWD20の電圧が8Vに変化すると、図3のMOSトランジスタM8がオンしグローバルビット線GBL0,GBL2が充電される。電圧VGBL0,VGBL2の各々は4.5Vに変化する。メモリセルMC0A,MC0Bはそれぞれローカルビット線LBL0,LBL2を介してグローバルビット線GLB0,GBL2にドレインが接続されるので、各メモリセルのドレイン電圧が4.5Vに変化する。
次に時刻t3ではメモリセルMC0A,MC0Bに対して書込が行なわれる。時刻t3では電圧VAGが1Vに変化する。電圧VAGが1Vに変化すると、上述のように電子がグローバルビット線GBL1からグローバルビット線GBL0に向けて流れるので、メモリセルMC0Aではデータの書込が行なわれる。同様に、グローバルビット線GBL3からグローバルビット線GBL2に向けて電子が流れるので、メモリセルMC0Bではデータの書込が行なわれる。
書込の際には電圧VGBL1の電圧が上昇するとともに電圧VGBL0が低下する。その理由は、グローバルビット線GBL0に蓄えられた電荷がグローバルビット線GBL1に流れ込んでアシストゲートトランジスタAGTがカットオフするまでグローバルビット線GBL0,GBL1間で電荷が再配分されるためである。
次に時刻t4では、データの書込みの1サイクルが終了する。電圧VAGは1.0Vから0Vに変化する。また時刻t4から時刻t5までの間に電圧VWLは15Vから低下する。
この後、時刻t5から時刻t6までの間、実際に書込んだセルのしきい値レベルが所望のレベル(たとえば「00」のレベル)に達したかどうかを確認するためのベリファイ動作が行なわれ、ベリファイが成功した場合(ベリファイパスの場合)にはセンスラッチSLはグローバルビット線GBL3に2Vの電圧、つまり書込阻止電圧を印加する。なお、図6はベリファイが成功していない状態を示す。よって信号GBLDSC2<0>は0Vのままであり、電圧VGBL3もほぼ0Vとなる。また、時刻t2〜t5の間、電圧VGBL2のレベルは4.5Vのままである。図6に示す動作が繰り返されるとベリファイパスの状態になる。
図7は、ベリファイパスの状態における図6の各信号のタイミングチャートである。図7を参照して、ベリファイパス状態では、時刻t2において電圧VGBL3およびGBLDSC2<0>が0Vから2Vに変化し、図3のNチャネルMOSトランジスタM4,M5がオンする。さらに、信号GBLWD20の電圧が0VになるのでトランジスタM8はオフする。
なお、メモリセルMC0Aへのデータ書込は完了していないので、時刻t5以後、再び時刻t1〜t5と同様に各信号が変化し、メモリセルMC0Aへのデータの書込が継続される。しかし、メモリセルMC0Bへのデータの書込が終了しているのでグローバルビット線GBL2では電圧VGBL2は0Vのままである。よって、ローカルビット線LBL2を介してグローバルビット線GBL2にドレインが接続されるメモリセルMCB,MC0Bのドレイン電圧はtBiasの期間、0Vのままである。
図6において時刻t2から時刻t5までの時間、つまり信号GBLWD20が8Vである時間は4(=2+1+1)マイクロ秒である。この時間は書込非選択セルがストレスを受ける時間に等しい。図7において時刻t2から時刻t5までの間、つまり信号GBLWD20が8Vである時間は、0マイクロ秒である。当然ながら、書込非選択セルがストレスを受ける時間が0になることでドレインディスターブに対する耐性が向上する。
図8は、本発明の不揮発性半導体記憶装置による効果を模式的に示す図である。図8を参照して、メモリセルMC0A〜MC0Dの各メモリセルにデータを書込む場合に書込非選択セルであるメモリセルMCA〜MCDの各メモリセルがストレスを受ける時間の合計が示される。図8では従来の不揮発性半導体記憶装置と本発明の不揮発性半導体記憶装置との各々について、ストレスを受ける時間の合計が示される。
なおメモリセルMC0A〜MC0DおよびメモリセルMCA〜MCDは図4のメモリセルMC0A〜MC0DおよびメモリセルMCA〜MCDにそれぞれ対応する。また、メモリセルMC0A〜MC0Dの各メモリセルは、消去状態(「11」のデータを記憶する状態)からデータの書込が行なわれる。さらに、データの書込に要する時間は図5に示す時間に従うものとする。
従来の不揮発性半導体記憶装置の場合、メモリセルMC0Aに「01」のデータを書込むため、メモリセルMC0Aは{a+b+c}(μs)の間、ストレスを受ける。メモリセルMC0Aへのデータの書込が終了するまでメモリセルMC0B〜MC0Dの各メモリセルもストレスを受けることになるので、メモリセルMCA〜MCDの各メモリセルも{a+b+c}(μs)の間、ストレスを受ける。よって、メモリセルMCA〜MCDの4つのメモリセルがストレスを受ける時間の合計は4{a+b+c}(μs)になる。
一方、本発明の不揮発性半導体記憶装置では、メモリセルMC0A,MC0B,MC0C,MC0Dはそれぞれ{a+b+c}(μs),{a+b}(μs),a(μs),0(μs)の時間だけストレスを受ける。よって、メモリセルMCA,MCB,MCC,MCDのそれぞれがストレスを受ける時間は{a+b+c}(μs),{a+b}(μs),a(μs),0(μs)となる。メモリセルMCA〜MCDの4つのメモリセルがストレスを受ける時間の合計は{3a+2b+c}(μs)になる。
たとえば時間tBias=4(μs)とすると、a=24(μs),b=32(μs),c=64(μs)となる。メモリセルMCA〜MCDの4つのメモリセルがストレスを受ける時間の合計は、従来の不揮発性半導体記憶装置の場合には480(μs)になり、本発明の不揮発性半導体記憶装置の場合には200(μs)になる。よって、4つのメモリセルがストレスを受ける時間は、従来と比較して約0.417倍(=200/480)となる。
なお、本発明の不揮発性半導体記憶装置はホットエレクトロンをソース側から注入して書込を行なう不揮発性半導体記憶装置に適用可能である。よって本発明の不揮発性半導体記憶装置は上述のAG−AND型のフラッシュメモリだけでなく、たとえばNOR型のフラッシュメモリにも適用可能である。
以上のように実施の形態1によれば、選択した複数のビット線にデータ書込みに必要な電圧を供給し、データ書込が終了したメモリセルに接続されるビット線ごとに、データ書込に必要な第1の電圧よりも低い第2の電圧を供給することによって、他のグローバルビット線に接続されるメモリセルにデータが書込中であっても、データ書込が終了したメモリセルとグローバルビット線およびローカルビット線が共通に接続されるメモリセルのドレインには高電圧が印加されないので、書込非選択セルに蓄積された電荷の減少を抑えることができる。
[実施の形態2]
実施の形態2の不揮発性半導体記憶装置の全体構成は図1の不揮発性半導体記憶装置100の構成と同様である。よって、実施の形態2の不揮発性半導体記憶装置の全体構成に関する以後の説明は繰り返さない。実施の形態2の不揮発性半導体記憶装置は、センスラッチ単位回路の構成が図2に示すセンスラッチ単位回路7A〜7Dの各々と異なる点で実施の形態1の不揮発性半導体記憶装置と異なる。よって、以下ではセンスラッチ単位回路の構成について説明し、他の部分の構成に関する説明は繰り返さない。
実施の形態2の不揮発性半導体記憶装置の全体構成は図1の不揮発性半導体記憶装置100の構成と同様である。よって、実施の形態2の不揮発性半導体記憶装置の全体構成に関する以後の説明は繰り返さない。実施の形態2の不揮発性半導体記憶装置は、センスラッチ単位回路の構成が図2に示すセンスラッチ単位回路7A〜7Dの各々と異なる点で実施の形態1の不揮発性半導体記憶装置と異なる。よって、以下ではセンスラッチ単位回路の構成について説明し、他の部分の構成に関する説明は繰り返さない。
図9は、実施の形態2におけるセンスラッチ単位回路の構成を示す図である。図9を参照して、センスラッチ単位回路7A1は電圧制御回路10に代えて電圧制御回路20,21を含む点で図3のセンスラッチ単位回路7Aと異なるが他の部分の構成は同様であるので以後の説明は繰り返さない。
電圧制御回路20はグローバルビット線GBL1に入力端子が接続されるレベルシフト回路LAと、レベルシフト回路LAの出力をゲートに受け、電圧VWDを供給するノードW1とノードW10(中間ノード)との間に接続されるPチャネルMOSトランジスタM10と、信号GBLWD10をゲートに受け、ノードW10とグローバルビット線GBL0との間に接続されるNチャネルMOSトランジスタM11とを含む。
電圧制御回路21は電圧制御回路20と同様の構成を有する。電圧制御回路21はグローバルビット線GBL0に入力端子が接続されるレベルシフト回路LAと、レベルシフト回路LAの出力をゲートに受け、電圧VWDを供給するノードW2とノードW11(中間ノード)との間に接続されるPチャネルMOSトランジスタM12と、信号GBLWD11をゲートに受け、ノードW11とグローバルビット線GBL1との間に接続されるNチャネルMOSトランジスタM13とを含む。
信号GBLWD10はグローバルビット線GBL0に電圧VWDを供給することを指示する供給信号であり、信号GBLWD11はグローバルビット線GBL1に電圧VWDを供給することを指示する供給信号である。なお、実施の形態1と同様に信号GBLWD10,GBLWD11はアレイ制御信号発生回路25aから送られる信号である。アレイ制御信号発生回路25aはグローバルビット線対ごとに信号GBLWD10,GBLWD11の各信号に相当する信号を出力する。なお、グローバルビット線対ごとに電圧制御回路20,21が設けられる。
なお、実施の形態2では、図3のセンスラッチ単位回路7B〜7Dの各々の構成は図9のセンスラッチ単位回路7A1の構成と同様になる。よって実施の形態2におけるセンスラッチ単位回路7B〜7Dの各々の構成の説明は以後繰り返さない。
グローバルビット線GBL1の電圧が0V、信号GBLWD10の電圧が8Vのとき、つまりメモリセルMC0Aに書込を行なう場合には、電圧制御回路20のレベルシフト回路LAの出力電圧は0Vである。この場合、PチャネルMOSトランジスタM10、NチャネルMOSトランジスタM11がオンする。よってグローバルビット線GBL0にはノードW1から電圧VWD(=4.5V)の電圧が与えられるのでグローバルビット線GBL0は充電される。
メモリセルMC0Aへのデータ書込が終了するとレベルシフト回路LAはセンスラッチSLからグローバルビット線GBL1を介して入力される2Vの電圧(書込阻止電圧)を昇圧して4.5Vの電圧を出力する。PチャネルMOSトランジスタM10はゲートに4.5Vの電圧を受けるとオフする。PチャネルMOSトランジスタM10がオフするとグローバルビット線GBL0にはノードW1から4.5Vの電圧が印加されなくなる。よってグローバルビット線GBL0に蓄積された電荷は放電され、グローバルビット線GBL0の電圧が低下する。
グローバルビット線GBL0の電圧が0V、信号GBLWD11の電圧が8V(信号GBLWD11がHレベル)のとき、電圧制御回路21のレベルシフト回路LAの出力電圧は0Vである。この場合、PチャネルMOSトランジスタM12、NチャネルMOSトランジスタM13がオンする。よってグローバルビット線GBL1にはノードW2から電圧VWD(=4.5V)が与えられるのでグローバルビット線GBL1は充電される。
また、レベルシフト回路LAはグローバルビット線GBL0を介して入力される書込阻止電圧を昇圧して4.5Vの電圧を出力する。PチャネルMOSトランジスタM12はゲートに4.5Vの電圧を受けるとオフする。PチャネルMOSトランジスタM12がオフするとグローバルビット線GBL1にはノードW2から4.5Vの電圧が印加されなくなる。よってグローバルビット線GBL1に蓄積された電荷は放電され、グローバルビット線GBL1の電圧が低下する。
なお、グローバルビット線GBL0が書込対象のビット線である場合には信号GBLWD11はLレベルである。同様に、グローバルビット線GBL1が書込対象のビット線である場合には信号GBLWD10はLレベルになる。
図3と図9とを対比すると、実施の形態2ではアレイ制御信号発生回路25aから信号GBLDSC1<0>、GBLDSC1<1>が出力されていない。よって、実施の形態2は実施の形態1よりも簡単な制御によって、書込対象のメモリセルにデータ書込が終了するとグローバルビット線GBL0の電圧を下げることができる。
図10は、図9のレベルシフト回路LAの構成を示す図である。図10を参照して、レベルシフト回路LAは、インバータINVと、PチャネルMOSトランジスタM21,M22と、NチャネルMOSトランジスタM23,M24とを含む。
インバータINVはノードN1に入力ノードが接続され、ノードN2に出力ノードが接続される。PチャネルMOSトランジスタM21は電源ノードVDDにソースが接続され、ノードN3にドレインが接続され、ノードN4にゲートが接続される。PチャネルMOSトランジスタM22は電源ノードVDDにソースが接続され、ノードN4にドレインが接続され、ノードN3にゲートが接続される。NチャネルMOSトランジスタM23はノードN3にドレインが接続され、接地ノードにソースが接続され、ノードN1にゲートが接続される。NチャネルMOSトランジスタM24はノードN4にドレインが接続され、接地ノードにソースが接続され、ノードN2にゲートが接続される。
ノードN1に入力される信号INのレベルがHレベルの場合、つまり信号INの電圧が2Vの場合には、NチャネルMOSトランジスタM23がオンする。一方、ノードN2にはLレベルの信号が出力されるのでNチャネルMOSトランジスタM24がオフする。PチャネルMOSトランジスタM22のゲートにはLレベルの信号が入力されるのでPチャネルMOSトランジスタM22はオンする。電源ノードVDDの電圧が4.5VであるのでノードN4の電圧は4.5Vに変化する。一方、PチャネルMOSトランジスタM21のゲートにはHレベルの信号が入力されるのでPチャネルMOSトランジスタM21はオフする。よってレベルシフト回路LAに2Vの電圧が入力されると、ノードN4から4.5Vの電圧の信号OUTが出力される。
ノードN1に入力される信号INのレベルがHレベルの場合、つまり信号INの電圧が2Vの場合には、NチャネルMOSトランジスタM23がオンする。一方、ノードN2にはLレベルの信号が出力されるのでNチャネルMOSトランジスタM24がオフする。PチャネルMOSトランジスタM22のゲートにはLレベルの信号が入力されるのでPチャネルMOSトランジスタM22はオンする。電源ノードVDDの電圧が4.5VであるのでノードN4の電圧は4.5Vに変化する。一方、PチャネルMOSトランジスタM21のゲートにはHレベルの信号が入力されるのでPチャネルMOSトランジスタM21はオフする。よってレベルシフト回路LAに2Vの電圧が入力されると、ノードN4から4.5Vの電圧の信号OUTが出力される。
信号INのレベルがLレベルである場合、つまり信号INの電圧が0Vの場合にはNチャネルMOSトランジスタM23がオフし、NチャネルMOSトランジスタM24がオンする。よって、PチャネルMOSトランジスタM21のゲートにはLレベルの信号が入力され、PチャネルMOSトランジスタM22のゲートにはHレベルの信号が入力される。PチャネルMOSトランジスタM21はオンし、PチャネルMOSトランジスタM22はオフするので、信号OUTの電圧は0Vに変化する。このようにレベルシフト回路LAは書込阻止電圧よりも高い4.5Vの電圧(指示電圧)を出力する。
図11は、データ書込時の図9の各信号のタイミングチャートである。なお、実施の形態1と同様に、書込対象のメモリセルは図4のメモリセルMC0A,MC0Bとする。また、メモリセルMC0Aは消去状態から「01」のデータが書込まれるものとし、メモリセルMC0Bは消去状態から「00」のデータが書込まれるものとする。なお、図11は図6と対比される図である。
図6,図11を参照して、図11のタイミングチャートは、信号GBLDSC1<0>,GBLDSC1<1>,GBLDSC2<0>,GBLDSC2<1>に代えて信号OUT1,OUT2が含まれる点で図6のタイミングチャートと異なるが他については同様である。信号OUT1,信号OUT2は図10の信号OUTに相当する。つまり、時刻t2〜t5においてメモリセルMC0A,メモリセルMC0Bにデータの書込が行なわれる。時刻t5においてメモリセルMC0Bへのデータの書込が正常に終了したことに応じ、センスラッチSLはグローバルビット線GBL3に2Vの電圧、つまり書込阻止電圧を印加する。レベルシフト回路は4.5Vの信号OUTを出力する。
この後、図6と同様に、時刻t5から時刻t6までの間ベリファイ動作が行なわれ、ベリファイが成功した場合には、センスラッチSLはグローバルビット線GBL3に2Vの電圧、つまり書込阻止電圧を印加する。図6と同様に、図11はベリファイが成功していない状態を示す。よって、電圧VGBL3は0Vのままであり、時刻t2〜t5の間、電圧VGBL2のレベルは4.5Vのままである。なお図11に示す動作が繰り返されるとベリファイパスの状態になる。
図12は、ベリファイパスの状態における図11の各信号のタイミングチャートである。なお図12は図7と対比される図である。図12を参照して、ベリファイパス状態では時刻t2において電圧VGBL3が0Vから2Vに変化し、OUT2が時刻t2において0Vから4.5Vに変化する。よって、図9のPチャネルMOSトランジスタM10がオフするので、グローバルビット線GBL2の電圧VGBL2は0Vのままである。
実施の形態1と同様にローカルビット線LBL2を介してグローバルビット線GBL2にドレインが接続されるメモリセルMCB,MC0Bのドレイン電圧はtBiasの期間、0Vのままであり、書込非選択セルがストレスを受ける時間が0になる。
実施の形態2において書込非選択セルが受けるストレスを軽減させる効果は実施の形態1と同様である。つまり、図5,図8に示すように、メモリセルMCA〜MCDの4つのメモリセルがストレスを受ける時間の合計は{3a+2b+c}(μs)になる。実施の形態1と同様にa=24(μs),b=32(μs),c=64(μs)とすると、この合計時間は200(μs)になる。従来の不揮発性半導体記憶装置ではメモリセルMCA〜MCDの4つのメモリセルがストレスを受ける時間の合計は4{a+b+c}=480(μs)となる。よって、4つのメモリセルがストレスを受ける時間は、従来と比較して約0.417倍(=200/480)となる。
以上のように実施の形態2によれば、実施の形態1と同様にデータ書込が終了したメモリセルに接続されるグローバルビット線の電圧を下げることによって、書込非選択セルに蓄積された電荷の減少を抑えることができる。
さらに、実施の形態2によれば、1対のグローバルビット線の一方から入力される書込阻止電圧に応じて他方のグローバルビット線の電圧を低下させることができるので、実施の形態1よりも簡単な制御により、他方のグローバルビット線の電圧を変化させることができる。
なお、実施の形態1,2では、センスラッチ単位回路はグローバルビット線を介し、メモリセルに接続されるローカルビット線に4.5Vの電圧の供給を行なったり、供給を終了したりするものとして説明した。本発明の不揮発性記憶装置は、このようにグローバルビット線を介してメモリセルに電圧を供給する構成を有すると限定されるものではなく、メモリセルに接続されるビット線に電圧供給部が4.5Vの電圧を直接供給してもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 メモリマット、2a〜2n ダミーデコーダ、3a〜3n デコーダ、4a〜4n ロウデコーダ、5 デコーダ、6 データレジスタ、7 Yゲート/センスラッチブロック、7A〜7D,7A1 センスラッチ単位回路、8 入出力回路、9 ブロックデコーダ、10,20,21 電圧制御回路、25a〜25n アレイ制御信号発生回路、100 不揮発性半導体記憶装置、A 制御部(CPU)、AG アシストゲート線、AGT アシストゲートトランジスタ、DWL ダミーワード線、GBL,GBL0〜GBL7 グローバルビット線、INV インバータ、LA レベルシフト回路、LBL0〜LBL7 ローカルビット線、M0〜M9,M11,M13,M23,M24,TG0〜TG7 NチャネルMOSトランジスタ、M10,M12,M21,M22 PチャネルMOSトランジスタ、MB,MBa〜MBn メモリブロック、MC0A〜MC3A,MC0B〜MC3B,MC0C〜MC3C,MC0D〜MC3D,MCA〜MCD メモリセル、N1〜N4,W1,W2,W10,W11 ノード、SL センスラッチ、SLB ソース側ローカルビット線、VDD 電源ノード、WL,WLn,WLn+1,WLm ワード線。
Claims (6)
- 行列状に配置され、各々が不揮発的にデータを記憶する、複数のメモリセルと、
前記複数のメモリセルの各行に対応して配置される複数のワード線と、
前記複数のメモリセルの各列に対応して配置される複数のビット線と、
前記メモリセルへのデータ書込時に、前記複数のワード線の中から対応するワード線を選択する行選択回路と、
前記データ書込時に、前記複数のビット線の中から複数の第1のビット線を一括して選択して、前記データ書込に必要な第1の電圧を前記複数の第1のビット線に繰返し供給する電圧供給部とを備え、
前記電圧供給部は、前記第1の電圧を繰返し供給する際に、前記データ書込が終了したメモリセルに対応する第1のビット線ごとに前記第1の電圧より低い第2の電圧を供給する、不揮発性半導体記憶装置。 - 前記複数のビット線の各々は、対応する列に属する複数のメモリセルの各々に含まれるトランジスタのドレインに共通に接続され、
前記不揮発性半導体記憶装置は、
前記複数の第1のビット線とビット線対を構成する複数の第2のビット線をさらに備え、
前記電圧供給部は、
前記ビット線対ごとに設けられ、前記データ書込の終了後に前記第2のビット線を介して前記トランジスタのソースに書込阻止電圧を与える複数の電圧出力回路と、
前記電圧出力回路ごとに設けられ、前記書込阻止電圧に応じ、前記第1のビット線に前記第2の電圧を供給する複数の電圧制御回路とを含む、請求項1に記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、
前記ビット線対ごとに設けられる複数のグローバルビット線対をさらに備え、
各前記グローバルビット線対は、
前記第1のビット線に対応して設けられる第1のグローバルビット線と、
前記第2のビット線に対応して設けられる第2のグローバルビット線とを含み、
前記電圧供給部は、
前記グローバルビット線対ごとに設けられ、前記第1のビット線と前記第1のグローバルビット線とを接続する複数の第1の接続部と、
前記グローバルビット線対ごとに設けられ、前記第2のビット線と前記第2のグローバルビット線とを接続する複数の第2の接続部とをさらに含み、
各前記電圧出力回路は、前記第2のグローバルビット線に前記書込阻止電圧を出力し、
各前記電圧制御回路は、前記第2のグローバルビット線を介して受ける前記書込阻止電圧に応じ、前記第1のグローバルビット線に前記第2の電圧を供給する、請求項2に記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、
前記第1のグローバルビット線に前記第1の電圧を供給することを指示する第1の信号と、前記第2のグローバルビット線に前記第1の電圧を供給することを指示する第2の信号と、前記第1のグローバルビット線の電圧を前記第2の電圧に設定することを指示する第3の信号と、前記第2のグローバルビット線の電圧を前記第2の電圧に設定することを指示する第4の信号とを前記グローバルビット線対ごとに出力する書込制御部をさらに備え、
各前記電圧制御回路は、
前記第1の信号を制御電極に受け、前記第1の電圧を供給する第1のノードと前記第1のグローバルビット線との間に接続される第1のトランジスタと、
前記第2の信号を制御電極に受け、前記第1のノードと前記第2のグローバルビット線との間に接続される第2のトランジスタと、
前記電圧出力回路から前記第2のグローバルビット線に出力される前記書込阻止電圧を制御電極に受け、前記第2の電圧を供給する第2のノードと第3のノードとの間に接続される第3のトランジスタと、
前記第3の信号を制御電極に受け、前記第3のノードと前記第1のグローバルビット線との間に接続される第4のトランジスタと、
前記電圧出力回路から前記第1のグローバルビット線に出力される前記書込阻止電圧を制御電極に受け、前記第2のノードと第4のノードとの間に接続される第5のトランジスタと、
前記第4の信号を制御電極に受け、前記第4のノードと前記第2のグローバルビット線との間に接続される第6のトランジスタとを有する、請求項3に記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、
前記第1のグローバルビット線に前記第1の電圧を供給することを指示する供給信号を前記グローバルビット線対ごとに出力する書込制御部をさらに備え、
各前記電圧制御回路は、
前記書込阻止電圧を受け、前記書込阻止電圧よりも高い指示電圧を出力するレベルシフト回路と、
前記指示電圧を制御電極に受け、前記第1の電圧を供給する電圧供給ノードと中間ノードとの間に接続される第1のトランジスタと、
前記供給信号を制御電極に受け、前記中間ノードと前記第1のグローバルビット線との間に接続される第2のトランジスタとを含む、請求項3に記載の不揮発性半導体記憶装置。 - 前記複数のメモリセルの各々は、複数のしきい値電圧レベルに応じた多値データを記憶し、前記対応するワード線に印加される電圧の供給時間に応じて、前記複数のしきい値電圧レベルの間でしきい値電圧のレベルを変化させる、請求項1に記載の不揮発性半導体記憶装置。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081007 |