CN100350507C - 半导体存储器件 - Google Patents

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CN100350507C CNB031598099A CN03159809A CN100350507C CN 100350507 C CN100350507 C CN 100350507C CN B031598099 A CNB031598099 A CN B031598099A CN 03159809 A CN03159809 A CN 03159809A CN 100350507 C CN100350507 C CN 100350507C
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Abstract

鉴于晶体管的关断漏泄因微细化而增大，无需为保持位线的“H”电平所需的电荷补给用晶体管，即可高速读出位线为“L”电平的存储数据，从而提供可高速读出的半导体集成电路。为此，设置了高电位源布线和低电位源布线。然后，将存储单元的源有选择地连接到高电位源布线和低电位源布线中的某一源布线上。在读出时使位线电位保持在“H”电平的存储数据的情形下，存储单元的源被连接到高电位源布线上；在读出时使位线电位下降到“L”电平的存储数据的情形下，存储单元的源被连接到低电位源布线上。

Description

半导体存储器件
技术领域
本发明涉及由半导体集成电路器件构成的半导体存储器件。特别是，涉及在用掩模可编程的掩模ROM(掩模可编程ROM)的工艺微细化中实现高速化的存储单元和电路技术。
背景技术
作为半导体存储器件的现有技术，例如已在特开平6-176592号公报中予以公开。在该公报的第2页段落0002～0006和图2中，公开了接触方式的掩模ROM的结构。
图7示出了表示上述接触方式的掩模ROM的结构的电路图。所谓接触方式的掩模ROM系将存储单元晶体管的漏是连接到位线还是不连接到位线分别对应于存储数据的“1”和“0”。该掩模ROM利用掩模而可编程。
如图7所示，现有技术的半导体存储器件由列译码器2、缓冲器3、预充电用晶体管4、存储单元阵列7和关断漏泄电荷补给用晶体管8构成。
列译码器2由N型MOS晶体管QCj(j＝1～n)构成。N型MOS晶体管QCj(j＝1～n)的漏连接在一起，其源分别与位线BLj(j＝1～n)连接，其栅分别与列选择信号线CLj(j＝1～n)连接。
缓冲器3的输入端与构成列译码器2的N型MOS晶体管QCj(j＝1～n)的漏连接，输出端与数据输出端子SOUT连接。
预充电用晶体管4用P型MOS晶体管构成。预充电用晶体管4的栅与预充电控制信号线PCLK1连接，其源与具有电源电位的电源端子连接，其漏与构成列译码器2的N型MOS晶体管QCj(j＝1～n)的漏连接。
存储单元阵列7是由N型MOS晶体管构成的存储单元M(i、j)(i＝1～m、j＝1～n)被配置成矩阵状的结构。具有相同i数值的存储单元M(i、j)的栅，即沿行方向排列的存储单元的栅被共同地连接到字线WLi(i＝1～m)上。另外，该存储单元M(i、j)的源被连接到接地电位的布线GL上。当存储单元的存储数据为“1”时其漏被连接到位线BLj)(j＝1～n)上，当存储单元的存储数据为“0”时其漏处于浮置状态。
关断漏泄电荷补给用晶体管8用P型MOS晶体管构成。该关断漏泄电荷补给用晶体管8的栅与缓冲器3的输出端连接，其源与电源端子连接，其漏与构成列译码器2的N型MOS晶体管QCj(j＝1～n)的漏连接。关断漏泄电荷补给用晶体管8的导通电流被设定成比存储单元M(i、j)(i＝1～m、j＝1～n)的导通电流小。
对于如上构成的半导体存储器件，用图8的时序图说明读出存储单元M(1、1)的数据的工作。
在列选择信号线CLj(j＝1～n)之中，通过将列选择信号线CL1定为“H”电平，将列选择信号线CL2～CLn定为“L”电平，在构成列译码器2的N型MOS晶体管QCj(j＝1～n)之中，将N型MOS晶体管QC1设定为导通状态，将其它的N型MOS晶体管QC2～QCn设定为关断状态。
接着，将预充电控制信号线PCLK1定为Tp期间“L”电平，将预充电用晶体管4设定为仅在恒定期间Tp处于导通状态。由此，位线BL1被充电到“H”电平。
位线BL1变为“H”电平后，在字线WLi(i＝1～m)之中，字线WL1从“L”电平上升到“H”电平，除此以外的字线WL2～WLm保持为“L”电平。
由此，当存储单元M(1、1)的漏被连接到位线BL1时，从位线BL1上所充电的电荷和关断漏泄电荷补给用晶体管8供给的电荷被存储单元M(1、1)放电，位线BL1成为“L”电平，缓冲器3的输入也成为“L”电平。其结果是，在数据输出端子SOUT上在时间Tac3后读出“H”电平，关断漏泄电荷补给用晶体管8变为关断(在图8中用虚线示出)。
另外，当存储单元M(1、1)的漏未被连接到位线BL1时，位线BL1上所充电的电荷未被存储单元M(1、1)放电，位线BL1维持“H”电平，缓冲器3的输入也成为“H”电平。其结果是，在数据输出端子SOUT上读出“L”电平，关断漏泄电荷补给用晶体管8变为导通。由此，漏被连接到位线BL1上的其它的存储单元M(i、1)(i＝2～m)的关断漏泄电流引起的放电的电荷因关断漏泄电荷补给用晶体管8变为导通而被补给。因此，位线BL1可保持“H”电平，数据输出端子SOUT可继续读出“L”电平(在图8中用实线示出)。
在半导体存储器件的现有技术中有以下的问题。在半导体存储器件中，依赖于存储数据的值，以源为接地电位的多个存储单元的漏被连接到1条位线上。因此，多个存储单元的关断漏泄引起的稳定电流在位线上产生。
因此，在读出其漏未被连接到位线上的存储单元的数据时，为了使位线保持在“H”电平，在位线上补给通过存储单元的因关断漏泄引起的稳定电流放电的电荷的关断漏泄电荷补给用晶体管8成为必要。
近年来，随着微细化取得急剧的进展，构成存储单元的晶体管的关断漏泄电流剧增，在位线上补给通过因关断漏泄引起的稳定电流放电的电荷的关断漏泄电荷补给用晶体管的导通电流也必须增大。
因此，在漏被连接到位线BL1上的存储单元中，使位线的电荷放电、使位线为“L”电平而读出存储数据时，为了使从上述关断漏泄电荷补给用晶体管供给的电荷通过存储单元的导通电流放电，需要很长时间。因此，存在无法高速读出的问题。
发明内容
本发明的目的在于：解决上述半导体存储器件的现有技术中的问题，无需上述关断漏泄电荷补给用晶体管即可保持位线的“H”电平，提供能高速读出的半导体存储器件。
本发明的半导体存储器件包括：配置成矩阵状的多个存储单元晶体管；分别连接存储单元晶体管的漏和栅的多条位线和多条字线；以及有选择地连接存储单元晶体管的源的高电位源布线和低电位源布线。上述存储单元晶体管的源根据将要保持在存储单元晶体管上的数据，用掩模可编程法与高电位源布线和低电位源布线中的某一条连接。
按照该结构，在将位线保持在高电位(“H”电平)的存储数据的情况下，通过将所选择的存储单元晶体管的源与高电位源布线连接，可补给因来自非选择的存储单元晶体管的关断漏泄而引起放电的电荷。因此，补给因来自非选择的存储单元晶体管的关断漏泄而引起放电的电荷的关断漏泄电荷补给用晶体管不再需要。因此，在不对位线供给电荷而将电荷放电使位线处于低电位(“L”电平)时，通过将所选择的存储单元晶体管的源与低电位源布线连接，可进行高速读出。
在上述本发明的半导体存储器件中，多条高电位源布线和多条低电位源布线最好与多条位线平行地设置。
另外，在上述本发明的半导体存储器件中，高电位源布线和低电位源布线最好在不同的布线层中形成。
按照该结构，通过在将高电位源布线和低电位源布线重叠的状态下进行配置，可缩小存储单元面积。
进而，在本发明的半导体存储器件中，还可包括从多条位线中选择一条位线的译码器和对被译码器选择的位线供给处于高电位与低电位的中间电位的电平移位器。
按照该结构，由于位线的电位须从中间电位向高电位(“H”电平)或低电位(“L”电平)转移，与未设置译码器和电平移位器的情形相比，可进行更高速的读出。
如上所述，即使在添加译码器和电平移位器的半导体存储器件中，高电位源布线和低电位源布线最好在不同的布线层中形成。
按照该结构，通过在将高电位源布线和低电位源布线重叠的状态下进行配置，可缩小存储单元面积。
如以上的说明那样，按照本发明，由于具备高电位(“H”电平)和低电位(“L”电平)的源布线，利用存储单元晶体管的源与对应于存储数据的某一条源布线连接进行数据写入，补给因关断漏泄引起的稳定电流放电的电荷的关断漏泄电荷补给用晶体管不再需要，可很容易实现半导体存储器件的位线的“H”电平保持和高速读出。
附图说明
图1是示出本发明第1实施例的半导体存储器件的结构的电路图。
图2是示出本发明第1实施例的半导体存储器件的存储单元布局的示意图。
图3是示出本发明第1实施例的半导体存储器件的工作的时序图。
图4A是示出本发明第2实施例的半导体存储器件的存储单元布局的平面图。
图4B是与图4A中所示的虚线U对应的剖面图。
图4C是与图4A中所示的虚线B对应的剖面图。
图5是示出本发明第3实施例的半导体存储器件的结构的电路图。
图6是示出本发明第3实施例的半导体存储器件的工作的时序图。
图7是示出半导体存储器件的现有技术的结构的电路图。
图8是示出半导体存储器件的现有技术的工作的时序图。
具体实施方式
(第1实施例)
图1是示出本发明第1实施例的半导体存储器件，即掩模ROM的结构的电路图。
如图1所示，本实施例的半导体存储器件由存储单元阵列1、列译码器2、缓冲器3和预充电用晶体管4构成。由于列译码器2、缓冲器3和预充电用晶体管4与上述现有技术是同样的，所以对同一结构要素标以同一符号而省略其说明。
存储单元阵列1是由N型MOS晶体管构成的存储单元M(i、j)(i＝1～m、j＝1～n)被配置成矩阵状的结构。具有相同i数值的存储单元M(i、j)的栅，即沿行方向排列的存储单元的栅被共同地连接到字线WLi(i＝1～m)上。另外，该存储单元M(i、j)的漏被连接到位线BLj(j＝1～n)上。当存储单元的存储数据为“1”时，其源被连接到与位线邻接的“L”电平的低电位源布线SLL上；当存储单元的存储数据为“0”时，其源被连接到与位线邻接的“H”电平的高电位源布线SLH上。
图2中存储单元阵列1的一部分例如示出了存储单元M(1、1)和存储单元M(2、1)的掩模布局。
在图2中，符号M2_BL表示用第2层金属形成的位线。该位线M2_BL相当于图1的位线BL1。符号M2_VDD表示用第2层金属形成的“H”电平的高电位源布线。该高电位源布线M2_VDD相当于图1的高电位源布线SLH。符号M2_VSS表示用第2层金属形成的“L”电平的低电位源布线。该低电位源布线M2_VSS相当于图1的低电位源布线SLL。
符号D表示存储单元M(1、1)、M(2、1)的漏。符号V1表示连接漏D与漏上的第1层金属M1_D的通路孔。符号V2表示连接第1层金属M1_D与位线M2_BL的通路孔。
符号G_U、G_B表示各存储单元M(1、1)、M(2、1)的栅。符号S_U、S_B表示各存储单元M(1、1)、M(2、1)的源。符号V1_U、V1_B表示连接各存储单元M(1、1)、M(2、1)的源S_U、S_B与各源S_U、S_B上的第1层金属布线M1_U、M1_B的通路孔。
符号V2_Up和V2_Bp表示各存储单元M(1、1)、M(2、1)的数据写入用的第1层金属与第2层金属之间的通路孔。
在本图中，示出了存储单元M(1、1)的存储数据为“0”、存储单元M(2、1)的存储数据为“1”的情形。
在如上构成的半导体存储器件中，用图3的时序图说明读出存储单元M(1、1)的数据的工作。
在列选择信号线CLj(j＝1～n)之中，通过将列选择信号线CL1定为“H”电平，将列选择信号线CL2～CLn定为“L”电平，在构成列译码器2的N型MOS晶体管QC1～QCn之中，将N型MOS晶体管QC1设定为导通状态，将其它的N型MOS晶体管QC2～QCn设定为关断状态。
接着，将预充电控制信号线PCLK1定为Tp期间“L”电平，将预充电用晶体管4设定为仅在恒定期间Tp处于导通状态。由此，位线BL1被充电到“H”电平。
位线BL1变为“H”电平后，在字线WLi(i＝1～m)之中，字线WL1从“L”电平上升到“H”电平，除此以外的字线WL2～WLm保持为“L”电平。
由此，当存储单元M(1、1)的源被连接到“L”电平的低电位源布线SLL时，位线BL1上所充电的电荷被存储单元M(1、1)放电，位线BL1成为“L”电平，缓冲器3的输入也成为“L”电平。其结果是，在数据输出端子SOUT上在时间Tac1后读出“H”电平(在图3中用虚线示出)。
另外，当存储单元M(1、1)的源被连接到“H”电平的高电位源布线SLH时，位线BL1上所充电的电荷未被存储单元M(1、1)放电，位线BL1成为“H”电平，缓冲器3的输入也成为“H”电平。其结果是，在数据输出端子SOUT上读出“L”电平。漏被连接到位线BL1上的其它的存储单元M(i、1)(i＝2～m)的因关断漏泄电流引起的放电的电荷从存储单元M(1、1)得到补给。因此，位线BL1可保持“H”电平，数据输出端子SOUT可继续读出“L”电平(在图3中用实线示出)。
如上所述，按照本实施例，在为保持位线的电荷所需的存储数据的情形中由于从存储单元补给电荷，所以在使位线的电荷放电的存储数据的情形中没有上述现有技术中所示的关断漏泄电荷补给用晶体管。因此，读出时间Tac1为
Tac1＜Tac3高速化成为可能。也就是说，补给因上述关断漏泄引起的稳定电流放电的电荷的关断漏泄电荷补给用晶体管不再需要。因此，可保持位线的“H”电平，进行高速读出。
(第2实施例)
图4示出了本发明第2实施例的半导体存储器件的存储单元布局。半导体存储器件的结构和工作与上述第1实施例是相同的，其说明从略。
图4A是平面图，图4B是与图4A中所示的虚线U对应的剖面图，图4C是与图4A中所示的虚线B对应的剖面图。
与第1实施例同样地以存储单元M(1、1)、M(2、1)为例对图4进行说明。
符号M3_BL表示用第3层金属构成的位线。该位线相当于图1的位线BL1。符号M2_VDD表示用第2层金属构成的“H”电平的高电位源布线。该高电位源布线M2_VDD相当于图1的高电位源布线SLH。符号M1_VSS表示用第1层金属构成的“L”电平的低电位源布线。该低电位源布线M1_VSS相当于图1的低电位源布线SLL。
符号D表示存储单元M(1、1)、M(2、1)的漏。符号V1表示连接漏D与漏上的第1层金属M1_D的通路孔。符号V2表示连接第1层金属M1_D与漏上的第2层金属M2_D的通路孔。符号V3表示连接第2层金属M2_D与位线M3_BL的通路孔。
符号G_U、G_B表示各存储单元M(1、1)、M(2、1)的栅。符号S_U、S_B表示各存储单元M(1、1)、M(2、1)的源。符号V1_U、V1_B表示连接各存储单元M(1、1)、M(2、1)的源S_U、S_B与各源S_U、S_B上的第1层金属布线M1_U、M1_B的通路孔。符号V2_U、V2_B表示连接各存储单元M(1、1)、M(2、1)的源上的第1层金属布线M1_U、M1_B与各源上的第2层金属布线M2_U、M2_B的通路孔。
符号SUB表示基板。符号STI表示隔离层。符号Z1、Z2、Z3、Z4分别表示第1层、第2层、第3层、第4层的绝缘膜。
符号M2_Up和M1_Bp分别表示各存储单元M(1、1)、M(2、1)的数据写入用的第2层金属和第1层金属。
在本图中，示出了存储单元M(1、1)的存储数据为“0”、存储单元M(2、1)的存储数据为“1”的情形。
如上所述，按照本实施例，除了第1实施例的效果外，作为“H”电平和“L”电平的源布线，通过使用不同层的金属布线，可重叠配置H”电平的高电位源布线SLH和“L”电平的低电位源布线SLL。其结果是，可缩小存储单元面积。
(第3实施例)
图5是示出本发明第3实施例的半导体存储器件的结构的电路图。
如图5所示，本实施例的半导体存储器件由存储单元阵列1、列译码器2、电平移位器5和缓冲器6构成。由于存储单元阵列1和列译码器2与第1实施例是同样的，所以对同一结构要素标以同一符号而省略其说明。
电平移位器5由P型MOS晶体管QP1、QP2和N型MOS晶体管QN1、QN2构成。
P型MOS晶体管QP1的源被连接到电源端子上，栅被连接到预充电信号线PCLK2上，漏被连接到N型MOS晶体管QN1的漏上。
P型MOS晶体管QP2的源被连接到电源端子上，栅被连接到预充电信号线PCLK2上，漏被连接到N型MOS晶体管QN2的漏上。
N型MOS晶体管QN1的漏被连接到P型MOS晶体管QP1的漏上，栅被连接到P型MOS晶体管QP2的漏上，源被连接到构成列译码器2的N型MOS晶体管QCj(j＝1～n)的漏上。
N型MOS晶体管QN2的漏与P型MOS晶体管QP2的漏连接，栅被连接到构成列译码器2的N型MOS晶体管QCj(j＝1～n)的漏上，源被连接到具有接地电位的接地端子上。
缓冲器6的输入端子被连接到构成电平移位器5的P型MOS晶体管QP1的漏上，输入端子被连接到数据输出端子SOUT上。
在如上构成的半导体存储器件中，用图6的时序图说明读出存储单元M(1、1)的数据的工作。
在列选择信号线CLj(j＝1～n)之中，通过将列选择信号线CL1定为“H”电平，将列选择信号线CL2～CLn定为“L”电平，在构成列译码器2的N型MOS晶体管QC1～CLn之中，将N型MOS晶体管QC1设定为导通状态，将其它的N型MOS晶体管QC2～QCn设定为关断状态。
接着，将预充电控制信号线PCLK2定为Tp期间“L”电平，将电平移位器5的P型MOS晶体管QP1和P型MOS晶体管QP2设定为仅在恒定期间Tp处于导通状态。由此，N型MOS晶体管QN1成为导通状态，同时N型MOS晶体管QN2也成为导通状态。其结果是，构成列译码器2的N型MOS晶体管QCj(j＝1～n)的漏和位线BL1被充电到中间电位(“H”电平与“L”电平的中间电位)。
位线BL1变为中间电位后，在字线WLi(i＝1～m)之中，字线WL1从“L”电平上升到“H”电平，除此以外的字线WL2～WLm保持为“L”电平。
由此，当存储单元M(1、1)的源被连接到“L”电平的低电位源布线SLL时，位线BL1上所充电的电荷被存储单元M(1、1)放电，位线BL1成为“L”电平，缓冲器6的输入也成为“L”电平。其结果是，在数据输出端子SOUT上在时间Tac2后读出“H”电平(在图6中用虚线示出)。
另外，当存储单元M(1、1)的源被连接到“H”电平的高电位源布线SLH时，位线BL1上所充电的电荷未被存储单元M(1、1)放电，位线BL1成为“H”电平，缓冲器6的输入也成为“H”电平。其结果是，在数据输出端子SOUT上读出“L”电平。漏被连接到位线BL1上的其它的存储单元M(i、1)(i＝2～m)的因关断漏泄电流引起的放电的电荷从存储单元M(1、1)得到补给。因此，位线BL1可保持“H”电平，数据输出端子SOUT可继续读出“L”电平(在图6中用实线示出)。
如上所述，按照本实施例，与第1实施例相比，通过使位线处于中间电位，可缩短数据输出端子SOUT转移到“L”电平的时间，比起第1实施例，读出时间Tac2为
Tac2＜Tac1
高速化成为可能。

Claims (5)

1.一种半导体存储器件，其特征在于：
包括：配置成矩阵状的多个存储单元晶体管；分别连接上述存储单元晶体管的漏和栅的多条位线和多条字线；以及有选择地连接上述存储单元晶体管的源的高电位源布线和低电位源布线，
上述存储单元晶体管的源，当要保持在上述存储单元晶体管上的数据是使上述位线的电位保持在高电位的数据时，与上述高电位源布线连接，当要保持在上述存储单元晶体管上的数据是使上述位线的电位成为低电位的数据时，与低电位源布线连接。
2.如权利要求1所述的半导体存储器件，其特征在于：
多条上述高电位源布线和多条上述低电位源布线与上述多条位线平行地设置。
3.如权利要求1所述的半导体存储器件，其特征在于：
上述高电位源布线和上述低电位源布线在不同的布线层中形成。
4.如权利要求2所述的半导体存储器件，其特征在于：
上述高电位源布线和上述低电位源布线在不同的布线层中形成。
5.如权利要求1所述的半导体存储器件，其特征在于：
还包括从上述多条位线中选择一条位线的译码器和对被上述译码器选择的位线供给处于高电位与低电位的中间电位的电平移位器。
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