JPH06176592A - マスクｒｏｍ - Google Patents
マスクｒｏｍInfo
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- JPH06176592A JPH06176592A JP34988592A JP34988592A JPH06176592A JP H06176592 A JPH06176592 A JP H06176592A JP 34988592 A JP34988592 A JP 34988592A JP 34988592 A JP34988592 A JP 34988592A JP H06176592 A JPH06176592 A JP H06176592A
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- transistors
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Abstract
(57)【要約】
【目的】 ビット線につく負荷容量を低減し、従来より
も高速のマスクＲＯＭを提供する。 【構成】 ２−１セレクタＳＥＬの一方の入力ＡにはＮ
チャンネルＭＯＳトランジスタＳ１〜Ｓ４を通してビッ
ト線Ｂ１〜Ｂ４が接続されたデータ線Ｄ１の値がセンス
アンプＳＡ１を通して入力される。２−１セレクタＳＥ
Ｌの他方の入力ＢにはセンスアンプＳＡ１の出力がイン
バータＩＮＶ１で反転されて入力される。２−１セレク
タＳＥＬの信号選択端子ＳにはＮチャンネルＭＯＳトラ
ンジスタＴ１，Ｔ２が接続されたデータ線Ｄ２の値がセ
ンスアンプＳＡ２を通して入力される。２−１セレクタ
ＳＥＬは信号選択端子Ｓにハイレベルが入力されると他
方の入力Ｂを、ロウレベルが入力されると一方の入力Ａ
を夫々選択する。
も高速のマスクＲＯＭを提供する。 【構成】 ２−１セレクタＳＥＬの一方の入力ＡにはＮ
チャンネルＭＯＳトランジスタＳ１〜Ｓ４を通してビッ
ト線Ｂ１〜Ｂ４が接続されたデータ線Ｄ１の値がセンス
アンプＳＡ１を通して入力される。２−１セレクタＳＥ
Ｌの他方の入力ＢにはセンスアンプＳＡ１の出力がイン
バータＩＮＶ１で反転されて入力される。２−１セレク
タＳＥＬの信号選択端子ＳにはＮチャンネルＭＯＳトラ
ンジスタＴ１，Ｔ２が接続されたデータ線Ｄ２の値がセ
ンスアンプＳＡ２を通して入力される。２−１セレクタ
ＳＥＬは信号選択端子Ｓにハイレベルが入力されると他
方の入力Ｂを、ロウレベルが入力されると一方の入力Ａ
を夫々選択する。
Description
【０００１】
【産業上の利用分野】本発明はマスクＲＯＭに関し、特
にコンタクトまたは金属層配線工程によってＲＯＭデー
タが書込まれるマスクＲＯＭに関する。
にコンタクトまたは金属層配線工程によってＲＯＭデー
タが書込まれるマスクＲＯＭに関する。
【０００２】
【従来の技術】従来、この種のマスクＲＯＭにおいて
は、図２に示すように、メモリセルを構成するＮチャン
ネルＭＯＳトランジスタ（以下トランジスタとする）Ｃ
１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４
１〜Ｃ４４のソース電極を電源端子に接続し、これらト
ランジスタＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜
Ｃ３４，Ｃ４１〜Ｃ４４のドレイン電極をビット線Ｂ１
〜Ｂ４に接続するかあるいは接続しないでおくかによっ
てＲＯＭデータを書換えている。
は、図２に示すように、メモリセルを構成するＮチャン
ネルＭＯＳトランジスタ（以下トランジスタとする）Ｃ
１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４
１〜Ｃ４４のソース電極を電源端子に接続し、これらト
ランジスタＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜
Ｃ３４，Ｃ４１〜Ｃ４４のドレイン電極をビット線Ｂ１
〜Ｂ４に接続するかあるいは接続しないでおくかによっ
てＲＯＭデータを書換えている。
【０００３】これらトランジスタＣ１１〜Ｃ１４，Ｃ２
１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４によるビ
ット線Ｂ１〜Ｂ４の電位の変化はセンスアンプＳＡ１で
検出されてＲＯＭデータとして出力される。
１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４によるビ
ット線Ｂ１〜Ｂ４の電位の変化はセンスアンプＳＡ１で
検出されてＲＯＭデータとして出力される。
【０００４】尚、ＲＯＭデータの書換えは金属層配線ま
たはコンタクト、スルーホール工程で行うことがＴＡＴ
（ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍｅ）に関して有利な
ので、ＡＳＩＣ（特定用途向けＬＳＩ）などでは一般的
に行われている。
たはコンタクト、スルーホール工程で行うことがＴＡＴ
（ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍｅ）に関して有利な
ので、ＡＳＩＣ（特定用途向けＬＳＩ）などでは一般的
に行われている。
【０００５】この図２を用いてマスクＲＯＭからの読出
し動作について説明する。まず、ワード線Ｗ１及びカラ
ムの選択信号Ｙ１が選択されると、トランジスタＣ１１
のゲート電極の電位がＶＤＤまで上がり、トランジスタ
Ｃ１１がオンする。トランジスタＣ１１がオンすると、
トランジスタＣ１１のドレイン電極がビット線Ｂ１に接
続されているため、トランジスタＣ１１がビット線Ｂ１
の電位を引き下げる。これをセンスアンプＳＡ１がロウ
レベルとして読出す。
し動作について説明する。まず、ワード線Ｗ１及びカラ
ムの選択信号Ｙ１が選択されると、トランジスタＣ１１
のゲート電極の電位がＶＤＤまで上がり、トランジスタ
Ｃ１１がオンする。トランジスタＣ１１がオンすると、
トランジスタＣ１１のドレイン電極がビット線Ｂ１に接
続されているため、トランジスタＣ１１がビット線Ｂ１
の電位を引き下げる。これをセンスアンプＳＡ１がロウ
レベルとして読出す。
【０００６】また、ワード線Ｗ２及びカラムの選択信号
Ｙ１が選択されると、トランジスタＣ２１のゲート電極
の電位がＶＤＤまで上がり、トランジスタＣ２１がオン
する。トランジスタＣ２１がオンしても、トランジスタ
Ｃ２１のドレイン電極がビット線Ｂ１に接続されていな
いため、トランジスタＣ２１がビット線Ｂ１の電位を引
き下げることはない。これをセンスアンプＳＡ１がハイ
レベルとして読出す。尚、他のトランジスタも上記の動
作と同様に動作する。
Ｙ１が選択されると、トランジスタＣ２１のゲート電極
の電位がＶＤＤまで上がり、トランジスタＣ２１がオン
する。トランジスタＣ２１がオンしても、トランジスタ
Ｃ２１のドレイン電極がビット線Ｂ１に接続されていな
いため、トランジスタＣ２１がビット線Ｂ１の電位を引
き下げることはない。これをセンスアンプＳＡ１がハイ
レベルとして読出す。尚、他のトランジスタも上記の動
作と同様に動作する。
【０００７】上述したように、トランジスタのドレイン
電極をビット線に接続するかあるいは接続しないでおく
かによってＲＯＭデータを書換えると、ＲＯＭデータの
内容によっては各ビット線に接続されるトランジスタの
数が不揃いになることがある。ビット線に接続されるト
ランジスタの数が不揃いになると、種々の不都合が生ず
ることがあるので、全トランジスタのドレイン電極をビ
ット線に接続し、ビット線につくドレイン部分の容量を
等しくするＲＯＭが特開平３−１０５７９８号公報に開
示された技術で提案されている。但し、上記の如くする
と、ビット線につくドレイン部分の容量が最大となるた
め、読出し速度が遅くなる。
電極をビット線に接続するかあるいは接続しないでおく
かによってＲＯＭデータを書換えると、ＲＯＭデータの
内容によっては各ビット線に接続されるトランジスタの
数が不揃いになることがある。ビット線に接続されるト
ランジスタの数が不揃いになると、種々の不都合が生ず
ることがあるので、全トランジスタのドレイン電極をビ
ット線に接続し、ビット線につくドレイン部分の容量を
等しくするＲＯＭが特開平３−１０５７９８号公報に開
示された技術で提案されている。但し、上記の如くする
と、ビット線につくドレイン部分の容量が最大となるた
め、読出し速度が遅くなる。
【０００８】
【発明が解決しようとする課題】上述した従来のマスク
ＲＯＭでは、トランジスタのドレイン電極をビット線に
接続した場合、ドレイン部分の容量がビット線につく
が、トランジスタのドレイン電極をビット線に接続しな
い場合にはそのドレイン部分の容量がビット線につくこ
とはない。
ＲＯＭでは、トランジスタのドレイン電極をビット線に
接続した場合、ドレイン部分の容量がビット線につく
が、トランジスタのドレイン電極をビット線に接続しな
い場合にはそのドレイン部分の容量がビット線につくこ
とはない。
【０００９】したがって、接続するトランジスタが多い
ビット線と接続するトランジスタが少ないビット線とで
はビット線につくドレイン部分の容量に大きな差がつ
き、この差が同一時刻のビット線間の信号レベルの変化
量の差となって現れる。接続するトランジスタが多いビ
ット線ではリードするときのアクセスタイムが遅れてし
まい、ワースト条件としては図２に示すビット線Ｂ２の
ように全てのトランジスタのドレイン電極がビット線に
接続される場合を考える必要があるため、保証できるア
クセスタイムが遅くなってしまうという問題がある。
ビット線と接続するトランジスタが少ないビット線とで
はビット線につくドレイン部分の容量に大きな差がつ
き、この差が同一時刻のビット線間の信号レベルの変化
量の差となって現れる。接続するトランジスタが多いビ
ット線ではリードするときのアクセスタイムが遅れてし
まい、ワースト条件としては図２に示すビット線Ｂ２の
ように全てのトランジスタのドレイン電極がビット線に
接続される場合を考える必要があるため、保証できるア
クセスタイムが遅くなってしまうという問題がある。
【００１０】そこで、本発明の目的はビット線につく負
荷容量を低減させることができ、従来よりも高速のマス
クＲＯＭを提供することにある。
荷容量を低減させることができ、従来よりも高速のマス
クＲＯＭを提供することにある。
【００１１】
【課題を解決するための手段】本発明によるマスクＲＯ
Ｍは、メモリセルを構成するトランジスタのドレイン電
極がビット線に接続されているか否かに応じて該メモリ
セルからの出力値が異なるマスクＲＯＭであって、選択
されたビット線上のデータを反転する反転手段と、前記
ビット線上のデータと前記反転手段の反転データとのう
ち一方を選択する選択手段と、いずれのビット線を選択
するかに応じて前記選択手段の選択動作を制御する制御
手段とを備えている。
Ｍは、メモリセルを構成するトランジスタのドレイン電
極がビット線に接続されているか否かに応じて該メモリ
セルからの出力値が異なるマスクＲＯＭであって、選択
されたビット線上のデータを反転する反転手段と、前記
ビット線上のデータと前記反転手段の反転データとのう
ち一方を選択する選択手段と、いずれのビット線を選択
するかに応じて前記選択手段の選択動作を制御する制御
手段とを備えている。
【００１２】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の一実施例を示す回路図であ
る。図において、Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ
３１〜Ｃ３４，Ｃ４１〜Ｃ４４はメモリセルとなるＮチ
ャンネルＭＯＳトランジスタ（以下トランジスタとす
る）であり、Ｗ１〜Ｗ４はワード線であり、Ｂ１〜Ｂ４
はビット線である。
る。図において、Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ
３１〜Ｃ３４，Ｃ４１〜Ｃ４４はメモリセルとなるＮチ
ャンネルＭＯＳトランジスタ（以下トランジスタとす
る）であり、Ｗ１〜Ｗ４はワード線であり、Ｂ１〜Ｂ４
はビット線である。
【００１４】上記のトランジスタＣ１１〜Ｃ１４，Ｃ２
１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４は全てソ
ース電極がグランド線に接続されており、トランジスタ
Ｃ２１，Ｃ２３，Ｃ３４のドレイン電極はビット線Ｂ
１，Ｂ３，Ｂ４に夫々接続されている。
１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４は全てソ
ース電極がグランド線に接続されており、トランジスタ
Ｃ２１，Ｃ２３，Ｃ３４のドレイン電極はビット線Ｂ
１，Ｂ３，Ｂ４に夫々接続されている。
【００１５】また、ビット線Ｂ１〜Ｂ４はＮチャンネル
ＭＯＳトランジスタ（以下トランジスタとする）Ｓ１〜
Ｓ４を通してデータ線Ｄ１に接続されている。データ線
Ｄ１はセンスアンプＳＡ１の入力に接続され、センスア
ンプＳＡ１の出力は２−１セレクタＳＥＬの一方の入力
ＡとインバータＩＮＶ１の入力とに接続されている。イ
ンバータＩＮＶ１の出力は２−１セレクタＳＥＬの他方
の入力Ｂに接続されている。
ＭＯＳトランジスタ（以下トランジスタとする）Ｓ１〜
Ｓ４を通してデータ線Ｄ１に接続されている。データ線
Ｄ１はセンスアンプＳＡ１の入力に接続され、センスア
ンプＳＡ１の出力は２−１セレクタＳＥＬの一方の入力
ＡとインバータＩＮＶ１の入力とに接続されている。イ
ンバータＩＮＶ１の出力は２−１セレクタＳＥＬの他方
の入力Ｂに接続されている。
【００１６】ＮチャンネルＭＯＳトランジスタ（以下ト
ランジスタとする）Ｔ１〜Ｔ４のソース電極はグランド
線に接続されており、トランジスタＴ１，Ｔ２のドレイ
ン電極はデータ線Ｄ２に接続されている。データ線Ｄ２
はセンスアンプＳＡ２の入力に接続され、センスアンプ
ＳＡ２の出力は２−１セレクタＳＥＬの信号選択端子Ｓ
に接続されている。
ランジスタとする）Ｔ１〜Ｔ４のソース電極はグランド
線に接続されており、トランジスタＴ１，Ｔ２のドレイ
ン電極はデータ線Ｄ２に接続されている。データ線Ｄ２
はセンスアンプＳＡ２の入力に接続され、センスアンプ
ＳＡ２の出力は２−１セレクタＳＥＬの信号選択端子Ｓ
に接続されている。
【００１７】２−１セレクタＳＥＬは信号選択端子Ｓに
ハイレベルが入力されると他方の入力Ｂを選択し、信号
選択端子Ｓにロウレベルが入力されると一方の入力Ａを
選択する。
ハイレベルが入力されると他方の入力Ｂを選択し、信号
選択端子Ｓにロウレベルが入力されると一方の入力Ａを
選択する。
【００１８】この図１を用いて本発明の一実施例の動作
について説明する。まず、トランジスタＣ１１が選択さ
れる場合、ワード線Ｗ１とカラムの選択信号Ｙ１とがハ
イレベルとなり、ワード線Ｗ２，Ｗ３，Ｗ４とカラムの
選択信号Ｙ２，Ｙ３，Ｙ４とがロウレベルとなる。
について説明する。まず、トランジスタＣ１１が選択さ
れる場合、ワード線Ｗ１とカラムの選択信号Ｙ１とがハ
イレベルとなり、ワード線Ｗ２，Ｗ３，Ｗ４とカラムの
選択信号Ｙ２，Ｙ３，Ｙ４とがロウレベルとなる。
【００１９】このとき、ワード線Ｗ１がハイレベルとな
っても、トランジスタＣ１１のドレイン電極がビット線
Ｂ１に接続されていないので、ビット線Ｂ１及びデータ
線Ｄ１の電位はローレベルに引き落とされない。よっ
て、２−１セレクタＳＥＬの一方の入力Ａにはハイレベ
ルが、他方の入力Ｂにはロウレベルが夫々入力される。
っても、トランジスタＣ１１のドレイン電極がビット線
Ｂ１に接続されていないので、ビット線Ｂ１及びデータ
線Ｄ１の電位はローレベルに引き落とされない。よっ
て、２−１セレクタＳＥＬの一方の入力Ａにはハイレベ
ルが、他方の入力Ｂにはロウレベルが夫々入力される。
【００２０】また、カラムの選択信号Ｙ１がハイレベル
になると、トランジスタＴ１のゲートがハイレベルとな
るので、データ線Ｄ２の電位はトランジスタＴ１を通し
てロウレベルに引き落とされ、２−１セレクタＳＥＬの
信号選択端子Ｓにロウレベルが入力される。よって、２
−１セレクタＳＥＬでは他方の入力Ｂを選択するので、
２−１セレクタＳＥＬからはロウレベルが出力される。
になると、トランジスタＴ１のゲートがハイレベルとな
るので、データ線Ｄ２の電位はトランジスタＴ１を通し
てロウレベルに引き落とされ、２−１セレクタＳＥＬの
信号選択端子Ｓにロウレベルが入力される。よって、２
−１セレクタＳＥＬでは他方の入力Ｂを選択するので、
２−１セレクタＳＥＬからはロウレベルが出力される。
【００２１】トランジスタＣ２１が選択される場合、ワ
ード線Ｗ２とカラムの選択信号Ｙ１とがハイレベルとな
り、ワード線Ｗ１，Ｗ３，Ｗ４とカラムの選択信号Ｙ
２，Ｙ３，Ｙ４とがロウレベルとなる。
ード線Ｗ２とカラムの選択信号Ｙ１とがハイレベルとな
り、ワード線Ｗ１，Ｗ３，Ｗ４とカラムの選択信号Ｙ
２，Ｙ３，Ｙ４とがロウレベルとなる。
【００２２】このとき、ワード線Ｗ２がハイレベルにな
ると、トランジスタＣ２１のドレイン電極がビット線Ｂ
１に接続されているので、ビット線Ｂ１及びデータ線Ｄ
１の電位がロウレベルに引き落とされる。よって、２−
１セレクタＳＥＬの一方の入力Ａにはロウレベルが、他
方の入力Ｂにはハイレベルが夫々入力される。
ると、トランジスタＣ２１のドレイン電極がビット線Ｂ
１に接続されているので、ビット線Ｂ１及びデータ線Ｄ
１の電位がロウレベルに引き落とされる。よって、２−
１セレクタＳＥＬの一方の入力Ａにはロウレベルが、他
方の入力Ｂにはハイレベルが夫々入力される。
【００２３】また、カラムの選択信号Ｙ１がハイレベル
になると、トランジスタＴ１のゲートがハイレベルとな
るので、データ線Ｄ２の電位はトランジスタＴ１を通し
てロウレベルに引き落とされ、２−１セレクタＳＥＬの
信号選択端子Ｓにロウレベルが入力される。よって、２
−１セレクタＳＥＬでは他方の入力Ｂを選択するので、
２−１セレクタＳＥＬからはハイレベルが出力される。
になると、トランジスタＴ１のゲートがハイレベルとな
るので、データ線Ｄ２の電位はトランジスタＴ１を通し
てロウレベルに引き落とされ、２−１セレクタＳＥＬの
信号選択端子Ｓにロウレベルが入力される。よって、２
−１セレクタＳＥＬでは他方の入力Ｂを選択するので、
２−１セレクタＳＥＬからはハイレベルが出力される。
【００２４】トランジスタＣ１３が選択される場合、ワ
ード線Ｗ１とカラムの選択信号Ｙ３とがハイレベルとな
り、ワード線Ｗ２，Ｗ３，Ｗ４とカラムの選択信号Ｙ
１，Ｙ２，Ｙ４とがロウレベルとなる。
ード線Ｗ１とカラムの選択信号Ｙ３とがハイレベルとな
り、ワード線Ｗ２，Ｗ３，Ｗ４とカラムの選択信号Ｙ
１，Ｙ２，Ｙ４とがロウレベルとなる。
【００２５】このとき、ワード線Ｗ１がハイレベルにな
っても、トランジスタＣ１３のドレイン電極がビット線
Ｂ１に接続されていないので、ビット線Ｂ１及びデータ
線Ｄ１の電位はロウレベルに引き落とされない。よっ
て、２−１セレクタＳＥＬの一方の入力Ａにはハイレベ
ルが、他方の入力Ｂにはロウレベルが夫々入力される。
っても、トランジスタＣ１３のドレイン電極がビット線
Ｂ１に接続されていないので、ビット線Ｂ１及びデータ
線Ｄ１の電位はロウレベルに引き落とされない。よっ
て、２−１セレクタＳＥＬの一方の入力Ａにはハイレベ
ルが、他方の入力Ｂにはロウレベルが夫々入力される。
【００２６】また、カラムの選択信号Ｙ３がハイレベル
になると、トランジスタＴ３のゲートがハイレベルとな
るが、トランジスタＴ３のドレイン電極がデータ線Ｄ２
に接続されていないので、データ線Ｄ２の電位はトラン
ジスタＴ３を通してロウレベルに引き落とされず、２−
１セレクタＳＥＬの信号選択端子Ｓにハイレベルが入力
される。よって、２−１セレクタＳＥＬでは一方の入力
Ａを選択するので、２−１セレクタＳＥＬからはハイレ
ベルが出力される。
になると、トランジスタＴ３のゲートがハイレベルとな
るが、トランジスタＴ３のドレイン電極がデータ線Ｄ２
に接続されていないので、データ線Ｄ２の電位はトラン
ジスタＴ３を通してロウレベルに引き落とされず、２−
１セレクタＳＥＬの信号選択端子Ｓにハイレベルが入力
される。よって、２−１セレクタＳＥＬでは一方の入力
Ａを選択するので、２−１セレクタＳＥＬからはハイレ
ベルが出力される。
【００２７】トランジスタＣ２３が選択される場合、ワ
ード線Ｗ２とカラムの選択信号Ｙ３とがハイレベルとな
り、ワード線Ｗ１，Ｗ３，Ｗ４とカラムの選択信号Ｙ
１，Ｙ２，Ｙ４とがロウレベルとなる。
ード線Ｗ２とカラムの選択信号Ｙ３とがハイレベルとな
り、ワード線Ｗ１，Ｗ３，Ｗ４とカラムの選択信号Ｙ
１，Ｙ２，Ｙ４とがロウレベルとなる。
【００２８】このとき、ワード線Ｗ２がハイレベルにな
ると、トランジスタＣ２３のドレイン電極がビット線Ｂ
１に接続されているので、ビット線Ｂ１及びデータ線Ｄ
１の電位がロウレベルに引き落とされる。よって、２−
１セレクタＳＥＬの一方の入力Ａにはロウレベルが、他
方の入力Ｂにはハイレベルが夫々入力される。
ると、トランジスタＣ２３のドレイン電極がビット線Ｂ
１に接続されているので、ビット線Ｂ１及びデータ線Ｄ
１の電位がロウレベルに引き落とされる。よって、２−
１セレクタＳＥＬの一方の入力Ａにはロウレベルが、他
方の入力Ｂにはハイレベルが夫々入力される。
【００２９】また、カラムの選択信号Ｙ３がハイレベル
になると、トランジスタＴ３のゲートがハイレベルとな
るが、トランジスタＴ３のドレイン電極がデータ線Ｄ２
に接続されていないので、データ線Ｄ２の電位はトラン
ジスタＴ３を通してロウレベルに引き落とされず、２−
１セレクタＳＥＬの信号選択端子Ｓにハイレベルが入力
される。よって、２−１セレクタＳＥＬでは一方の入力
Ａを選択するので、２−１セレクタＳＥＬからはロウレ
ベルが出力される。
になると、トランジスタＴ３のゲートがハイレベルとな
るが、トランジスタＴ３のドレイン電極がデータ線Ｄ２
に接続されていないので、データ線Ｄ２の電位はトラン
ジスタＴ３を通してロウレベルに引き落とされず、２−
１セレクタＳＥＬの信号選択端子Ｓにハイレベルが入力
される。よって、２−１セレクタＳＥＬでは一方の入力
Ａを選択するので、２−１セレクタＳＥＬからはロウレ
ベルが出力される。
【００３０】この結果、ビット線Ｂ１，Ｂ２に接続可能
なトランジスタＣ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３
１，Ｃ３２，Ｃ４１，Ｃ４２が選択された場合には、デ
ータ線Ｄ１上のデータがインバータＩＮＶ１で反転され
て出力される。また、ビット線Ｂ３，Ｂ４に接続可能な
トランジスタＣ１３，Ｃ１４，Ｃ２３，Ｃ２４，Ｃ３
３，Ｃ３４，Ｃ４３，Ｃ４４が選択された場合には、デ
ータ線Ｄ１上のデータがそのまま出力されることにな
る。
なトランジスタＣ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３
１，Ｃ３２，Ｃ４１，Ｃ４２が選択された場合には、デ
ータ線Ｄ１上のデータがインバータＩＮＶ１で反転され
て出力される。また、ビット線Ｂ３，Ｂ４に接続可能な
トランジスタＣ１３，Ｃ１４，Ｃ２３，Ｃ２４，Ｃ３
３，Ｃ３４，Ｃ４３，Ｃ４４が選択された場合には、デ
ータ線Ｄ１上のデータがそのまま出力されることにな
る。
【００３１】よって、トランジスタＣ１１〜Ｃ１４，Ｃ
２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４が夫々
選択された場合の出力値は図２に示す従来の回路と同じ
出力を得ることができる。
２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４が夫々
選択された場合の出力値は図２に示す従来の回路と同じ
出力を得ることができる。
【００３２】また、図２において、ビット線Ｂ１には３
個のトランジスタ、ビット線Ｂ２には４個のトランジス
タが夫々接続されていたが、図１に示す本実施例ではビ
ット線Ｂ１には１個のトランジスタ、ビット線Ｂ２には
０個のトランジスタしか接続されないため、ビット線Ｂ
１，Ｂ２につくドレイン部分の容量を減少させることが
でき、電位の変化する速度を速めることができる。尚、
トランジスタＴ１〜Ｔ４をデータ線Ｄ２に接続させる工
程は、ＲＯＭデータを書換える工程と同一工程で実現す
ることが可能であるのはあきらかである。
個のトランジスタ、ビット線Ｂ２には４個のトランジス
タが夫々接続されていたが、図１に示す本実施例ではビ
ット線Ｂ１には１個のトランジスタ、ビット線Ｂ２には
０個のトランジスタしか接続されないため、ビット線Ｂ
１，Ｂ２につくドレイン部分の容量を減少させることが
でき、電位の変化する速度を速めることができる。尚、
トランジスタＴ１〜Ｔ４をデータ線Ｄ２に接続させる工
程は、ＲＯＭデータを書換える工程と同一工程で実現す
ることが可能であるのはあきらかである。
【００３３】このように、各ビット線Ｂ１〜Ｂ４に出力
を反転させるかどうかを判定するためのディジットを設
け、正転出力時にビット線Ｂ１〜Ｂ４に多数のトランジ
スタのドレイン電極が接続するような場合には反転出力
を選択し、ビット線Ｂ１〜Ｂ４に少数のトランジスタの
ドレイン電極しか接続されないような場合には正転出力
を選択することによって、反転出力を選択する場合には
正転出力時にビット線Ｂ１〜Ｂ４に接続されていた多数
のトランジスタをビット線Ｂ１〜Ｂ４から切り離すこと
ができる。よって、ビット線Ｂ１〜Ｂ４につく負荷容量
を低減することができ、従来よりも高速のマスクＲＯＭ
を実現することができる。
を反転させるかどうかを判定するためのディジットを設
け、正転出力時にビット線Ｂ１〜Ｂ４に多数のトランジ
スタのドレイン電極が接続するような場合には反転出力
を選択し、ビット線Ｂ１〜Ｂ４に少数のトランジスタの
ドレイン電極しか接続されないような場合には正転出力
を選択することによって、反転出力を選択する場合には
正転出力時にビット線Ｂ１〜Ｂ４に接続されていた多数
のトランジスタをビット線Ｂ１〜Ｂ４から切り離すこと
ができる。よって、ビット線Ｂ１〜Ｂ４につく負荷容量
を低減することができ、従来よりも高速のマスクＲＯＭ
を実現することができる。
【００３４】この場合、ビット線Ｂ１〜Ｂ４に接続され
たトランジスタが多数か少数かの判断は５０％を越えて
いるか否かによって行なう。すなわち、ビット線Ｂ１〜
Ｂ４に接続されたトランジスタが５０％を越えていれ
ば、本実施例の如く反転出力を選択することでビット線
Ｂ１〜Ｂ４に接続されるトランジスタを５０％未満とす
ることができる。
たトランジスタが多数か少数かの判断は５０％を越えて
いるか否かによって行なう。すなわち、ビット線Ｂ１〜
Ｂ４に接続されたトランジスタが５０％を越えていれ
ば、本実施例の如く反転出力を選択することでビット線
Ｂ１〜Ｂ４に接続されるトランジスタを５０％未満とす
ることができる。
【００３５】尚、本発明の一実施例では単体のメモリチ
ップについて述べたが、１チップマイクロコンピュータ
やロジックＬＳＩ内のメモリなどにも適用できるのは明
白であり、これに限定されない。
ップについて述べたが、１チップマイクロコンピュータ
やロジックＬＳＩ内のメモリなどにも適用できるのは明
白であり、これに限定されない。
【００３６】
【発明の効果】以上説明したように本発明によれば、い
ずれのビット線を選択するかに応じてビット線上のデー
タとその反転データとのうち一方を選択することによっ
て、ビット線につく負荷容量を低減させることができ、
従来よりも高速のマスクＲＯＭを提供することができる
という効果がある。
ずれのビット線を選択するかに応じてビット線上のデー
タとその反転データとのうち一方を選択することによっ
て、ビット線につく負荷容量を低減させることができ、
従来よりも高速のマスクＲＯＭを提供することができる
という効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ
４１〜Ｃ４４，Ｓ１〜Ｓ４，Ｔ１〜Ｔ４ Ｎチャンネル
ＭＯＳトランジスタ Ｗ１〜Ｗ４ ワード線 Ｂ１〜Ｂ４ ビット線 Ｄ１，Ｄ２ データ線 Ｙ１〜Ｙ４ カラムの選択信号 ＳＡ１，ＳＡ２ センスアンプ ＩＮＶ１ インバータ ＳＥＬ ２−１セレクタ
４１〜Ｃ４４，Ｓ１〜Ｓ４，Ｔ１〜Ｔ４ Ｎチャンネル
ＭＯＳトランジスタ Ｗ１〜Ｗ４ ワード線 Ｂ１〜Ｂ４ ビット線 Ｄ１，Ｄ２ データ線 Ｙ１〜Ｙ４ カラムの選択信号 ＳＡ１，ＳＡ２ センスアンプ ＩＮＶ１ インバータ ＳＥＬ ２−１セレクタ
Claims (1)
- 【請求項１】 メモリセルを構成するトランジスタのド
レイン電極がビット線に接続されているか否かに応じて
該メモリセルからの出力値が異なるマスクＲＯＭであっ
て、選択されたビット線上のデータを反転する反転手段
と、前記ビット線上のデータと前記反転手段の反転デー
タとのうち一方を選択する選択手段と、いずれのビット
線を選択するかに応じて前記選択手段の選択動作を制御
する制御手段とを有することを特徴とするマスクＲＯ
Ｍ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34988592A JPH06176592A (ja) | 1992-12-02 | 1992-12-02 | マスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34988592A JPH06176592A (ja) | 1992-12-02 | 1992-12-02 | マスクｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176592A true JPH06176592A (ja) | 1994-06-24 |
Family
ID=18406776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34988592A Pending JPH06176592A (ja) | 1992-12-02 | 1992-12-02 | マスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06176592A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807112B2 (en) | 2002-09-25 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Mask programmable read only memory |
| US7110307B2 (en) | 2004-01-07 | 2006-09-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory with a data holding circuit having two output terminals |
| JP2007179724A (ja) * | 2005-12-28 | 2007-07-12 | Intel Corp | 空間的に符号化されたデータ格納を具備するメモリ |
| US7251184B2 (en) | 2005-04-13 | 2007-07-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US7379362B2 (en) | 2005-03-31 | 2008-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a hierarchical bit line structure |
| US7382657B2 (en) | 2004-06-17 | 2008-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having bit line precharge circuit controlled by address decoded signals |
| US7420868B2 (en) | 2005-04-22 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474398A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electron Corp | 読み出し専用型記憶装置 |
-
1992
- 1992-12-02 JP JP34988592A patent/JPH06176592A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474398A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electron Corp | 読み出し専用型記憶装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807112B2 (en) | 2002-09-25 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Mask programmable read only memory |
| US7110307B2 (en) | 2004-01-07 | 2006-09-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory with a data holding circuit having two output terminals |
| US7382657B2 (en) | 2004-06-17 | 2008-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having bit line precharge circuit controlled by address decoded signals |
| US7379362B2 (en) | 2005-03-31 | 2008-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a hierarchical bit line structure |
| US7251184B2 (en) | 2005-04-13 | 2007-07-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US7420868B2 (en) | 2005-04-22 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US7567480B2 (en) | 2005-04-22 | 2009-07-28 | Panasonic Corporation | Semiconductor memory device |
| US7580316B2 (en) | 2005-04-22 | 2009-08-25 | Panasonics Corporation | Semiconductor memory device |
| JP2007179724A (ja) * | 2005-12-28 | 2007-07-12 | Intel Corp | 空間的に符号化されたデータ格納を具備するメモリ |
| JP4509995B2 (ja) * | 2005-12-28 | 2010-07-21 | インテル コーポレイション | 空間的に符号化されたデータ格納を具備するメモリ |
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