JP2001326356A

JP2001326356A - Ｔｆｔマトリックスパネル、および、これを用いた画像表示装置、光電変換装置

Info

Publication number: JP2001326356A
Application number: JP2000142010A
Authority: JP
Inventors: Tomoyuki Yagi; 朋之八木; Isao Kobayashi; 功小林
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-05-15
Filing date: 2000-05-15
Publication date: 2001-11-22

Abstract

(57)【要約】【課題】従来のプロセス技術を利用でき、しかも、個
々のＴＦＴの電極抵抗の低減と小面積化が達成できる新
規なＴＦＴマトリックスパネル、および、これを用いた
画像表示装置、光電変換装置を提供する。【解決手段】ソース部、チャネル部、ドレイン部およ
びゲート部を有し、複数個のＴＦＴを、絶縁基板上に２
次元的に配列したマトリックスパネルにおいて、前記ソ
ース部、チャネル部、ドレイン部が前記絶縁基板上に、
縦方向に積層され、その側面に絶縁層、ゲート電極が形
成された配置構造になっていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶ディスプレイ
や、エリアセンサなどの装置を高性能化するための、Ｔ
ＦＴ（電界効果トランジスタ）を用いたＴＦＴマトリッ
クスパネル、および、これを用いた画像表示装置、光電
変換装置に関するものである。

【０００２】

【従来の技術】近年、コンピュータの普及に伴い、その
周辺機器の進歩が急速化している。なかでも、携帯型パ
ーソナルコンピュータのディスプレイとして登場したＴ
ＦＴ液晶ディスプレイでは、現在、ＣＲＴディスプレイ
と肩を並べる程に、大画面化と高精細化が進んでいる。

【０００３】また、パーソナルコンピュータの普及にと
もない、従来までアナログで記録、保存していたデータ
を、デジタルで記録、保存する動き、所謂、デジタル化
が進んでいる。特に、デジタル化が盛んな機器は、カメ
ラ、ビデオカメラや、複写機、画像により診断する医療
機器などである。これらの機器は、光を電気信号に変え
る素子（撮像素子あるいは光電変換素子）を用い、画像
をデジタルデータへ変換している。

【０００４】この中で、カメラやビデオカメラのような
ものは、光をレンズなどで絞り、小型かつ高画素化が可
能であるＣＣＤ（charge coupled device）素子に、入
射する方法が一般的になっている。しかし、複写機や画
像により診断する医療機器では、レンズなどの光学系を
搭載すると機器が大型化することや、光学系を介在させ
ることで画像の歪みが発生することや、元来、原寸大の
画像を撮る必要性が高いことから、接触式のエリアセン
サーが用いられている。

【０００５】このエリアセンサーは、光を電気信号に変
換するセンサーとスイッチング素子であるＴＦＴとの対
を、基板上にマトリックス配列したものであり、ＴＦＴ
液晶ディスプレイと構造的に酷似する点が多い。

【０００６】

【発明が解決しようとする課題】これら、ＴＦＴを用い
たセンサーやディスプレイは、デジタル化機器の普及に
伴い、高解像度化と大面積化が要求されており、１セン
サー素子、１画素の面積は、かなり縮小化している。こ
のことは、１センサー素子が得られる信号の強度や、１
画素の輝度の減少につながるため、ＴＦＴや配線部のよ
うに、光電変換素子や画素領域としての役割を持たない
部分１画素に占める割合を小さくする必要がある。

【０００７】このような、ＴＦＴの小型化は、ＴＦＴの
電極の断面積が小さくなり、電極の高抵抗化をもたら
し、更に、センサーやディスプレイの大面積化は、上述
の電極の高抵抗化に拍車をかけることになる。特に、セ
ンサーが感知した信号の出力や画素のＯＮ／ＯＦＦに用
いられるＴＦＴのゲート電極抵抗が高くなると、センサ
ーやディスプレイのリフレッシュレートの低下をもたら
すため、ＴＦＴの小型化と併せて、如何に電極の断面積
の減少を抑えるかが重要となっている。

【０００８】従来、スイッチング素子として、液晶ディ
スプレイや光センサーに用いられていたＴＦＴは、大面
積に対して均一に形成できる化学気相堆積法（ＣＶＤ）
によって、アモルファスシリコンなどを用いて、作られ
ている。その構造は、絶縁基板上にゲート電極を形成
し、その上に絶縁層、チャネル層、ソース、ドレイン層
を堆積したボトムゲート型構造を持つものが殆どであ
る。これは、製造工程を簡略化できるためであるが、こ
の場合、ソース、ゲート（チャネル）、ドレインの電極
が横に並ぶ形になるので、ＴＦＴの占める面積を小さく
しようとすると、必然的にゲート（チャネル）、ソー
ス、ドレインの各部分を小さく作ることが必要になる。

【０００９】本発明は、上記事情に基づいてなされたも
ので、その目的とするところは、従来のプロセス技術を
利用でき、しかも、個々のＴＦＴの電極抵抗の低減と小
面積化が達成できる新規なＴＦＴマトリックスパネル、
および、これを用いた画像表示装置、光電変換装置を提
供するにある。

【００１０】

【課題を解決するための手段】このため、本発明のＴＦ
Ｔマトリックスパネルでは、ソース部、チャネル部、ド
レイン部およびゲート部を有し、複数個のＴＦＴを、絶
縁基板上に２次元的に配列したマトリックスパネルにお
いて、前記ソース部、チャネル部、ドレイン部が前記絶
縁基板上に、縦方向に積層され、その側面に絶縁層、ゲ
ート電極が形成された配置構造になっていることを特徴
とする。

【００１１】また、このＴＦＴを、画像表示部における
スイッチング素子として用いることで、画像表示装置を
構成することを特徴とする。更に、このＴＦＴを、光電
変換部におけるスイッチング素子として用いることで、
光電変換装置を構成することを特徴とする。この場合、
光電変換装置は、Ｘ線撮像装置などとして用いるため
に、放射線を吸収して発光する蛍光体の、該発光を受光
するように、前記光電変換部を配置すると共に、前記光
電変換部を駆動するＩＣと、前記光電変換部からの信号
を処理するＩＣとを有するとよい。

【００１２】なお、これら、本発明の目的、構成の具体
例については、以下の実施の形態において、詳細に説明
する。

【００１３】

【発明の実施の形態】（実施の形態１）図１には、本発
明に係る縦形ＴＦＴの構造が示されている。ここで、符
号１はガラスなどの絶縁基板、２はＴＦＴ部のオーミッ
クコンタクトを形成する、リンなどをドーピングされた
アモルファスシリコンで形成されるｎ⁺ 型アモルファス
シリコン（ａ−Ｓｉ）層、３は水素化アモルファスシリ
コン（ａ−Ｓｉ：Ｈ）の真性半導体層で形成されるチャ
ネル層、４はＴＦＴ部のオーミックコンタクトを形成す
るｎ⁺ 型ａ−Ｓｉ層、また、５はＡｌやＣｒで形成され
る上部電極層であり、図２のソース（Source）の部分に
相当する。

【００１４】更に、符号６はＡｌやＣｒで形成されるゲ
ート電極、７はゲート電極６とオーミックコンタクト
２、チャネル層３、ｎ⁺ 型ａ−Ｓｉ層４を電気的に絶縁
するためのアモルファス窒化シリコン（ａ−ＳｉＮｘ）
の絶縁層である。また、液晶を配向させるための電極な
どに用いることができる電極層８は、ＩＴＯなどの光透
過性のある導電性材料で形成するとよい。この実施の形
態における構造は、そのまま、ＴＦＴ液晶ディスプレイ
に用いることができる構造でもある。

【００１５】ここで、オーミックコンタクト層にｎ⁺ 型
ａ−Ｓｉ層を用いた縦形ＴＦＴの動作について、図２を
用いて説明する。ゲート電極（Gate）６に電圧を印加し
ない場合、チャネル層は半導体であるため、大きな電圧
を、ソース（Source）−ドレイン（Drain）間に加えな
い限り、これらの間に電流は流れない。ゲート電極に正
の電圧を印加し、チャネル層３のバンドが平坦になるフ
ラットバンド電圧を過ぎると、チャネル層３と絶縁層７
との界面に、静電誘導により電子が蓄積する（チャネル
部がａ−Ｓｉ：Ｈである場合、誘導された電子の一部
は、局在する準位にトラップされる）。

【００１６】蓄積された電子は、ソース−ドレイン間の
電界によって、チャネル層３→ｎ⁺型ａ−Ｓｉ層２の方
向へ移動する。減った分の電子は、ｎ⁺ 型ａ−Ｓｉ層
（またはｎ⁺ 型ａ−Ｓｉ層３）から供給されるので、ｎ
⁺ 型ａ−Ｓｉ層２→チャネル層３→ｎ⁺ 型ａ−Ｓｉ層４
の方向へ電流が流れることになる。なお、オーミックコ
ンタクト層にｐ⁺ 型ａ−Ｓｉ層を用いた縦形ＴＦＴの動
作については、電気伝導に寄与するキャリアとゲート電
圧の正負を逆にすれば良い。

【００１７】図３〜図１２に、この実施の形態において
用いるプロセスの概念図を示す。まず、ガラス基板（あ
るいは絶縁基板）１上にアルミニウム（Ａｌ）またはク
ロム（Ｃｒ）を化学気相堆積法（ＣＶＤ）または、スパ
ッターリングなどで堆積し、フォトリソグラフィーとＥ
ＣＲプラズマエッチングで、ゲート電極（層）６を形成
する。その上に、ＣＶＤによって、アモルファス窒化シ
リコン（ａ−ＳｉＮｘ）７’を堆積し（図４を参照）、
エッチングにより、ゲート電極６を覆う形態（絶縁層
７）に形成する（図５を参照）。

【００１８】更に、ＡｌやＣｒなどの金属や、ＩＴＯの
ような、透明でかつ電気伝導性のある材料を堆積し、不
要な部分を取り除き、下部電極（電極層８）を形成する
（図６を参照）。その後、ｎ⁺ 型ａ−Ｓｉ層（オーミッ
クコンタクト２）となるリンドープのアモルファスシリ
コンをＣＶＤなどで堆積する。ｎ⁺ 型ａ−Ｓｉ層２と電
極層８に対して、フォトリソグラフィーとエッチングを
行い、不要な部分を取り除いた後（図７を参照）、チャ
ネル層３となる水素化アモルファスシリコン（ａ−Ｓ
ｉ：Ｈ）３’を堆積する（図８を参照）。この堆積した
ａ−Ｓｉ：Ｈ層の不要な部分を、フォトリソグラフィー
とエッチングにより取り除き、ａ−Ｓｉ：Ｈ層の膜厚を
決定する（図９を参照）。ここで、ａ−Ｓｉ：Ｈ層の膜
厚により、ＴＦＴのチャネル層３の幅を決定できる。

【００１９】次に、ｎ⁺ 型ａ−Ｓｉ層４’を堆積し（図
１０を参照）、ＣＶＤなどで、電極５となる対応層５’
を形成した後（図１１を参照）、エッチングにより、Ｔ
ＦＴになる部分および電極層５以外をすべて削除する
（図１２を参照）。最後に、耐湿性向上の目的で、各素
子、各配線類をａ−ＳｉＮｘなどの保護膜（図示せず）
で被覆する。

【００２０】ここでの各層の膜厚は、デバイス特性を最
適なものとするために、最適化されている。さらに、前
記プロセスに用いる材料は、非結晶、多結晶、結晶に限
らない。また、前記プロセスでは、オーミックコンタク
ト２は、ｎ⁺ 型ａ−Ｓｉとしたが、ｎ型ａ−Ｓｉやｐ型
ａ−Ｓｉ、ｐ⁺ 型ａ−Ｓｉでも差し支えない。

【００２１】（実施の形態２）図１３には、本発明に係
る、光電変換部にＰＩＮ型フォトダイオードを有する縦
形ＴＦＴが概念的に示されている。図１３中の、符号１
０１はガラス基板などの絶縁基板、１０２はＴＦＴのオ
ーミックコンタクトを形成する、リンなどがドープされ
たｎ⁺ 型アモルファスシリコン（ａ−Ｓｉ）層、１０３
は水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）で形成
されるＴＦＴのチャネル層、１０４はＴＦＴのオーミッ
クコンタクトを形成する、リンなどがドープされたｎ⁺
型ａ−Ｓｉ層、１０５はクロムＣｒまたはＡｌで形成さ
れる上部電極層、１０６はＣｒまたはＡｌで形成される
ゲート電極層、１０７はアモルファス窒素化シリコン
（ａ−ＳｉＮｘ）の絶縁層であり、チャネル層１０３、
ｎ⁺ 型ａ−Ｓｉ層１０２、１０４とゲート電極１０６と
を電気的に絶縁する。

【００２２】また、符号１０８はＣｒまたはＡｌで形成
される下部電極層、１０９はＰＩＮ型フォトダイオード
において、正の電荷をもつキャリアが下部電極層へ移動
しないようにするために、リンなどがドープされたａ−
Ｓｉにより形成される、ｎ⁺ガードリング層、１１０は
ＰＩＮダイオードの水素化アモルファスシリコン（ａ−
Ｓｉ：Ｈ）などで形成される光電変換層、１１１は負の
電荷をもつキャリアが上部金属電極層へ移動しないよう
にするために、ボロンなどがドープされたａ−Ｓｉによ
り形成される、ｐ⁺ ガードリング半導体層、１１２はＣ
ｒまたはＡｌで形成されるセンサ電極層である。なお、
図１４は、図１３において構成される、ＴＦＴよりなる
スイッチング素子２００と、光電変換素子２１０とを示
す等価回路である。

【００２３】図１５〜図２６は、この実施の形態におい
て用いるプロセスの概念図を示す。まず、ガラス基板な
どの絶縁基板１０１上に下部電極層１０８となるＣｒま
たはＡｌの金属層１０８’を、スパッターまたは化学気
相堆積法（ＣＶＤ）によって堆積し、その上に、ＰＩＮ
ダイオードのｎ⁺ ガードリング層１０９とＴＦＴのオー
ミックコンタクト層１０２となるｎ⁺ 型ａ−Ｓｉ層１０
２’をＣＶＤなどにより形成する。そして、フォトリソ
グラフィーとＥＣＲプラズマエッチングにより下部金属
層とｎ⁺ ガードリング層を必要な形状に形成した後（図
１５を参照）、ゲート電極層１０６となるＣｒまたはＡ
ｌを、スパッターなどで形成する（図１６を参照）。

【００２４】その後、絶縁層１０７を、ａ−ＳｉＮｘ１
０７’などにより、ＣＶＤで形成する（図１７を参
照）。そして、フォトリソグラフィーとエッチングによ
り、この堆積したａ−ＳｉＮｘなどの不要な部分を取り
除いた後（図１８を参照）、ａ−Ｓｉ：Ｈ１１０’を堆
積し（図１９を参照）、エッチングやフォトリソグラフ
ィーによって、ＰＩＮダイオードの真性半導体層１１０
を形成する（図２０を参照）。この時、ＴＦＴ部のチャ
ネル幅、ＰＩＮ型フォトダイオードの光電変換層の膜厚
が決定される。

【００２５】次に、真性半導体層上に、ＴＦＴのオーミ
ックコンタクト層１０４になるｎ⁺型ａ−Ｓｉ層１０
４’をＣＶＤなどで形成し（図２１を参照）、フォトリ
ソグラフィーとＥＣＲプラズマエッチングにより、その
不要な部分を取り除く（図２２を参照）。その後、ｐ⁺
ガードリング層１１１となる層１１１’をＣＶＤで形成
し（図２３を参照）、フォトリソグラフィーとＥＣＲプ
ラズマエッチングなどにより、その不要な部分を取り除
く（図２４を参照）。

【００２６】上部電極層１０５、センサ電極層１１２を
スパッターリングで形成した後、フォトリソグラフィー
とＥＣＲプラズマエッチングなどによって、その不要な
部分を取り除く（図２５を参照）。その後、ＴＦＴ部と
ＰＩＮ型フォトダイオードを、フォトリソグラフィーと
ＥＣＲプラズマエッチングなどで分離する（図２６を参
照）。そして、最後に、耐湿性向上の目的で各素子、各
配線類をａ−ＳｉＮｘなどの保護膜（図示せず）で被覆
する。

【００２７】なお、この実施の形態では、従来の構造と
は異なる構造を持ちながら、ＴＦＴと光電変換部とを、
同時に形成できるのが特徴である。また、ここでは、チ
ャネル層１０３，オーミックコンタクト１０４，ガード
リング層１０９をｎ⁺ 型ａ−Ｓｉ、ガードリング半導体
層１１１をｐ⁺ 型ａ−Ｓｉとしたが、ガードリング半導
体層１１１をｎ⁺ 型ａ−Ｓｉ、他のチャネル層１０３，
オーミックコンタクト１０４，ガードリング層１０９を
ｐ⁺ 型ａ−Ｓｉとしても差し支えない。

【００２８】また、前記プロセスでは、オーミックコン
タクト部をｎ⁺ 型ａ−Ｓｉとしたが、ｎ型ａ−Ｓｉやｐ
型ａ−Ｓｉ、ｐ⁺ 型ａ−Ｓｉとしてもよい。この場合、
ＴＦＴをオンする場合のゲート電圧はマイナスにする。
また、ここでの各層の膜厚は、デバイス特性を最適なも
のとするために、最適化されたものを使用することとす
る。さらに、前記プロセスに用いる材料は、非結晶、多
結晶、結晶に限らず、また、光電変換素子と同時にＴＦ
Ｔを形成する方法を示したが、本発明の構成を得るに
は、このように、同時に形成する方法とする必要はな
い。

【００２９】（実施の形態３）図２７は、それぞれ、本
発明に係わる第３の実施の形態での、光電変換素子を備
えた縦形ＴＦＴを説明するための模式的断面図であり、
図２８は、図２７において構成される、ＴＦＴよりなる
スイッチング素子と、光電変換素子とを示す等価回路で
ある。なお、図２７において、点線枠で括った４００が
ＴＦＴ部であり、４１０が光電変換素子である。

【００３０】ここで、符号３０１はガラスなどの絶縁基
板、３０２はＴＦＴ部のオーミックコンタクトを形成す
るｎ⁺ 型アモルファスシリコン（ａ−Ｓｉ）層、３０３
は水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）の真性
半導体層で形成されるチャネル層、３０４はＴＦＴ部の
オーミックコンタクトを形成するｎ⁺ 型ａ−Ｓｉ層、３
０５はＡｌやＣｒで形成される上部電極層であり、図２
８のソース部分（Ｓ）に相当する。また、３０６はＡｌ
やＣｒで形成されるゲート電極で、図２のゲートに相当
する。また、符号３０７は、オーミックコンタクト３０
２，チャネル層３０３，オーミックコンタクト３０４を
電気的に絶縁するための窒化シリコン（ａ−ＳｉＮｘ）
の絶縁層である。

【００３１】また、光電変換素子４１０において、符号
３０８はＡｌやＣｒで形成される下部電極層であり、図
２８のドレイン部分（Ｄ）と共通である。また、３０９
は電子、ホールともに通過を阻止するａ−ＳｉＮｘなど
で形成される絶縁層、３１０はａ−Ｓｉ：Ｈの真性半導
体ｉ層で形成される光電変換層、３１１は光電変換半導
体層３１０に電極３１２からホールの注入を阻止するａ
−Ｓｉのｎ⁺ 層で形成される注入阻止層であり、また、
センサー電極３１２は、光電変換素子３１０にバイアス
を加えるための電極で、ＡｌまたはＣｒのような金属電
極またはＩＴＯのような透明電極である。

【００３２】次に、この実施の形態においけるデバイス
の製造方法について説明する。なお、図２９〜図３７に
は、この実施の形態での製造プロセスが順次、概念的に
示されている。まず、絶縁基板３０１上にアルミニウム
（Ａｌ）またはクロム（Ｃｒ）を、化学気相堆積法（Ｃ
ＶＤ）またはスパッターリングなどで堆積し、フォトリ
ソグラフィーとＥＣＲプラズマエッチングなどにより、
下部電極層３０８、ゲート電極層３０６を形成する（図
２９を参照）。

【００３３】その上に、ＣＶＤによって、窒化シリコン
（ａ−ＳｉＮｘ）３０９’を堆積し（図３０を参照）、
さらに、水素化アモルファスシリコン（ａ−Ｓｉ）３１
０’を堆積する（図３１を参照）。そして、ａ−Ｓｉ：
Ｈ層の不要な部分を、フォトリソグラフィーとＥＣＲプ
ラズマエッチングなどで取り除き、光電変換層３１０を
形成した後、ｎ⁺ 型ａ−Ｓｉ層３０２を堆積するため、
フォトリソグラフィーとＥＣＲプラズマエッチングで絶
縁層３０７とｌ層３０９間に溝を形成し、同時に絶縁層
３０９、と３０７に分離する（図３２を参照）。

【００３４】次いで、ｎ⁺ 型ａ−Ｓｉ層３０２を堆積し
（図３３を参照）、最適な膜厚にエッチングし、その後
ｎ⁺ 層３０２を埋めるようにＩ層を堆積させ（図３４を
参照）、不要な部分をフォトリソグラフィーとＥＣＲプ
ラズマエッチングなどで取り除く。ここで、上記ｎ⁺ 型
ａ−Ｓｉ層の膜厚とチャネル層３０３の膜厚により、チ
ャネル幅を決めることができる。また、チャネル部３０
３の高さを精度良く形成するために、ｎ⁺ 型ａ−Ｓｉ層
３０５は、イオン打ち込みで、チャネル部３０３にリン
をドーピングする方法を用いることも可能である。

【００３５】最後に、注入阻止層３１１とｎ⁺ 型ａ−Ｓ
ｉ層３０４を堆積し（図３５を参照）、電極３０５，３
１２を形成する（図３６を参照）。その後、ＥＣＲプラ
ズマエッチングなどにより、ＴＦＴのチャネル部と光電
変換層を分離する（図３７を参照）。最後に、耐湿性向
上の目的で各素子、各配線類をａ−ＳｉＮｘなどの保護
膜（図示せず）で被覆する。

【００３６】このように、他のデバイスとＴＦＴとを共
通の材料や共通のプロセスで作製できることが、この実
施の形態の特徴である。ここで、各層の膜厚は、デバイ
ス特性を最適なものとするために、最適化される。ま
た、前記プロセスでは、オーミックコンタクト部をｎ⁺
型ａ−Ｓｉとしたが、ｎ型ａ−Ｓｉやｐ型ａ−Ｓｉ、ｐ
⁺ 型ａ−Ｓｉで構成しても差し支えない。さらに、前記
プロセスに用いる材料は、非結晶、多結晶、結晶に限ら
ず、また、光電変換素子と同時にＴＦＴを形成する方法
を示したが、同時に形成する方法のみで構成されるとは
限らない。

【００３７】以上の実施の形態では、最初にゲート電極
を形成する方法を示した。この方法は、層の堆積でゲー
ト電極、絶縁層、チャネル層を形成できるので、これら
の界面を平坦に形成できることが特徴であるが、一方
で、製造行程が多くなることが問題となる。そこで、各
半導体および金属層を連続して堆積することで、製造プ
ロセスを共通化し、前述より、更に行程を簡略化した縦
形ＴＦＴの作成方法を、以下に示す。

【００３８】（実施の形態４）図３８〜図４６には、本
発明の第４の実施の形態に係わる各半導体層および金属
層を連続して堆積するプロセスを用いて、縦形ＴＦＴを
製造する場合が、逐次的に図解されている。なお、各部
の名称は、図１で使用した物と同じものを用いる。

【００３９】まず、ガラスなどの絶縁性基板１に、Ａｌ
やＣｒなどの金属やＩＴＯのような、透明でかつ電気伝
導性のある材料をスパッターまたはＣＶＤの手段で積層
し、下部電極層８を形成する（図３８を参照）。その上
に、ＴＦＴのオーミックコンタクト層を形成する、リン
などがドープされたｎ⁺ 型ａ−Ｓｉ層２、チャネル層を
形成するａ−Ｓｉ：Ｈ層３、リンなどがドープされたｎ
⁺ 型ａ−Ｓｉ層４を、順番に、ＣＶＤなどにより堆積す
る（図３９を参照）。

【００４０】その後、ゲート電極６が形成される部分に
おいて、堆積層を、ＥＣＲプラズマエッチングとリソグ
ラフィーを用いてエッチングする（図４０を参照）。そ
して、絶縁層７となるａ−ＳｉＮｘなどを、ＣＶＤなど
により、必要な厚さに堆積した後（図４１を参照）、ゲ
ート電極層６となるＡｌまたはＣｒなどの金属を堆積す
る（図４２を参照）。そして、堆積したゲート電極の不
要な部分を、フォトリソグラフィーとＥＣＲプラズマエ
ッチングなどで、エッチングし、ＣＶＤなどにより、絶
縁層となるａ−ＳｉＮｘなどを堆積し、ゲート金属層６
を絶縁層で覆う（図４３）。その後、絶縁層７の不要な
部分をエッチングで除去し（図４４を参照）、ＡｌやＣ
ｒなどの金属、または、ＩＴＯを堆積し、上部金属層５
を形成する（図４５を参照）。ＴＦＴとなる部分と下部
電極層８以外のＥＣＲプラズマエッチングとを、リソグ
ラフィーを用いて、エッチングする（図４６を参照）。
最後に、耐湿性向上の目的で、各素子、各配線類をａ−
ＳｉＮｘなどの保護膜（図示せず）で被覆する。

【００４１】ここで、各層の膜厚は、デバイス特性を最
適なものとするために、最適化される。また、前記プロ
セスでは、オーミックコンタクト部をｎ⁺ 型ａ−Ｓｉと
したが、ｎ型ａ−Ｓｉやｐ型ａ−Ｓｉ、ｐ⁺ 型ａ−Ｓｉ
で構成してもよい。さらに、前記プロセスに用いる材料
は、非結晶、多結晶、結晶に限らず、また、光電変換素
子と同時にＴＦＴを形成する方法を示したが、同時に形
成する方法のみに限らない。

【００４２】（実施の形態５）図４７〜図５５には、本
発明の第５の実施の形態に係る、各半導体層および金属
層を連続して堆積するプロセスを用いた、ＰＩＮ型フォ
トダイオードを有する縦形ＴＦＴの製造方法が順次、図
解されている。なお、ここでは、各部の名称を図１３に
準じる。

【００４３】まず、ガラスなどの絶縁性基板１０１に、
ＡｌやＣｒなどの金属やＩＴＯのような、透明でかつ電
気伝導性のある材料を、スパッターまたはＣＶＤで積層
して、下部電極層１０８を形成する（図４７を参照）。
その上にＴＦＴのオーミックコンタクト層であるｎ⁺ 型
ａ−Ｓｉ層１０２、および、正の電荷をもつキャリアが
下部電極層へ移動しないようにするためのｎ⁺ 型ガード
リング層１０９となる、リンなどがドープされたアモル
ファスシリコン層１０９’を形成し、また、チャネル層
１０３を形成するためのａ−Ｓｉ：Ｈ層、および、負の
電荷をもつキャリアがセンサ電極層へ移動しないように
するためのｐ⁺ 型ガードリング層１１０となるボロンな
どがドープされたアモルファスシリコン層１１０’を、
順番にＣＶＤなどで堆積する。

【００４４】その後、ＴＦＴのオーミックコンタクト層
となるｎ⁺ 型ａ−Ｓｉ層１０４を形成する部分のｐ⁺ 型
ガードリング層１０４’を、ＥＣＲプラズマエッチング
とリソグラフィーを用いてエッチングする（図４８を参
照）。その後、リンなどがドープされたアモルファスシ
リコンを、ＣＶＤなどで堆積し、不要な部分をエッチン
グすることで、ｎ⁺ 型ａ−Ｓｉ層１０４とする。これら
堆積層からゲート電極１０６が形成される部分を、ＥＣ
Ｒプラズマエッチング法などで、エッチングすることに
より、除去する（図４９を参照）。

【００４５】更に、絶縁層１０７となるａ−ＳｉＮｘな
どを、ＣＶＤなどにより、必要な厚さに堆積した後（図
５０を参照）、ゲート電極層１０６となるＡｌまたはＣ
ｒなどの金属を堆積する。そして、堆積したゲート電極
の不要な部分を、ＥＣＲプラズマエッチングとリソグラ
フィーを用いてエッチングし（図５１を参照）、更に、
絶縁層１０７となるａ−ＳｉＮｘなどをＣＶＤなどで堆
積し、ゲート金属層１０６を絶縁層１０７で覆う（図５
２を参照）。その後、絶縁層１０７の不要な部分をエッ
チングにて除去し（図５３を参照）、更に、上部金属層
１０５およびセンサ電極１１２を形成するために、Ａｌ
またはＣｒなどの金属またはＩＴＯなどの透明な、電気
伝導性を有する材料１１２’を、ＣＶＤおよびスパッタ
ーによって、堆積する（図５４を参照）。その後、堆積
した電極層１１２’を、上部電極層１０５とセンサ電極
層１１２とをエッチングにより分離し、最後に、光電変
換部であるＰＩＮ型フォトダイオードとＴＦＴとを、下
部電極層を除いてトレンチ状にエッチングすることで、
分離する（図５５を参照）。最後に、耐湿性向上の目的
で各素子、各配線類をａ−ＳｉＮｘなどの保護膜（図示
せず）で被覆する。

【００４６】ここで、各層の膜厚は、デバイス特性を最
適なものとするために最適化される。また、前記プロセ
スでは、オーミックコンタクト部をｎ⁺ 型ａ−Ｓｉとし
たが、ｎ型ａ−Ｓｉやｐ型ａ−Ｓｉ、ｐ⁺ 型ａ−Ｓｉに
しても差し支えない。さらに、上記プロセスに用いる材
料は、非結晶、多結晶、結晶に限らず、また、光電変換
素子と同時にＴＦＴを形成する方法を示したが、その構
成のためには、他の方法でもよい。

【００４７】（実施の形態６）図５６〜図６３には、本
発明に係わる第６の実施の形態が、即ち、各半導体およ
び金属層を連続して堆積するプロセスを用いた光電変換
素子を有する縦形ＴＦＴの製造方法が、順次に図解され
ている。なお、ここでの各部の名称は図２７に準じる。

【００４８】まず、ガラスなどの絶縁性基板３０１に、
下部電極層３０８をＡｌやＣｒといった金属やＩＴＯの
ような透明でかつ電気伝導性のある材料をスパッターま
たはＣＶＤで形成する。光電変換層３０１で発生したキ
ャリアが下部電極層３０８へ通過することを阻止するた
めの絶縁層３０９をａ−ＳｉＮｘなどでＣＶＤなどを用
いて堆積させる。その後、絶縁層３０９をセンサー面積
と素子分離に必要な面積を除いてエッチングなどにより
取り除く（図５６を参照）。

【００４９】さらに、ＴＦＴのオーミックコンタクト層
であるｎ⁺ 型ａ−Ｓｉ層３０２となる、リンなどがドー
プされたｎ⁺ 型ａ−Ｓｉ層をＣＶＤなどで堆積する。そ
の後、絶縁層３０９を形成するａ−ＳｉＮｘ層と重なる
上述のｎ⁺ 型ａ−Ｓｉ層は、リソグラフィーとＥＣＲプ
ラズマエッチングを用いて取り除く。

【００５０】そして、チャネル層３０３を形成するａ−
Ｓｉ：Ｈ層と、ＴＦＴのオーミックコンタクト層となる
ｎ⁺ 型ａ−Ｓｉ層３０４とを、順にＣＶＤなどで堆積す
る（図５７を参照）。この堆積層の、ゲート電極３０６
が形成される部分を、リソグラフィーとＥＣＲプラズマ
エッチングを用いて取り除く（図５８を参照）。そし
て、絶縁層３０７となるａ−ＳｉＮｘなどを、ＣＶＤな
どで、必要な厚さに堆積した後（図５９を参照）、ゲー
ト電極層３０６となるＡｌまたはＣｒなどの金属を堆積
する。この堆積したゲート電極の不要な部分を、ＥＣＲ
プラズマエッチングなどでエッチングし（図６０を参
照）、絶縁層となるａ−ＳｉＮｘなどをＣＶＤなどで堆
積し（図６１を参照）、ゲート金属層３０７を絶縁層で
覆う。

【００５１】次いで、絶縁層３０７の不要な部分をエッ
チングで除去した後、上部金属層３０５およびセンサ電
極３１２を形成するため、ＡｌまたはＣｒなどの金属ま
たはＩＴＯなどの、透明なかつ電気伝導性を有する材料
３１２’を、ＣＶＤおよびスパッターで堆積する（図６
２を参照）。その後、堆積した電極層３１２’を、上部
電極層とセンサ電極層をエッチングにより分離し、最後
に、光電変換素子とＴＦＴとの間を、下部電極層を除い
て、トレンチ状にエッチングすることで分離する（図６
３を参照）。最後に、耐湿性向上の目的で各素子、各配
線類をａ−ＳｉＮｘなどの保護膜（図示せず）で被覆す
る。

【００５２】ここで、各層の膜厚は、デバイス特性を最
適なものとするために、最適化される。また、前記プロ
セスでは、オーミックコンタクト部をｎ⁺ 型ａ−Ｓｉと
したが、ｎ型ａ−Ｓｉやｐ型ａ−Ｓｉ、ｐ⁺ 型ａ−Ｓｉ
でもかまわない。さらに、前記プロセスに用いる材料
は、非結晶、多結晶、結晶に限らず、また、光電変換素
子と同時にＴＦＴを形成する方法が示されているが、同
時に形成する方法に限らない。

【００５３】（実施の形態７）図６４には、本発明の第
７の実施の形態が示されており、ここでは、ＮＩＮ型光
電変換素子を有する縦形ＴＦＴが、模式的に図解されて
いる。なお、図１０中の破線で囲った６００がＴＦＴ
部、６０１がＮＩＮ型光電変換部である。

【００５４】ここで、符号５０１はガラス基板などの絶
縁基板、５０２はＴＦＴのオーミックコンタクトを形成
する、リンなどがドープされたｎ⁺ 型ａ−Ｓｉ層、５０
３は水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）で形
成されるＴＦＴのチャネル層、５０４はＴＦＴのオーミ
ックコンタクトを形成する、リンなどがドープされたｎ
⁺ 型ａ−Ｓｉ層、５０５はクロムＣｒまたはＡｌで形成
される上部電極層、５０６はＣｒまたはＡｌで形成され
るゲート電極層、５０７はａ−ＳｉＮｘの絶縁層であ
り、この絶縁層５０７は、チャネル層５０３、ｎ⁺ 型ａ
−Ｓｉ層５０２および５０４とゲート電極層５０６とを
電気的に絶縁する。

【００５５】また、符号５０８はＣｒまたはＡｌで形成
される下部電極層であり、５０９はＮＩＮ型光電変換素
子において、下部電極層５０８とオーミックコンタクト
をとるため、リンなどがドープされたａ−Ｓｉで形成さ
れる、ｎ⁺ 型ａ−Ｓｉ層である。更に、符号５１０はＮ
ＩＮ光電変換素子の光電変換部にあたるＩ層を形成す
る、ａ−Ｓｉ：Ｈなどで形成される光電変換層、上部金
属電極層とオーミックコンタクトをとるため、リンなど
がドープされたａ−Ｓｉで形成される、ｎ⁺ 型ａ−Ｓｉ
層、５１２はＣｒまたはＡｌで形成されるセンサ電極層
である。

【００５６】次に、図６５〜図７２を参照して、各半導
体および金属層を連続して堆積するプロセスを用いたＮ
ＩＮ型光電変換素子を有する縦形ＴＦＴの製造方法を示
す。ここで、各部の名称は図６４に準ずる。まず、ガラ
スなどの絶縁性基板５０１に、下部電極層５０８をＡｌ
やＣｒなどの金属やＩＴＯのような、透明でかつ電気伝
導性のある材料を、スパッターまたはＣＶＤで形成する
（図６５を参照）。その上にセンサー、ＴＦＴのオーミ
ックコンタクト層を形成する、リンなどがドープされた
ｎ⁺ 型ａ−Ｓｉ層（５０２、５０９）、チャネル層を形
成するａ−Ｓｉ：Ｈ層（５０３、５１０）、リンなどが
ドープされたｎ⁺ 型ａ−Ｓｉ層（５０４、５１１）を順
番にＣＶＤなどで堆積する（図６６を参照）。その後、
堆積層の、ゲート電極５０７が形成される部分を、ＥＣ
Ｒプラズマエッチングとリソグラフィーを用いてエッチ
ングする（図６７を参照）。そして、絶縁層５０７とな
るａ−ＳｉＮｘなどをＣＶＤなどで必要な厚さに堆積す
る（図６８を参照）。その後、ゲート電極層５０６とな
るＡｌまたはＣｒなどの金属を堆積する。堆積したゲー
ト電極の不要な部分をリソグラフィーとＥＣＲプラズマ
エッチングを用いて除去し（図６９を参照）、絶縁層と
なるａ−ＳｉＮｘなどをＣＶＤなどで堆積し、ゲート金
属層５０６を絶縁層で覆う（図７０を参照）。

【００５７】そして、絶縁層５０７の不要な部分をエッ
チングで除去した後、上部金属層５０５およびセンサ電
極層５１２を形成するＡｌまたはＣｒなど金属を堆積し
（図７１を参照）、不要な部分をリソグラフィーとＥＣ
Ｒプラズマエッチングで除去する。そして、ＴＦＴとな
る部分と光電変換素子部を分離するため、トレンチ状の
溝をリソグラフィーとエッチングを用いて形成する（図
７２を参照）。最後に、耐湿性向上の目的で各素子、各
配線類をａ−ＳｉＮｘなどの保護膜（図示せず）で被覆
する。

【００５８】ここで、各層の膜厚は、デバイス特性を最
適なものとするために、最適化される。また、前記プロ
セスでは、オーミックコンタクト部をｎ⁺ 型ａ−Ｓｉと
したが、ｎ型ａ−Ｓｉやｐ型ａ−Ｓｉ、ｐ⁺ 型ａ−Ｓｉ
でもかまわない。さらに、前記プロセスに用いる材料
は、非結晶、多結晶、結晶に限らず、また、光電変換素
子と同時にＴＦＴを形成する方法を示したが、同時に形
成する方法のみには限らない。

【００５９】このように、この実施の形態は、第５の実
施の形態とほぼ同じ製造プロセスを用いることができる
ので、一つの生産過程で、ディスプレイとエリアセンサ
ーを並行して生産できる特徴がある。

【００６０】（実施の形態８）図７３には、本発明に係
わる第１および第４の実施の形態における、３×３のマ
トリックス状配列の、第１の実施形態での縦形ＴＦＴを
用いた液晶ディスプレイが模式的に示されている。

【００６１】なお、図７３に示す符号の中で、図１にあ
るものと同じものを用いて表示している。また、符号７
００は画素に電圧を加えるための信号線であり、この信
号線７００は上部電極層５と同時に形成することも可能
である。

【００６２】液晶ディスプレイの駆動は、ゲート電圧駆
動集積回路（ＩＣ）と、データ電圧駆動ＩＣで行われ
る。１本のゲート線のゲート電圧を、ＴＦＴがＯＮでき
る正の電圧にし、液晶を反転させるべき画素のある信号
線に、データ電圧回路から必要な電圧を印加し、液晶を
反転させる。この動作を、ディスプレイの上から下もし
くは、下から上へ、順次、行うことで画像を表示するの
である。

【００６３】図１において絶縁層７に覆われたゲート電
極６は、図７３においては、ゲート電極であると同時
に、隣接する画素のゲート電極へと電圧を加えるための
配線をも兼ねている。よって、マトリックス全体におい
て、ゲート電極の占める割合を小さくすることができ、
感度の増加を期待できる。なお、この実施の形態では、
３×３のマトリックス状配列の液晶ディスプレイを示し
たが、マトリックス状配列の大きさは、３×３に限らな
い。

【００６４】（実施の形態９）図７４には、本発明に係
わる第２および第５の実施の形態において、３×３のマ
トリックス状配列の、第２の実施形態でのＰＩＮ型フォ
トダイオードを有する縦形ＴＦＴを用いたエリアセンサ
が、模式的に示されている。

【００６５】なお、図７４に示す符号の中で、図１３に
ある符号のものは、同じものである。また、８００は、
センサ光電変換により得られたキャリアを読み出し部へ
送るための信号線であり、この信号線８００は、上部電
極層２０５と同時に形成することも可能である。

【００６６】図１３において絶縁層２０７に覆われたゲ
ート電極２０６は、図７４に示されるように、ゲート電
極であると同時に、隣接するセンサー素子のゲート電極
へと電圧を加えるための配線を兼ねている。よって、マ
トリックス全体において、ゲート電極の占める割合を小
さくすることができ、感度の増加を期待できる。

【００６７】なお、８０１は読み出し用アンプであり、
センサから信号線を介して送られてきたキャリアを、電
圧または電流として出力する。８０２は信号線を接地
し、容量に蓄積した電荷を無くす際に用いるスイッチン
グ素子、８０３は、読出すラインを選択するためのスイ
ッチング回路、８０４はＴＦＴのオン／オフを司り、各
ラインのゲート電極に決まったタイミングで電圧を加え
ることができるシフトレジスタなどであり、８０５はＰ
ＩＮフォトダイオードにバイアスを加えるための電源で
ある。これら全ては、ＩＣによって構成されて、センサ
部と別であってもかまわない。また、ここでは、３×３
のマトリックス状配列のエリアセンサーを示したが、マ
トリックス状配列の大きさは３×３に限らない。

【００６８】次に、ＰＩＮ型フォトダイオードを有する
縦形ＴＦＴを用いたエリアセンサの駆動方法を説明す
る。エリアセンサの動作は、駆動する順に、蓄積動作、
画像読み出し動作の２つの駆動状態に分けることができ
る。

【００６９】蓄積動作は、ゲート電圧を０か、０に近い
正の電圧、または、負の電圧にし、ＴＦＴをオフした状
態で、マトリックスすべてのＰＩＮフォトダイオードに
逆バイアス（ここでは、負の電圧）を印加する。こうす
ることで、フォトダイオードとＴＦＴとの間の容量に、
光電変換で発生したキャリアを蓄積できる。この状態で
は、ＰＩＮ型フォトダイオードのエネルギーバンドは、
図７５のようになり、光電変換層で発生した正の電荷を
持つキャリアは、ｎ⁺ ガードリング半導体層に阻まれる
ので、ＴＦＴ方向には流れない。逆に、負の電荷を持つ
キャリアは、ｐ ⁺ ガードリング半導体層ダイオードにバ
イアスを掛ける電源側には流れにくくなるため、ＴＦＴ
とフォトダイオードとの間の容量に効率よく蓄積させら
れる。

【００７０】画像読み出しは、エリアセンサにおける横
１列のＴＦＴのゲート電極に正の電圧を印加し、ＴＦＴ
を一斉にオンさせ、ＴＦＴとフォトダイオードとの間の
容量に蓄積した電荷を信号線に送り、アンプで読出す信
号線を選択し、１画素の信号を読出す。その後、読み出
し動作が終わった画素の電荷をリセットするため、隣り
の画素を読出す前に、信号線８００をグランド電位にす
る。この動作を繰り返すことで、センサの横１ラインの
データを読出せる。横１ラインの読み出しを終え、ゲー
ト電圧を０か、０に近い正の電圧、または、負の電圧に
し、ＴＦＴをオフし、次のラインの読み出し動作を行
う。エリアセンサすべての読み出しは、順次、各ライン
を駆動することで行う。

【００７１】読み出し動作にかかる時間を短縮するため
に、読み出し用のアンプを信号線の数だけ用意し、横ラ
インを同時に読んでもかまわない。また、ある決まった
数の信号線の読み出しを行うように、アンプを用意し
て、横１ラインにおける複数のセンサの読み出しを同時
に行ってもかまわない。さらに、信号線をエリアセンサ
のある部分を境に分割し、二つのゲート電圧駆動用のシ
フトレジスタと、上下に読み出し用アンプとを用意し
て、エリアセンサの上下同時に読み出しを行ってもかま
わない。この場合、ゲート線を分割し、エリアセンサを
４分割して読み出しを行うような拡張も可能である。

【００７２】（実施の形態１０）図７６には、本発明に
係わる第３および第６の実施の形態について、３×３の
マトリックス状配列の、第３の実施の形態での光電変換
素子を有する縦形ＴＦＴを用いたエリアセンサが模式的
に示されている。

【００７３】なお、図７６に示す符号の中で、図５にあ
る符号のものは、同じものである。また、９００はセン
サにおいて光電変換により発生したキャリアを読み出し
部へ送るための信号線であり、この信号線９００は、上
部電極層３０５と同時に形成することも可能である。

【００７４】図５において絶縁層３０７に覆われたゲー
ト電極３０６は、図７６に示すように、ゲート電極であ
ると同時に、隣接するセンサー素子のゲート電極へと電
圧を加えるための配線を兼ねている。よって、マトリッ
クス全体において、ゲート電極の占める割合を小さくす
ることができ、感度の増加を期待できる。

【００７５】なお、９０１は読み出し用アンプであり、
センサから信号線を介して送られてきたキャリアを、電
圧または電流として出力する。９０２は信号線を接地
し、信号線およびＴＦＴ−光電変換部の容量に蓄積した
電荷を無くし、信号線をリフレッシュする際に用いるス
イッチング素子、９０３は、読出すラインを選択するた
めのスイッチング回路、９０３はＴＦＴのオン／オフを
司り、各ラインのゲート電極に、決まったタイミング
で、電圧を加えることができるシフトレジスタなどであ
る。

【００７６】また、９０５は光電変換素子に逆バイアス
を加えるための電源、９０６は電源９０５よりも電圧が
低いか、正負が逆の電圧を発生するセンサリフレッシュ
用電源、９０７は光電変換素子に加えるバイアスを切り
替えるスイッチング回路である。これら全ては、ＩＣに
よって構成されて、センサ部と別であってもかまわな
い。なお、ここでは、３×３のマトリックス状配列のエ
リアセンサーを示したが、マトリックス状配列の大きさ
は３×３に限らない。

【００７７】次に、光電変換素子を有する縦形ＴＦＴを
用いたエリアセンサの駆動方法を説明する。ここでは、
エリアセンサの動作、リフレッシュ動作、蓄積動作、画
像読み出し動作、の３つの駆動状態に分けることができ
る。

【００７８】蓄積動作は、ゲート電圧を０か、０に近い
正の電圧、または、負の電圧にし、ＴＦＴをオフした状
態で、電源９０６にセンサを接続し、マトリックスすべ
ての光電変換素子に逆バイアス（ここでは、負の電圧）
を印加する。こうすることで、光電変換素子のａ−Ｓｉ
Ｎｘで形成される絶縁層とａ−Ｓｉ：Ｈで形成される光
電変換層との界面に、光電変換で発生したキャリアを蓄
積できる。この状態では、光電変換素子のエネルギーバ
ンドは、図７７のようになり、光電変換層で発生した正
の電荷を持つキャリアはｎ⁺ 型ａ−Ｓｉ層に阻まれるの
で、電源９０５側には流れず、絶縁層と、光電変換層の
界面に蓄積する。

【００７９】画像読み出しは、エリアセンサにおいて横
１列のＴＦＴのゲート電極に正の電圧を印加し、ＴＦＴ
を一斉にオンさせ、光電変換部に蓄積した電荷を信号線
に送り、読み出す信号線を選択し、アンプで信号として
読み出す。この動作を繰り返すことで、センサの横１ラ
インのデータを読み出せる。横１ラインの読み出しを終
わるとゲート電圧を０か、０に近い正の電圧、または、
負の電圧にし、ＴＦＴをオフし、つぎのラインの読み出
し動作を行う。エリアセンサすべての読み出しは、順
次、各ラインを駆動することで行う。

【００８０】リフレッシュ動作は、絶縁層と光電変換層
の界面に蓄積したキャリアを、光電変換素子から吐き出
すため、まず、スイッチング回路９０７により、光電変
換素子に加える電圧をリフレッシュ電圧に変える。それ
と同時に、エリアセンサのすべてのＴＦＴをオンし、信
号線を１本ずつ接地電位にすることで、下部金属電極層
ならびに信号線に蓄積した電荷を取り除く。また、光電
変換層に蓄積した電荷は電源部に流れる。

【００８１】実際の駆動においては、最も良い画像が得
られるように、リフレッシュ動作、蓄積動作、読み出し
動作を組み合わせる配慮がなされる。即ち、読み出し、
リフレッシュ動作にかかる時間を短縮するために、読み
出し用アンプ９０１，スイッチング素子９０２を信号線
の数だけ用意し、横ラインを同時に読み出し、または、
リフレッシュしてもかまわない。また、ある決まった数
の信号線の読み出し、リフレッシュを行うように、アン
プ９０１とスイッチ素子９０２を用意して、横１ライン
中における複数のセンサの読み出しとリフレッシュと
を、同時に行ってもかまわない。

【００８２】さらに、信号線をエリアセンサのある部分
を境に分割し、二つのゲート電圧駆動用のシフトレジス
タと、上下にアンプ９０１とスイッチ素子９０２を用意
して、エリアセンサの上下同時に読み出し、リフレッシ
ュを行ってもかまわない。この場合、ゲート線を分割
し、エリアセンサを４分割して読み出し、リフレッシュ
を行うような拡張が可能である。

【００８３】（実施の形態１１）図７８には、本発明に
係わる第７の実施の形態において、３×３のマトリック
ス状配列のＮＩＮ型フォトダイオードを有する縦形ＴＦ
Ｔを用いたエリアセンサが模式的に示されている。

【００８４】図７８に示す符号の中で、図６４にある符
号のものは、同じものである。また、１０００はセンサ
光電変換により得られたキャリアを、読み出し部へ送る
ための信号線であり、この信号線１０００は、上部電極
層５０５と同時に形成することも可能である。

【００８５】図６４において絶縁層５０７に覆われたゲ
ート電極５０６は、図７８においては、ゲート電極であ
ると同時に、隣接するセンサー素子のゲート電極へと電
圧を加えるための配線を兼ねている。よって、マトリッ
クス全体において、ゲート電極の占める割合を小さくす
ることができ、感度の増加を期待できる。

【００８６】なお、１００１は読み出し用アンプであ
り、センサから信号線を介して送られてきたキャリアを
電圧または電流として出力する。１００２は信号線を接
地し、容量に蓄積した電荷を無くす際に用いるスイッチ
ング素子、１００３は読み出すラインを選択するための
スイッチング回路、１００４はＴＦＴのオン／オフを司
り、各ラインのゲート電極に決まったタイミングで電圧
を加えることができるシフトレジスタなどである。ま
た、１００５はＮＩＮフォトダイオードにバイアスを加
えるための電源である。これら全ては、ＩＣによって構
成されて、センサ部と別であってもかまわない。なお、
ここでは、３×３のマトリックス状配列のエリアセンサ
を示したが、マトリックス状配列の大きさは３×３に限
らない。

【００８７】次に、ＮＩＮ型フォトダイオードを有する
縦形ＴＦＴを用いたエリアセンサの駆動方法を説明す
る。エリアセンサの動作は、駆動する順に、蓄積動作、
画像読み出し動作の２つの駆動状態に分けることができ
る。

【００８８】蓄積動作は、ゲート電圧を０か、０に近い
正の電圧、または、負の電圧にし、ＴＦＴをオフした状
態で、マトリックスすべてのＰＩＮフォトダイオードに
正のバイアスを印加する。ここで、光がセンサに照射さ
れると、光電変換層の電気抵抗が減少し、フォトダイオ
ードとＴＦＴとの間の容量にキャリアを蓄積できる。

【００８９】画像読み出しは、エリアセンサにおける横
１列のＴＦＴのゲート電極に、正の電圧を印加し、ＴＦ
Ｔを一斉にオンさせ、ＴＦＴとフォトダイオードとの間
の容量に蓄積した電荷を、信号線に送り、アンプで読み
出す信号線を選択し、１画素の信号を読み出す。その
後、読み出し動作が終わった画素の電荷をリセットする
ため、隣りの画素を読み出す前に、信号線１０００をグ
ランド電位にする。

【００９０】この動作を繰り返すことで、センサの横１
ラインのデータを読み出せる。そして、横１ラインの読
み出しを終わるとゲート電圧を０か、０に近い正の電
圧、または、負の電圧にし、ＴＦＴをオフし、つぎのラ
インの読み出し動作を行う。このように、順次、各ライ
ンを駆動し、エリアセンサ全体の信号を出力させる。

【００９１】なお、読み出し動作にかかる時間を短縮す
るために、読み出し用のアンプを信号線の数だけ用意
し、横ライン同時に読んでもかまわない。また、ある決
まった数の信号線の読み出しを行うようにアンプを用意
して、横１ラインにおける複数のセンサの読み出しを同
時に行ってもよい。さらに、信号線をエリアセンサのあ
る部分を境に分割し、二つのゲート電圧駆動用のシフト
レジスタと、上下に読み出し用アンプとを用意して、エ
リアセンサの上下同時に読み出しを行うこともできる。
この場合、ゲート線を分割し、エリアセンサを４分割し
て読み出しを行宇ような拡張が可能である。

【００９２】

【発明の効果】本発明は、以上詳述したようになり、チ
ャネル層、絶縁層、ゲート電極が縦一列に並ぶ構造とな
るので、一画素または一センサに占めるＴＦＴの割合が
小さくなり、ＴＦＴ液晶ディスプレイや光センサにおい
て、より高解像度化が可能となる。また、本発明によれ
ば、ゲート電極を縦長に設計することができるので、ゲ
ート電極の断面積の減少を抑えることができ、従来の構
造をもつＴＦＴを有する画素の面積を縮小化した場合よ
りも高速駆動を可能とすることができ、さらに、光電変
換部とＴＦＴとを同時に形成することができる。

【００９３】また、ａ−Ｓｉ：Ｈを用いたＴＦＴにおい
て、光照射による構造欠陥の誘起は性能劣化において大
きな問題であるが、本発明によれば、ＴＦＴを用いたチ
ャネル部が縦型であることから、光が照射される面積が
非常に小さいため、光照射によるＴＦＴの特性劣化は小
さくなり、耐久性の高いセンサやディスプレイを提供で
きる。

【図面の簡単な説明】

【図１】本発明に係わる第１の実施の形態を示す縦型Ｔ
ＦＴの構造図である。

【図２】同じく、電気的構成を示す図である。

【図３】同じく、縦型ＴＦＴを製造するプロセス順序
（１）を示す説明図である。

【図４】同じく、縦型ＴＦＴを製造するプロセス順序
（２）を示す説明図である。

【図５】同じく、縦型ＴＦＴを製造するプロセス順序
（３）を示す説明図である。

【図６】同じく、縦型ＴＦＴを製造するプロセス順序
（４）を示す説明図である。

【図７】同じく、縦型ＴＦＴを製造するプロセス順序
（５）を示す説明図である。

【図８】同じく、縦型ＴＦＴを製造するプロセス順序
（６）を示す説明図である。

【図９】同じく、縦型ＴＦＴを製造するプロセス順序
（７）を示す説明図である。

【図１０】同じく、縦型ＴＦＴを製造するプロセス順序
（８）を示す説明図である。

【図１１】同じく、縦型ＴＦＴを製造するプロセス順序
（９）を示す説明図である。

【図１２】同じく、縦型ＴＦＴを製造するプロセス順序
（１０）を示す説明図である。

【図１３】本発明に係わる第２の実施の形態を示すＰＩ
Ｎ型フォトダイオードを有する縦型ＴＦＴの構造図であ
る。

【図１４】同じく、等価回路図である。

【図１５】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（１）を示す説明図
である。

【図１６】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（２）を示す説明図
である。

【図１７】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（３）を示す説明図
である。

【図１８】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（４）を示す説明図
である。

【図１９】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（５）を示す説明図
である。

【図２０】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（６）を示す説明図
である。

【図２１】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（７）を示す説明図
である。

【図２２】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（８）を示す説明図
である。

【図２３】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（９）を示す説明図
である。

【図２４】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（１０）を示す説明
図である。

【図２５】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（１１）を示す説明
図である。

【図２６】同じく、ＰＩＮ型フォトダイオードを有する
縦型ＴＦＴを製造するプロセス順序（１２）を示す説明
図である。

【図２７】本発明に係わる第３の実施の形態を示す光電
変換素子を有する縦型ＴＦＴの構造図である。

【図２８】同じく、等価回路図である。

【図２９】同じく、光電変換素子を有する縦型ＴＦＴを
製造するプロセス順序（１）を示す説明図である。

【図３０】同じく、光電変換素子を有する縦型ＴＦＴを
製造するプロセス順序（２）を示す説明図である。

【図３１】同じく、光電変換素子を有する縦型ＴＦＴを
製造するプロセス順序（３）を示す説明図である。

【図３２】同じく、光電変換素子を有する縦型ＴＦＴを
製造するプロセス順序（４）を示す説明図である。

【図３３】同じく、光電変換素子を有する縦型ＴＦＴを
製造するプロセス順序（５）を示す説明図である。

【図３４】同じく、光電変換素子を有する縦型ＴＦＴを
製造するプロセス順序（６）を示す説明図である。

【図３５】同じく、光電変換素子を有する縦型ＴＦＴを
製造するプロセス順序（７）を示す説明図である。

【図３６】同じく、光電変換素子を有する縦型ＴＦＴを
製造するプロセス順序（８）を示す説明図である。

【図３７】同じく、光電変換素子を有する縦型ＴＦＴを
製造するプロセス順序（９）を示す説明図である。

【図３８】本発明に係わる第４の実施の形態を示す、半
導体層および金属層を連続した縦型ＴＦＴを製造するプ
ロセス順序（１）を示す説明図である。

【図３９】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（２）を示す説明図であ
る。

【図４０】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（３）を示す説明図であ
る。

【図４１】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（４）を示す説明図であ
る。

【図４２】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（５）を示す説明図であ
る。

【図４３】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（６）を示す説明図であ
る。

【図４４】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（７）を示す説明図であ
る。

【図４５】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（８）を示す説明図であ
る。

【図４６】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（９）を示す説明図であ
る。

【図４７】本発明に係わる第５の実施の形態における、
半導体層と金属層を連続した縦型ＴＦＴを製造するプロ
セス順序（１）を示す説明図である。

【図４８】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（２）を示す説明図であ
る。

【図４９】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（３）を示す説明図であ
る。

【図５０】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（４）を示す説明図であ
る。

【図５１】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（５）を示す説明図であ
る。

【図５２】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（６）を示す説明図であ
る。

【図５３】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（７）を示す説明図であ
る。

【図５４】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（８）を示す説明図であ
る。

【図５５】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（９）を示す説明図であ
る。

【図５６】本発明に係わる第６の実施の形態を示す、半
導体層と金属層を連続した縦型ＴＦＴを製造するプロセ
ス順序（１）を示す説明図である。

【図５７】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（２）を示す説明図であ
る。

【図５８】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（３）を示す説明図であ
る。

【図５９】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（４）を示す説明図であ
る。

【図６０】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（５）を示す説明図であ
る。

【図６１】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（６）を示す説明図であ
る。

【図６２】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（７）を示す説明図であ
る。

【図６３】同じく、半導体層と金属層を連続した縦型Ｔ
ＦＴを製造するプロセス順序（８）を示す説明図であ
る。

【図６４】本発明に係わる第７の実施の形態を示す、Ｎ
ＩＮ型光電変換素子を有する縦型ＴＦＴの構造図であ
る。

【図６５】同じく、ＮＩＮ型光電変換素子を有する縦型
ＴＦＴを製造するプロセス順序（１）を示す説明図であ
る。

【図６６】同じく、ＮＩＮ型光電変換素子を有する縦型
ＴＦＴを製造するプロセス順序（２）を示す説明図であ
る。

【図６７】同じく、ＮＩＮ型光電変換素子を有する縦型
ＴＦＴを製造するプロセス順序（３）を示す説明図であ
る。

【図６８】同じく、ＮＩＮ型光電変換素子を有する縦型
ＴＦＴを製造するプロセス順序（４）を示す説明図であ
る。

【図６９】同じく、ＮＩＮ型光電変換素子を有する縦型
ＴＦＴを製造するプロセス順序（５）を示す説明図であ
る。

【図７０】同じく、ＮＩＮ型光電変換素子を有する縦型
ＴＦＴを製造するプロセス順序（６）を示す説明図であ
る。

【図７１】同じく、ＮＩＮ型光電変換素子を有する縦型
ＴＦＴを製造するプロセス順序（７）を示す説明図であ
る。

【図７２】同じく、ＮＩＮ型光電変換素子を有する縦型
ＴＦＴを製造するプロセス順序（８）を示す説明図であ
る。

【図７３】本発明に係わる第１および第４の実施の形態
における、縦型ＴＦＴを用いた液晶ディスプレイ（第８
の実施の形態）の模式図である。

【図７４】本発明に係わる第２および第５の実施の形態
における、縦型ＴＦＴを用いた液晶エリアセンサ（第９
の実施の形態）の模式図である。

【図７５】同じく、ここで採用されたＰＩＮ型フォトダ
イオードのエネルギーバンドを示す図である。

【図７６】本発明に係わる第２および第５の実施の形態
における、縦型ＴＦＴを用いた液晶エリアセンサ（第１
０の実施の形態）の模式図である。

【図７７】同じく、ここで採用された光電変換素子のエ
ネルギーバンドを示す図である。

【図７８】本発明に係わる第７の実施の形態における、
縦型ＴＦＴを用いた液晶エリアセンサ（第１１の実施の
形態）の模式図である。

【符号の説明】

１、１０１、３０１、５０１絶縁基板２、１０２、３０２、５０２ｎ⁺型アモルファスシ
リコン（ａ−Ｓｉ）３、１０３、３０３、５０３チャンネル層４、１０４、３０４、５０４ｎ⁺型ａ−Ｓｉ層５、１０５、３０５、５０５上部電極層６、１０６、３０６、５０６ゲート電極（層）７、１０７、３０７、５０７絶縁層８、１０８、３０８、５０８電極層１０９ｎ⁺ガードリング層１１０光電変換層１１１ｐ⁺ガードリング層１１２センサ電極層３０９絶縁層３１０光電変換半導体層３１１注入阻止層３１２センサー電極４００、６００ＴＦＴ部４１０、６０１光電変換部（素子）５０９ｎ⁺ａ−Ｓｉ層５１０光電変換層５１２センサー電極７００信号線８０１、９０１、１００１アンプ８０２、９０２、１００２スイッチング素子８０３、９０３、１００３スイッチング回路８０４、９０４、１００４シフトレジスタ（など）８０５、９０５、１００５電源９００信号線９０６センサリフレッシュ用電源９０７スイッチング回路１０００信号線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H092 JA28 JA37 JA38 JA41 JA42 JB56 KA05 KA12 KA24 LA02 LA16 4M118 AA08 AA10 AB01 AB10 BA05 CA05 CA07 CA14 CA32 CB06 CB14 DD12 EA01 EA14 FB09 FB13 FB21 5C094 AA04 AA05 AA10 AA13 BA03 BA43 CA19 DA13 EA04 FA01 FA02 FB12 FB14 FB15 GB10 5F088 AA03 AB05 BB03 CB04 CB07 CB14 EA08 EA20 FA04 FA05 GA02 LA07 5F110 AA03 AA04 BB01 BB10 BB13 CC09 DD02 EE03 EE04 EE44 EE45 FF03 FF29 GG02 GG12 GG13 GG15 GG35 GG44 HK03 HK04 HK07 HK09 HK16 HK21 HK25 HK33 HK34 NN02 NN24 NN35 NN71

Claims

【特許請求の範囲】

【請求項１】ソース部、チャネル部、ドレイン部およ
びゲート部を有し、複数個のＴＦＴを、絶縁基板上に２
次元的に配列したマトリックスパネルにおいて、前記ソ
ース部、チャネル部、ドレイン部が前記絶縁基板上に、
縦方向に積層され、その側面に絶縁層、ゲート電極が形
成された配置構造になっていることを特徴とするＴＦＴ
マトリックスパネル。
【請求項２】請求項１に記載されたＴＦＴを、画像表
示部におけるスイッチング素子として用いることを特徴
とする画像表示装置。
【請求項３】請求項１に記載されたＴＦＴを、光電変
換部におけるスイッチング素子として用いることを特徴
とする光電変換装置。
【請求項４】放射線を吸収して発光する蛍光体の、該
発光を受光するように、請求項３に記載した光電変換部
を配置すると共に、前記光電変換部を駆動するＩＣと、
前記光電変換部からの信号を処理するＩＣとを有するこ
とを特徴とする光電変換装置。
【請求項５】前記光電変換部の光電変換素子は、絶縁
基板側から、下部電極としての第１の金属層と、エレク
トロンおよびホールの通過を阻止するアモルファス窒化
シリコン絶縁層（ａ−ＳｉＮｘ）と、水素化アモルファ
スシリコン光電変換層（ａ−Ｓｉ：Ｈ）と、ホールキャ
リアの注入を阻止するｎ⁺型の注入阻止層またはエレク
トロンキャリアの注入を阻止するｐ⁺型の注入阻止層
と、上部電極として前記注入阻止層上の一部に配置した
第２の金属電極層または透明電極層とで構成されてお
り、前記スイッチング素子は、絶縁基板側から、下部電
極と、ｎ型かｎ⁺型またはｐ型かｐ⁺型オーミックコン
タクト層と、ａ−Ｓｉ：Ｈのチャネル層と、ｎ型かｎ⁺
型またはｐ型かｐ⁺型オーミックコンタクト層と、それ
らの側面に位置して形成されたａ−ＳｉＮｘの絶縁層
と、該ａ−ＳｉＮｘ絶縁層で覆われたゲート電極と、そ
の上に形成される第３の金属層または透明電極からなる
上部電極とで構成されており、前記光電変換素子と前記
スイッチング素子とは、同一基板上に同時に形成された
各層を利用して、構成されたものであることを特徴とす
る請求項３あるいは４に記載の光電変換装置。
【請求項６】前記光電変換部の光電変換素子は、絶縁
基板側から、下部電極としての第１の金属層と、ホール
キャリアの注入を阻止するｎ⁺型の注入阻止層またはエ
レクトロンキャリアの注入を阻止するｐ⁺型の注入阻止
層と、水素化アモルファスシリコン光電変換層（ａ−Ｓ
ｉ：Ｈ）と、ホールキャリアの注入を阻止するｎ⁺型の
注入阻止層またはエレクトロンキャリアの注入を阻止す
るｐ⁺型の注入阻止層と、上部電極として前記注入阻止
層上の一部に配置した第２の金属電極層または透明電極
層とで構成されており、前記スイッチング素子は、絶縁
基板側から、下部電極と、ｎ型かｎ⁺型またはｐ型かｐ
⁺型オーミックコンタクト層と、ａ−Ｓｉ：Ｈのチャネ
ル層と、ｎ型かｎ⁺型またはｐ型かｐ⁺型オーミックコ
ンタクト層と、その側面に位置して形成されたａ−Ｓｉ
Ｎｘの絶縁層と、該ａ−ＳｉＮｘの絶縁層で覆われたゲ
ート電極と、その上に形成された第３の金属層または透
明電極からなる上部電極とで構成されており、前記光電
変換素子と、前記スイッチング素子は、同一基板上に同
時に形成された各層を利用して、構成されたものである
ことを特徴とする請求項３あるいは４に記載の光電変換
装置。
【請求項７】前記光電変換部の光電変換素子は、絶縁
基板側から、下部電極としての第１の金属層と、ｎ型か
ｎ⁺型またはｐ型かｐ⁺ 型オーミックコンタクト層と、
水素化アモルファスシリコン光電変換層（ａ−Ｓｉ：
Ｈ）と、ｎ型かｎ⁺ 型またはｐ型かｐ⁺ 型オーミックコ
ンタクト層と、上部電極として前記オーミックコンタク
ト層上の一部に配置した第２の金属電極層または透明電
極層とで構成されており、前記スイッチング素子は、絶
縁基板側から、下部電極と、ｎ型かｎ⁺ 型またはｐ型か
ｐ⁺ 型オーミックコンタクト層と、ａ−Ｓｉ：Ｈのチャ
ネル層と、ｎ型かｎ⁺ 型またはｐ型かｐ⁺ 型オーミック
コンタクト層と、それらの側面に位置して形成されたａ
−ＳｉＮｘの絶縁層と、該ａ−ＳｉＮｘの絶縁層に覆わ
れたゲート電極と、その上に形成された第３の金属層ま
たは透明電極からなる上部電極とで構成されており、前
記光電変換素子と前記スイッチング素子は、同一基板上
に同時に形成された各層を利用して、構成されたもので
あることを特徴とする請求項３あるいは４に記載の光電
変換装置。