CN104904019A - 用于氮化镓垂直晶体管的方法和系统 - Google Patents

用于氮化镓垂直晶体管的方法和系统 Download PDF

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Abstract

一种垂直JFET包括：包含JFET的漏极的GaN衬底和耦接到GaN衬底的多个图案化外延层。远端外延层包括源极沟道的第一部分，并且相邻的图案化外延层被具有预定距离的间隙隔开。垂直JFET还包括耦接到远端外延层并且设置在所述间隙的至少一部分中的多个再生长外延层。近端再生长外延层包括源极沟道的第二部分。垂直JFET还包括穿过远端外延层的部分并且与源极沟道电接触的源极接触部；与远端再生长外延层电接触的栅极接触部；以及与GaN衬底电接触的漏极接触部。

Description

用于氮化镓垂直晶体管的方法和系统
相关申请的交叉引用
以下两个常规美国专利申请(包括本申请)为同时提交的，并且将另一申请的全部公开内容通过引用并入本申请中用于所有目的：
·申请号13/735,897，2013年1月7日提交，题为“具有六边形单元结构的氮化镓垂直JFET(GALLIUM NITRIDE VERTICAL JFET WITHHEXAGONAL CELL STRUCTURE)”；以及
·申请号13/735,912，2013年1月7日提交，题为“用于氮化镓垂直晶体管的方法和系统(METHOD AND SYSTEM FOR A GALLIUMNITRIDE VERTICAL TRANSISTOR)”。
背景技术
功率电子器件广泛用在各种应用中。功率电子器件通常用在电路中以调节电能的形式(例如，从交流到直流，从一个电压电平到另一电压电平或者以一些其他方式)。这样的器件可以在宽范围的功率水平(从可移动装置中的几毫瓦到高压输电系统中的几百兆瓦)内操作。尽管在功率电子器件中取得了进展，但是在本领域中还对改善的电子系统和操作该改善的电子系统的方法存在需求。
发明内容
本发明一般性涉及电子器件。更具体地，本发明涉及用于使用氮化镓(GaN)基外延层制造垂直的结型场效应晶体管(JFET)的方法和系统。仅通过示例的方式，本发明的实施方案利用具有在预定的晶体取向上取向的六边形单元结构的GaN外延结构。本发明的另一实施方案利用两部分源极沟道结构(two-part source channel structure)作为JFET器件的组成部分。该方法和技术可以应用于包括垂直JFET、电接触结构、二极管结构等的多种化合物半导体系统。
根据本发明的实施方案，提供了一种GaN基垂直JFET的阵列。该阵列包括：包含一个或更多个JFET中的漏极的GaN衬底，和耦接到GaN衬底的一个或更多个外延层。该阵列还包括耦接到一个或更多个外延层并且沿垂直于GaN衬底的方向延伸的多个六边形单元。多个六边形单元的侧壁基本上与GaN衬底的晶面对准。该阵列还包括：多个沟道区，每个沟道区具有与多个六边形单元的侧壁相邻的部分；一个或更多个JFET的多个栅极区，每个栅极区电耦接到多个沟道区中的一个或更多个；电耦接到多个沟道区中的一个或更多个沟道区的一个或更多个JFET的多个源极区。
根据本发明的另一实施方案，提供了一种垂直JFET。该垂直JFET包括：第III族氮化物衬底；耦接到第III族氮化物衬底的第III族氮化物外延层；和耦接到第一第III族氮化物外延层的第III族氮化物外延结构。第III族氮化物外延结构包括：一组六边形再生长基座，每个六边形再生长基座具有顶表面和侧壁，其包括横向沟道层和一组源极沟道区，每个源极沟道区包围该组六边形再生长基座中之一。每个源极沟道区包括与侧壁相邻的第一部分和设置在横向沟道层中的第二部分。第III族氮化物外延结构还包括一组栅极区，每个栅极区包围所述源极区中之一。所述垂直JFET还包括电耦接到第III族氮化物衬底的漏极区。
根据本发明的具体实施方案，提供了一种制造垂直JFET的方法。该方法包括提供包含第III族氮化物衬底和耦接到第III族氮化物衬底的多个外延层的第III族氮化物外延结构。该方法还包括移除多个外延层的一部分以形成向多个外延层中延伸预定距离的一组凹部。该组凹部设置在多个外延层的剩余部分之间。该方法还包括再生长与多个外延层中之一的至少一部分和多个外延层中的剩余部分耦接的多个再生长外延层。多个再生长外延层中之一电耦接到多个外延层中之一。此外，该方法包括：移除多个再生长外延层中的一部分以露出多个外延层中之一的一部分；形成电耦接到多个外延层中之一的源极接触部；形成电耦接到多个外延层中的另一个的栅极接触部；以及形成电耦接到第III族氮化物衬底的漏极接触部。
根据本发明的另一具体实施方案，提供了一种垂直JFET。该垂直JFET包括：包含JFET的漏极的GaN衬底，和耦接到GaN衬底的多个图案化外延层。相对于GaN衬底的远端外延层包括源极沟道的第一部分，并且相邻的图案化外延层被具有预定距离的间隙隔开。垂直JFET还包括耦接到远端外延层并且设置在间隙的至少一部分中的多个再生长外延层。相对于GaN衬底的近端再生长外延层包括源极沟道的第二部分。垂直JFET还包括：穿过相对于GaN衬底的远端再生长外延层的部分并且与源极沟道电接触的源极接触部，与相对于GaN衬底的远端再生长外延层电接触的栅极接触部，以及与GaN衬底电接触的漏极接触部。
通过本发明的方法实现了优于常规技术的许多益处。例如，与常规技术相比，本发明的实施方案提供具有提高的外延层质量的器件。此外，本发明的实施方案向器件设计者提供了单独控制源极沟道的元件，使得能够优化器件，而该优化对于传统设计是不可能的。结合下文以及附图对本发明的这些实施方案和其他实施方案以及本发明的许多优点和特征进行详细描述。
附图说明
图1为六方晶体的晶体结构的简化示意图；
图2A为根据本发明的一个实施方案的适于外延再生长的六边形凸起的简化平面图；
图2B为具有露出的a面的六边形凸起的简化平面图；
图3为根据本发明的一个实施方案的用于垂直JFET的六边形单元结构的平面图；
图4为示出根据本发明的一个实施方案的垂直JFET的简化截面图；
图5A至图5L为示出制造根据本发明的一个实施方案的垂直JFET的简化工艺流程；
图6A为根据本发明的一个实施方案的垂直JFET的简化截面图；
图6B为根据本发明的一个替代方案的垂直JFET的简化截面图；
图7为示出制造根据本发明的一个实施方案的JFET的方法的简化流程图；
图8A为用于根据本发明的一个实施方案的垂直JFET的六边形单元结构的平面图；以及
图8B为图8A中所示的垂直JFET的简化截面图。
具体实施方式
本发明的实施方案涉及电子器件。更具体地，本发明涉及用于使用氮化镓(GaN)基外延层制造垂直的结型场效应晶体管(JFET)的方法和系统。仅通过示例的方式，本发明的实施方案利用具有在预定的晶体取向上取向的六边形单元结构的GaN外延结构。本发明的另一实施方案利用两部分源极沟道结构作为JFET器件的组成部分。该方法和技术可以应用于包括垂直JFET、电接触结构、二极管结构等的多种化合物半导体系统。
GaN基电子器件和光电子器件正经历快速发展。与GaN以及相关的合金和异质结构相关联的期望特性包括对于可见光发射和紫外光发射的高带隙能量、有利的传输特性(例如，高电子迁移率和高饱和速率)、高击穿电场以及高热导率。根据本发明的实施方案，利用在拟块体(pseudo-bulk)GaN衬底上的氮化镓(GaN)外延生长来制造不能使用常规技术制造的GaN基半导体器件。例如生长GaN的常规方法包括使用异质衬底例如碳化硅(SiC)。这可由于GaN层与异质衬底之间的热膨胀系数和晶格常数的不同而限制生长在异质衬底上的可用GaN层的厚度。GaN与异质衬底之间的界面处的高缺陷密度进一步使制造包括功率电子器件(例如JFET和其他场效应晶体管)的垂直器件的尝试复杂化。
另一方面，在本文中所描述的实施方案中利用在块体GaN衬底上的同质外延GaN层来提供比常规技术和器件优异的特性。例如，对于给定的本底掺杂水平N，电子迁移率μ更高。这提供了低电阻率ρ，原因是电阻率与电子迁移率成反比，如公式(1)所示：
ρ - 1 q μ N - - - ( 1 )
其中q为元电荷。
在块体GaN衬底上的同质外延GaN层所提供的另一优异特性为对于雪崩击穿的高临界电场。高临界电场使得与具有较低临界电场的材料相比能够在更小的长度L上支持更大的电压。电流流经更小的长度与低电阻率一起导致比其他材料更低的电阻R，原因是电阻可以通过以下公式确定：
R = ρ L A - - - ( 2 )
其中A为沟道或电流路径的截面积。
通常，在器件的关断状态中需要支持高电压的器件的物理尺寸与使电流在导通状态下经过具有低电阻的相同器件的能力之间存在折衷。在许多情况下GaN在使该折衷最小化和使性能最大化方面比其他材料优选。另外，与在不匹配的衬底上生长的层相比，在块体GaN衬底上生长的GaN层具有低缺陷密度。低缺陷密度会产生优异的热导率、较少的陷阱相关的效应(例如动态导通电阻)以及更好的可靠性。
所预期的垂直器件结构之一为垂直JFET。取决于掺杂水平、物理尺寸、导电类型(例如，n型或p型材料)以及其他因素，垂直JFET可以设计为具有常断功能性或常通功能性。常断型垂直JFET由于其在电压未施加到栅极的情况下防止电流流动的能力而特别有用，该常断型垂直JFET可以用作在电力应用中使用的垂直JFET的安全装置等。
常断型垂直JFET可以以各种方式制造。例如，可以通过p+栅极在任一侧上对从源极到漏极的n型电流路径进行栅控。通过足够低的背景掺杂以及由于p+栅极中的高空穴浓度引起的高正电荷，沟道可以在零偏压下载流子耗尽或夹断。在将正电压施加到栅极时，沟道可以重新打开以使器件导通。因而，在本发明的实施方案中，因为电流穿过栅控区在源极与漏极之间沿大致垂直方向流动而将器件称为垂直结型场效应晶体管。如本文中更全面地描述，本发明的实施方案还可以提供设计成电流沿垂直路径和水平路径穿过栅控区流动的JFET。
除支持新范围内高电压的能力、低电阻JFET应用之外，本文中所描述的GaN垂直JFET可以在其他方面不同于常规垂直JFET。改变制造模式，可以利用具有不同性质的其他半导体(例如SiC)来制造垂直JFET。此外，GaN外延层的使用可以允许在垂直JFET的各个层内作为厚度的函数的非均一掺杂剂浓度，这可以优化器件的性能。
图1为示出六方晶体的晶体结构的简化示意图。对本领域的一个技术人员明显的是，GaN基纤锌矿晶体结构为六方的。如图1所示，六方晶体100(包括GaN晶体)具有沿附图中的垂直方向或m面取向的六面(101至106)。m面在相邻的平面之间成60°内角。在图1中还示出a面120，a面120垂直于a1轴。出于清楚的目的，未示出与a2轴和a3轴垂直的另外的a面。c面包括由三个轴a1轴、a2轴和a3轴所限定的平面。
根据本发明的实施方案，使用GaN基外延结构进行GaN基外延层和结构的外延生长，在所述GaN基外延结构上已经通过蚀刻限定了六边形台面结构，促进在GaN基外延结构的预定晶面上外延生长。尽管一些实施方案中就GaN衬底上的外延生长进行了讨论，但是本发明的实施方案不限于GaN衬底。其他第III-V族材料，尤其是第III族氮化物材料，包括在本发明的范围内，并且不仅可以替换示出的GaN衬底，还可以替换本文中所描述的其他GaN基层和GaN基结构。作为实施例，二元第III-V族(例如，第III族氮化物)材料、三元第III-V族(例如，第III族氮化物)材料(例如InGaN和AlGaN)以及四元第III-V族(例如，第III族氮化物)材料(例如AlInGaN)也包括在本发明的范围内。此外，实施方案可以使用与所示的那些材料具有相反导电类型的材料来为器件提供不同的功能性。例如，本文中所提供的实施方案专注于形成具有n型漏极区和沟道区的JFET。然而，可以以对本领域的一个技术人员明显的类似方式通过使用具有相反导电性的材料(例如，用p型材料替代n型材料，并且反之亦然)形成p型JFET。
如本文所述，本发明人已经确定，在露出的m面上的GaN基外延层的外延生长提供了具有比在露出的a面或其他高指数晶面上的GaN基外延层的外延生长更高质量特性的外延层。因此，本发明的实施方案图案化GaN基外延结构以提供被取向成提供适于外延再生长的露出的m面的多个六边形结构。
图2A为根据本发明的实施方案的适于外延再生长的六边形凸起的简化平面图。参照图2A，示出具有a面平面210的GaN衬底200。六边形凸起215的阵列沿基本垂直于GaN衬底200的方向延伸。六边形凸起从顶部看具有六边形形状，并且具有延伸成距衬底表面预定距离的侧壁。外延的镓面为附图中的平面所在的面(即，在该平面图中六边形凸起的顶表面)。如以下更全面地描述的，六边形凸起可以包括不同的导电类型的多个外延层，提供在制造垂直JFET的栅极部分以及源极区中所使用的材料。
六边形凸起215可以使用包括电感耦合等离子体(ICP)蚀刻和/或其他的GaN刻蚀工艺的多种制造技术来形成。六边形凸起215的取向在形成过程中被限定为使得沿基本垂直于衬底表面的方向延伸的六边形凸起的面(即，侧壁)基本上与GaN晶体的m面对准。因此，在该图中，支持再生长的面是镓面(即顶表面)和与m面对准的6个面(被称为侧壁或再生长面)。
出于比较的目的，图2B为具有露出的a面的六边形凸起的简化平面图。在图2B中示出的六边形凸起相对于衬底(未示出)取向成使得再生长面与a面对准。本发明人已经确定，与如图2A中所示的在其中再生长面与m面对准的六边形凸起相比，在与图2B中所示的六边形凸起相关联的a面(或其他高指数晶面)上的再生长得到差的结果。
为了形成图2A中所示的结构，六边形结构的形成工艺(例如，蚀刻工艺)可以利用与a面平面(或其他合适的参考)对准的六边形的掩模使得六边形的侧边230和232垂直于a面平面对准。换句话说，六边形由沿着垂直于a面平面的方向对准的顶点A和顶点B取向。因此，由形成工艺导致的六边形凸起的m面为再生长面，并且c面将为六边形凸起的顶面。与一些常规方法相反，提供再生长表面的六边形凸起的侧面相对于GaN衬底的晶面(尤其是m面)对准。
图3为根据本发明的一个实施方案的用于垂直JFET的六边形单元结构的平面图。如图3所示，晶体管被布置成六边形图案以提供由于平铺布局的高电流密度的操作。在沟槽310的蚀刻和限定中使用六边形图案以产生用于再生工艺的再生长基座。在一个实施方案中，使用合适的缓冲层从多层外延结构中的一层(例如，p型栅极层)制造再生长基座，所述多层外延结构还包括形成在第III族氮化物(例如，GaN)衬底上的漂移层(例如，n型GaN)。每个六边形再生长基座包括六个侧壁和一个顶表面。
如以下更全面地描述的，本发明的实施方案利用两部分沟道来形成垂直晶体管的沟道区的元件，包括具有再生长于再生长基座的侧壁上的材料的层的第一部分。因此，在实施方案中，每个沟道区包括与再生长基座的侧壁相邻的第一部分。两部分沟道的第二部分包括形成在再生长基座的顶表面上的第二部分。第一部分和第二部分可以被分别称为垂直沟道和横向沟道，因为电流是在与侧壁相邻的垂直方向上以及在通过再生长基座的顶表面的横向方向或水平方向上流过两部分沟道的。
设置在横向沟道区中的是栅极区。在实施方案中，所述栅极区包括设置在穿过再生长基座的平面中(即，平行于衬底的平面的水平平面或横向平面)的再生长材料。这种再生长材料生长在具有与再生基座的一层或更多层的导电类型相同的导电类型的沟槽310中。本领域的一个普通技术人员将认识到许多变化方案、修改方案和替代方案。
为了向垂直晶体管的源极提供电接触，源极区320被分别限定(如六边形结构所示)为具有形成在如较小的六边形结构的源极区内的源极接触区322与源极插头区324。如果需要，源极插头结构用于源极与底栅极层的电连接。除了六边形结构，这些元件中的一个或更多个元件可以使用其它形状，包括矩形、圆形或椭圆形来实现。
尽管在图3中未示出，但是在该器件的另一部分处设置有栅极接触部，以向垂直JFET的栅极区提供电连接。本领域的一个普通技术人员将认识到许多变化方案、修改方案和替代方案。
图4为示出根据本发明的一个实施方案的垂直JFET的简化截面图。如图4所示，垂直JFET包括多个晶体管，所述多个晶体管布置成在位于导通状态下提供流过垂直构造的晶体管结构的电流。如参照图3所描述的，在一些实施方案中多个晶体管排列成六边形阵列以提供包括高堆积密度和由此产生的高电流密度的益处。此外，如在整个说明书更全面地描述的，由本发明的实施方案提供的垂直JFET利用两部分沟道区，其包括被取向为平行于衬底的组成部分以及被取向为基本垂直于衬底的组成部分。
以下参照图5A至图5L对垂直JFET晶体管的制造工艺进行描述。概括地说，在第III族氮化物衬底405上形成一个或更多个外延层(例如，所示的漂移层407，其可以为n型第III族氮化物(例如，GaN)层或组合层，以及示为p型第III族氮化物层的将被图案化以制造再生基座的外延层408)并且所述一个或更多个外延层被图案化以形成再生长基座410。在再生长基座的侧壁和顶面上再生长源极沟道材料以提供具有从漏极区420到源极区430的基本垂直取向的电流路径。随后，在再生长基座之间的沟槽中再生长栅极材料，使得具有第一导电类型(例如，n型)的源极沟道区设置在第二导电型(p型)的材料之间。在所示的实施方案中，源极沟道包括取向基本垂直的第一部分432(也被称为部或区)和取向基本上水平的第二部分434。因为第一部分432和第二部分434可以分别优化，所以本发明的实施方案提供使用常规的设计不能得到的设计灵活性。
然后在再生长基座之间的沟槽的其他区域中再生长栅极材料440，并且形成栅极接触部442以为栅极连接提供电连接。形成源极接触区450和源极接触部452，以典型地通过如本文所述的沉积和图案化的绝缘材料(例如，层间电介质)。
在于2011年8月24日提交的美国专利申请第13/198,655号中对利用垂直电流路径的垂直JFET的操作进行附加的详细描述，其全部公开内容出于所有目的通过引用并入本申请中。与其中所描述的垂直JFET进行比较，本发明的实施方案利用垂直源极沟道区以及横向源极沟道区两者，其默认的操作模式可以为常断。在常断操作模式下，在没有外部偏压施加到栅极接触部的情况下，耗尽区在垂直源极沟道区或横向源极沟道区或两者的一个或多个部分处交叠，从而防止电流从漏极流过源极沟道区到达源极。在栅极接触部与源极接触部之间施加电压导致耗尽区的分离，使得电流沿垂直方向从漏极420流动通过漂移区407、垂直源极沟道区432、横向源极沟道区434到达源极430。因此，在本实施方案中，施加电压至栅极接触部通过降低耗尽区的尺寸并由此提供通过两部分沟道的电流路径使垂直JFET导通。
在一些实施方式中，在对具有两部分沟道的器件进行操作期间，在反向偏置下，垂直源极沟道区432将首先夹断，从而为横向源极沟道区434提供保护。由于在一些实施方案中横向源极沟道为原生(as-grown)外延层，所以与常规源极沟道相比，沟道的这部分可以短、横截面窄并且高掺杂(在所述横向源极沟道区夹断的情况下，横截面窄和高掺杂这两者都倾向于使反向偏置电压降低)。在一些实施方式中，器件的几何形状导致耗尽区穿透不同深度进入横向源极沟道区434和垂直源极沟道区432，使得能够比沟道的导电性更高级别的控制。因此，在反向偏压下，与常规的设计相比，漏电流可以减少。
返回参考图3，在沟槽310内侧的六边形结构可以包括与再生长基座410相关联的六边形凸起。因此，在图4中所示的截面可以与图3中的截面A-A'相关联。
图5A至图5L为示出根据本发明的实施方案的垂直JFET的制造的简化工艺流程图。在图5A至图5L中所示的制造工艺利用其中在n型衬底上方生长n型漂移层的工艺流程。参照图5A，提供衬底505。在所示的实施方案中，将与垂直JFET的漏极相关联的衬底505为n型第III族氮化物(例如，GaN)衬底，但本发明不限于此具体材料。GaN衬底505可以具有掺杂剂浓度为1×1017cm-3至1×1019cm-3的n+导电类型。在其他实施方案中，使用具有p型掺杂的衬底。此外，尽管图5A中示出了GaN衬底，但是本发明的实施方案并不限于GaN衬底。其他第III-V材料(尤其是第III族氮化物材料)包括在本发明的范围内，并且不仅可以替代示出的GaN衬底，还可以替代本文中所描述的其他GaN基层和GaN基结构。作为实施例，二元第III-V族(例如，第III族氮化物)材料、三元第III-V族(例如，第III族氮化物)材料(例如InGaN和AlGaN)、四元第III族氮化物材料(例如AlInGaN)以及这些材料的掺杂形式等均包括在本发明的范围之内。此外，实施方案可以使用具有相反导电类型的材料以提供具有不同功能性的器件。
尽管一些实施方案中就GaN衬底和GaN外延层进行了讨论，但是本发明不限于这些具体的二元第III-V族材料，而是适用于更广泛类别的第III-V族材料(尤其是第III族氮化物材料)。因此，尽管一些实施例涉及掺杂有硅的n型GaN外延层的生长，但是在其他实施方案中，本文所描述的技术可适用于高度或轻度掺杂的材料、p型材料、掺杂有除硅之外的或者不同于硅的掺杂剂例如Mg、Ca、Be、Ge、Se、S、O、Te等的材料的生长。本文所讨论的衬底可以包括单一材料系统或包含多个层的复合结构的多材料系统。本领域的一个普通技术人员将认识到许多变化方案、修改方案和替代方案。
生长耦接到衬底505的第一外延层510，这将为垂直JFET提供n型GaN材料的漂移区。用作漂移层的第一外延层510将具有例如由晶体管设计所决定的厚度和掺杂浓度的性质，并且第一外延层510的性质也可以根据期望的功能性而变化。作为用于垂直JFET的漂移区，第一外延层510可以为相对低掺杂的材料。例如，第一外延层510可以具有掺杂剂浓度为1×1014cm-3至1×1018cm-3的n-导电类型。此外，掺杂剂浓度可以为均一的，或者可以例如作为外延层的厚度的函数而变化。
第一外延层510的厚度也可以根据期望的功能性而显著变化。如上所述，同质外延生长可以使第一外延层510能够生长为远厚于使用常规方法形成的层。通常，在一些实施方案中，厚度可以在0.5μm至100μm之间变化(例如，厚度大于5μm)。得到的垂直JFET的击穿电压可以根据实施方案而变化。一些实施方案提供了至少100V、300V、600V、1.2kV、1.7kV、3.3kV、5.5kV、13kV或20kV的击穿电压。
可以使用不同的掺杂剂来制造本文中所公开的n型和p型GaN外延层和GaN外延结构。例如，n型掺杂剂可以包含硅、氧等。p型掺杂剂可以包含镁、铍、锌等。在于2011年8月24日提交的美国专利申请第13/198,661号中提供了涉及厚度、掺杂剂浓度和漂移区的击穿电压的更多的描述，其全部公开内容通过引用并入本申请中。
形成第二外延层512以提供可以制造参照图2A和图3所讨论的再生长基座(即，六边形凸起)的材料。第二外延层512的性质将根据具体的应用而变化，但可以包括在一些实施方案中将为源极沟道材料以及栅极材料提供再生长表面的一部分的p型第III族氮化物(例如，GaN)材料。在一个实施方案中，第二外延层的厚度为约0.1μm至约0.5μm，例如，0.2μm。与常规设计相比，第二外延层的厚度减小使得能够制造更加平坦的结构，提高器件的良品率和性能。此外，如本文所讨论的，使用两部分源极沟道结构使得源极沟道的元件的隔离最优化，所述两部分源极沟道结构包括使用原生外延材料制造的一部分(即，以下讨论的第三外延层514)和使用再生长外延材料制造的另一部分(即，以下讨论的第一再生长层522)。
形成第三外延层514以提供将被用作垂直JFET的横向源极沟道区的材料。根据具体器件的设计，第三外延层514可以使用掺杂剂浓度在1×1015cm-3与1×1018cm-3之间的n型材料。如以下更全面地描述，第三外延层514的厚度将限定横向源极沟道区的一个维度，并且掺杂将是限定JFET的导通电阻的因素。可以从JFET的其他部分(即，垂直源极沟道区)独立地控制这些参数，提供与传统设计相比不能得到的设计灵活性。在一个实施方案中，掺杂浓度在约2×1016cm-3至约2×1018cm-3的范围内，并且厚度在约25nm至约0.5μm的范围内。在具体的实施方案中，厚度为0.1μm，掺杂浓度为5×1017cm-3。
在一些实施方案中，第三外延层514包括GaN材料、AlGaN材料及其组合等。恰当设计的AlGaN和GaN异质界面由于大的感应极化场而形成二维电子气(2DEG)。在这种情况下，在横向沟道中在不使用重掺杂的情况下可以实现高横向电导率。尽管示出了AlGaN层，并且其特征在于比GaN大的带隙，这不是本发明所需要的，并且其他实施方案可以利用其他第III族氮化物材料，例如InAlN、AlN或这些材料的组合作为第三或附加的外延层。本领域的一个普通技术人员将认识到许多变化方案、修改方案和替代方案。
参照图5B，例如，使用蚀刻工艺形成掩模(未示出)，并且移除第二外延层512的部分和第三外延层514的部分。移除工艺之后，在相邻的再生基座522之间形成沟槽520。在平面图中，在一些实施方案中沟槽520为六边形形状，对应于图3中所示的六边形沟槽310。在一些实施方案中，蚀刻工艺包括接近第一外延层510时选择性终止蚀刻工艺的一个或更多个部分。在其他实施方案中，在蚀刻工艺期间可以移除第一外延层510的一部分。本领域的一个普通技术人员将认识到许多变化方案、修改方案和替代方案。掩模和移除工艺之后，在再生长基座522的侧壁523上提供再生长表面，包括第二外延层512的露出部分和第三外延层514的露出部分以及第三外延层514的顶表面。
图5C示出了多个外延层在预先形成的沟槽520(图5B中所示的)中以及在再生基座上两者的再生长。第一再生长层526提供了适合用于制造垂直JFET的垂直源极沟道区(参见图4中的432)的材料，并且第二再生长层528提供适合用于制造垂直JFET的栅极区的部分(参见图4中的440)的材料。如以下将更全面地描述的，通过在与现存在于再生基座中的第二外延层512相关联的栅极材料之间施加偏压，垂直源极沟道区和横向沟道区处于导通状态或关断状态，并且栅极材料存在于第二再生长层528中。
第一再生长层526和第二再生长层528的参数将取决于具体的实施方式。作为实施例，第一再生长层526的厚度可以在约25nm至约0.5μm的范围内，例如50nm至200nm之间。根据具体的实施方式第一再生长层526的掺杂浓度可以在约5×1015cm-3至约2×1018cm-3的范围内。
第二再生长层528的厚度可以在约50nm至约1.0μm的范围内，尽管第二再生长层528示出为未完全填充沟槽，但是在一些实施方案中，第二再生长层528可以填充沟槽并且形成平面结构，尽管这不是本发明所需要的。根据具体的实施方式第二再生长层528的掺杂浓度可以在约5×1017cm-3至约5×1019cm-3的范围内。
图5D示出了例如通过蚀刻形成掩模(未示出)并且移除第二再生长层528和第一再生长层526的部分以形成源极区530的源极限定工艺。参照图3，在一些实施方案中源极区320形成为六边形图案。源极限定工艺露出第三外延层514，以在源极结构与横向源极沟道区532和垂直源极沟道区534之间提供电连接。在一些实施方式中，源极限定工艺利用选择性蚀刻，其优选终止于第三外延层514(例如，AlGaN层)。
图5E示出例如通过沉积和图案化形成与第三外延层514电接触的源极接触部536。参照图3，在一些实施方案中源极接触区322形成为源极区320内的六边形图案。典型地，在形成之后对源极接触部536进行退火。尽管可以使用沉积和图案化，但是根据本发明的实施方案可以利用其他的成型工艺，包括剥离工艺。
在图5F中，示出在形成源极通孔538的工艺的部分期间移除第三外延层514的部分，这提供了随后由垂直JFET的源极金属填充的区域。如图5F所示，当第三外延层514的源极接触部536之间用作掩模的区域被移除时，预先形成的源极接触部536使得移除工艺(例如蚀刻)能够自对准。在一些实施方案中，在图3的平面图中，移除的材料可以为设置在源极接触区322的六边形图案内六边形324的形状。尽管在该图中移除工艺延伸至顶表面或延伸入第二外延层512中，但这不是本发明所需要的，并且移除工艺可以终止在第三外延层514内。在一些实施方案，如以下更全面地描述的，为了提供在源极接触与第二外延层之间的电连接，移除工艺露出第二外延层512的一部分，导致第二外延层具有与源极区相等的电势。在这种方式中，垂直JFET的源极和漏极可以形成由作为漂移层的第一外延层510分开的p-n结体二极管。
参照图5G，源极接触部545形成为与第三外延层(即，横向源极沟道区532)电连接，并且由此，电连接至垂直源极沟道区534和底层的漂移层。同时，或在不同的工艺期间，栅极接触部546形成为与栅极区电连接。在图5G中，示出连接至相邻的再生长基座之间的栅极的部分。如图5L所示，附加栅极接触至在再生长基座中栅极的部分被形成在器件结构不同的截面。参照图5L，为了提供用于形成一个栅极区的埋置的p型层的电接触，移除第三外延层514的部分以露出第二外延层512。在示出的实施方案中，利用电流阻挡垫590，尽管这不是本发明所需要的。接触金属592沉积或以其他方式形成为电接触至第二外延层512中的埋置的p型栅极材料。在示出的实施方案中，利用层间电介质(ILD)594和衬垫金属596以提供到达其他栅极区的连接和与源极区的电隔离。根据具体的实施方案，可以利用在源极金属化步骤期间形成的金属化以补充所示的栅极金属。本领域的一个普通技术人员将认识到许多变化方案、修改方案和替代方案。
应当指出的是，源极接触部545被短接到第二外延层512(例如，埋置的栅极材料)，使第二外延层位于与源极接触部相同的电势。这种几何形状防止设备操作期间第二外延层512电势漂移。在垂直JFET的连接背栅的源极与漏极之间形成由作为漂移层的第一外延层隔离的p-n结体二极管。因此，来自源极的电流流过源极沟道的横向部分和源极沟道的垂直部分。
本文描述的结构与各种边缘终端技术相容。在于2011年12月22日提交的美国专利申请第13/334,742号题为“Method and System forJunction Termination in GaN Materials Using Conductivity Modulation”中对涉及边缘终端技术相关的附加描述进行了描述，其全部公开内容出于所有目的通过引用并入本申请中。
仅仅通过示例的方式，以下对适于边缘终端的示例性结构进行描述。本具体结构不是本发明所需要的，并且其他适合的边缘终端结构包括在本发明的范围内。为了在一个示例性实施方案中提供边缘终端，如图5H所示进行结终端工艺。使用合适的处理技术限定边缘终端结构550。边缘终端结构550的结构可以根据具体的应用而变化。
尽管一些实施方案可以使用离子注入工艺以形成边缘终端结构550，但这不是本发明所需要的。用于形成边缘终端结构的其他技术，包括通过蚀刻和外延再生长，以及其他适合的技术，都包括在本发明的范围内。
图5I示出了层间电介质(ILD)555的沉积和延伸通过ILD 555的多个通孔556的形成以露出源极接触545的部分。层间电介质555示出为沉积在栅极区和边缘终端结构上方。如以下所描述的，穿过ILD555的通孔556能够形成源极金属化，以提供源极区与外部驱动器之间的电连接。各种适合的材料包括旋涂玻璃、二氧化硅材料、氮化硅材料等都可以用来制造ILD。
图5J示出了在ILD 555上方和在通孔556中形成源极金属化560。再次参照图5L，栅极金属化也将形成在与器件结构不同的截面处，提供电连接至栅极接触部546并电连接至图5L中所示的与再生长基座的栅极材料(埋置p型层)电连接的栅极接触部592。图5K示出了在第III族氮化物衬底的表面上形成漏极金属化565。可以使用引线接合、焊接、烧结或其他技术经由电极来使得连接到外部系统。
图6A为根据本发明的实施方案的垂直JFET的简化截面图。在图6A中所示的结构与图4中所示的结构共有相似之处。参照图4所提供的描述在合适的时候可用于图6A。垂直JFET包括与并行操作的JFET的阵列的漏极相关联的第III族氮化物衬底610(例如，n型GaN衬底)。垂直JFET还包括耦接到第III族氮化物衬底的一个或多个外延层。如图6A所示，这些可以被称为原生外延层的外延层包括n-漂移层612(例如，n型GaN)、p型栅极层614和n型横向源极沟道层616。在一些实施方案中，横向源极沟道层616包括AlGaN材料、GaN材料及其组合等。因此，根据具体的应用可以适当地利用缓冲层和界面层。
沟槽620形成在p型栅极层614和横向源极沟道层616中，并且进行再生长以形成垂直源极沟道再生长层622和再生长栅极层624。两部分沟道因此包括与沟槽620相邻的第一部分621(例如，使用再生长GaN基材料)和使用横向源极沟道层616的一部分形成的第二部分623。两部分沟道的第二部分示出为形成在再生长基座的顶层中，这可以如本文所述排列为多个六边形单元。
在一些实施方案中，沟槽620限定为六边形图案，形成包括p型栅极层和横向源极沟道层的部分的多个六边形再生基座。如上所讨论的，本发明人已经确定，当多个六边形单元(即，耦接到一个或更多个外延层和/或形成为从一个或更多个外延层，并且沿垂直于第III族氮化物衬底的方向延伸的再生长底座)具有基本上于第III族氮化物衬底的晶面对准的侧壁，然后与相对于晶面不对准的单元相比，再生长材料的质量可以得到提高。作为实施例，可以将再生长基座对准使得第III族氮化物衬底的m面为再生长表面(即侧壁)。除了与m面对准以外，近似对准，例如：在侧壁与m面之间的角度小于15°、小于10°、小于5°、小于4o、小于3°、小于2o、小于1°等都包括在本发明的范围内。
栅极接触部，包括栅极接触部630，形成为分别与再生长栅极层624和p型栅极层614电接触(这些栅极接触部未在图6A中所示的截面中示出)。
为了向横向源极沟道层616提供电连接，移除再生长外延层的部分以提供源极接触632和源极金属化634和636。如先前所讨论的，可以利用ILD 640以提供JFET的各种元件之间的电隔离。
图6B为根据本发明的替代方案的垂直JFET的简化截面。在图6B中所示的结构与图6A所示的结构存在相似性，并且参照图6A提供的描述在合适的时候可用于图6B。如图6B所示，n型重掺杂结构650形成为与每个源极区相关联。n型重掺杂结构650电耦接到横向沟道源极层616，以有助于减少在源极接触与横向沟道之间的串联电阻。可以使用再生长工艺、离子注入工艺等来制造n型重掺杂结构。
图7为示出制造根据本发明的实施方案的JFET的方法的简化流程图。方法700包括：提供包括第III族氮化物衬底和耦接到第III族氮化物衬底的多个外延层的第III族氮化物外延结构(710)。该方法还包括移除多个外延层的一部分以形成延伸到多个外延层中预定距离的一组凹部(712)。一组凹部被设置在多个外延层的剩余部分之间。该组凹部可以被图案化为六边形结构以提供一组六边形再生基座。
该方法还包括再生长与多个外延层中之一的至少一部分和多个外延层的剩余部分耦接的多个再生长外延层(714)。多个再生长外延层中之一(例如，第一再生长外延层)电耦接到多个外延层中之一(例如，多个外延层中的最后一个)。作为实施例，再生长多个再生长外延层可以包括再生长第一导电类型的第一外延层(电连接到漂移层的n型层)和再生长具有与第一导电类型不同的第二导电类型的第二外延层(适合用于形成栅极区的p型层)。在一些实施方案中，多个再生长外延层中的至少之一为共形层。
在实施方案中，再生长外延层中之一(例如，第一再生长层)形成源极沟道的第一部分，并且多个外延层中之一(例如，最后生长层)形成源极沟道的第二部分，多个外延层中的另一个(例如，最后生长层下面的层)包括垂直JFET的栅极区。在一些实施方式中，多个再生长外延层的特征在于其厚度等于预定距离。
该方法还包括移除多个再生长外延层的一部分以露出多个外延层中之一的一部分(716)。参照图6A，源极限定工艺移除再生长外延层622和624的部分以露出第二再生长外延层616。
此外，该方法包括：形成电耦接到多个外延层中之一的源极接触部(718)；形成电耦接到多个外延层中的另一个的栅极接触部(720)；以及形成电耦接到第III族氮化物衬底的漏极接触部(722)。
图8A为用于根据本发明的实施方案的垂直JFET的六边形单元结构的平面图。图8B为图8A中所示的垂直JFET的简化截面。图8A和图8B这些附图一起示出了在垂直JFET的六边形单元结构的元件之间的空间关系。如以上所讨论的，在一些实施方案中，垂直JFET排列成六边形图案以提供包括高堆积密度的益处。参照图8A和8B，栅极区810a示出为包围一组较小的六边形或其它合适的形状的六边形单元结构。在截面中，栅极区810b出现在晶体管的两侧，在某些配置中位于源极接触部820b中心。
源极限定区与具有由830'所限定的宽度的六边形单元830a相关联。在六边形单元830a的外边缘与栅极区810a的内边缘之间，横向源极沟道的部分存在于如图8A中所示的六边形单元820a中。在一些实施方案中，横向源极沟道的长度从约0.2μm至约5μm变化，例如，2μm。六边形单元840a由840'所限定的宽度限定了源极金属区。在一些实施方式中，在源极金属区的外边缘与源极限定区的内边缘之间存在间隙，但是这不是本发明的实施方案所需要的。
源极接触部与六边形850a相关联，其宽度等于850'的宽度。最内部特点是p型插头通孔，与区域860a相关联，其宽度为860'的宽度。在一些实施方案中，p型插头通孔为六边形，但是也可以为其他形状，包括圆形、矩形等。使用p型通孔掩模图案化源极金属结构使得自对准形成如本文所述的通孔。应当理解，根据图5F和图5G所示的通孔的形成来形成源极接触部。
还应当理解，本文所述的实施例和实施方案仅用于示例性目的，并且鉴于其的各种修改或改变将被建议给本领域的技术人员，并且包括在本申请的精神和范围内以及所附的权利要求的范围内。

Claims (16)

1.一种制造垂直JFET的方法，所述方法包括：
提供第III族氮化物外延结构，其包括：
第III族氮化物衬底；以及
耦接到所述第III族氮化物衬底的多个外延层；
移除所述多个外延层的一部分以形成向所述多个外延层中延伸预定距离的一组凹部，其中所述一组凹部设置在所述多个外延层的剩余部分之间；
再生长耦接至所述多个外延层的剩余部分和所述多个外延层中之一的至少一部分的多个再生长外延层，其中所述多个再生长外延层中之一电耦接到所述多个外延层中之一；
移除所述多个再生长外延层的一部分以露出所述多个外延层中之一的一部分；
形成电耦接到所述多个外延层中之一的源极接触部；
形成电耦接到所述多个外延层中的另一个的栅极接触部；以及
形成电耦接到所述第III族氮化物衬底的漏极接触部。
2.根据权利要求1所述的方法，其中再生长所述多个再生长外延层包括：
再生长第一导电类型的第一外延层；以及
再生长不同于所述第一导电类型的第二导电类型的第二外延层。
3.根据权利要求1所述的方法，其中所述多个再生长外延层中的至少之一为共形层。
4.根据权利要求1所述的方法，其中所述多个外延层中之一包括源极沟道的第一部分，并且所述再生长外延层中之一包括所述源极沟道的第二部分。
5.根据权利要求4所述的方法，其中所述多个外延层中的另一个包括所述垂直JFET的栅极区。
6.根据权利要求5所述的方法，其中所述源极沟道的第一部分电短接至第二沟道的第二部分，并且所述源极沟道的特征在于掺杂为与所述栅极区相反。
7.根据权利要求1所述的方法，其中所述多个再生长外延层的特征在于厚度等于所述预定距离。
8.根据权利要求1所述的方法，其中所述多个外延层中之一包括形成二维电子气(2DEG)的n型掺杂GaN材料或AlGaN/GaN材料中的至少一种。
9.根据权利要求8所述的方法，其中所述多个外延层中之一包括源极沟道的第一部分。
10.一种垂直JFET，包括：
包含所述JFET的漏极的GaN衬底；
耦接到所述GaN衬底的多个图案化外延层，其中相对于所述GaN衬底的远端外延层包括源极沟道的第一部分，并且相邻的图案化外延层被具有预定距离的间隙隔开；
耦接到所述远端外延层并且设置在所述间隙的至少一部分中的多个再生长外延层，其中相对于所述GaN衬底的近端再生长外延层包括所述源极沟道的第二部分；
穿过相对于所述GaN衬底的远端再生长外延层的部分并且与所述源极沟道电接触的源极接触部；
与相对于所述GaN衬底的远端再生长外延层电接触的栅极接触部；以及
与所述GaN衬底电接触的漏极接触部。
11.根据权利要求10所述的垂直JFET，还包括与相对于所述GaN衬底的近端外延层电接触的第二栅极接触部。
12.根据权利要求10所述的垂直JFET，其中所述多个图案化外延层以六边形方式排列。
13.根据权利要求12所述的垂直JFET，其中所述多个图案化外延层中的每一个包括与所述GaN衬底的晶面基本上对准的侧壁。
14.根据权利要求13所述的垂直JFET，其中所述晶面为所述GaN衬底的m面。
15.根据权利要求13所述的垂直JFET，其中所述近端再生长外延层再生长在所述侧壁上。
16.根据权利要求10所述的垂直JFET，其中所述源极沟道的所述第一部分相邻于所述源极接触部，并且所述源极沟道的所述第二部分相邻于所述近端外延层。
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