KR19990015595A - 트렌치 분리 영역을 구비하는 반도체 메모리장치의 제조방법및 이에 의해 제조된 반도체 메모리장치 - Google Patents

트렌치 분리 영역을 구비하는 반도체 메모리장치의 제조방법및 이에 의해 제조된 반도체 메모리장치 Download PDF

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Abstract

트렌치 분리 영역을 구비하는 반도체 메모리 장치의 제조 방법 및 이에 의해 제조된 반도체 메모리 장치가 제공된다. 본 발명에 따른 반도체 메모리 장치의 제조 방법에 따르면, 먼저 반도체 기판상에 능동 소자가 형성될 활성 영역을 분리하기 위한 제1 깊이의 트렌치를 형성한다. 이어서, 제1 깊이의 트렌치가 형성된 영역 이외의 영역에 서로 다른 도핑 영역을 분리하기 위한 제1 깊이보다 깊은 깊이인 제2 깊이의 트렌치를 형성한 다음 제1 깊이 및 제2 깊이의 트렌치내에만 절연막을 형성하여 제1 트렌치 분리 영역 및 제2 트렌치 분리 영역을 완성한다. 본 발명에 따르면 트렌치 분리 영역의 폭은 최소화하면서 트렌치의 깊이를 트렌치 분리 영역이 지니고 있는 분리 여유도에 따라 서로 다르게 형성함으로써 효과적인 전기적 분리를 달성할 수 있어서 고집적화에 유리하며 제조 공정이 단순화된다.

Description

트렌치 분리 영역을 구비하는 반도체 메모리 장치의 제조 방법 및 이에 의해 제조된 반도체 메모리 장치
본 발명은 반도체 메모리 장치의 제조 방법 및 이에 의해 제조된 반도체 메모리 장치에 관한 것으로, 특히 서로 다른 깊이의 트렌치 분리 영역을 구비하는 반도체 메모리 장치의 제조 방법 및 이에 의해 제조된 반도체 메모리 장치에 관한 것이다.
SRAM 소자는 DRAM과는 달리 리프레쉬 동작이 요구되지 않으므로 동작속도가 빠른 장점이 있다. 이러한 SRAM 소자는 부하소자로 무엇을 사용하느냐에 따라 고저항 부하형 셀, PMOS TFT(Thin Film Transistor)형 셀 및 완전 CMOS형 셀로 분류된다. 고저항 부하형 셀은 다결정 실리콘을 메모리 셀의 부하소자로 사용하는 것으로 집적도가 낮은 SRAM 제품 혹은 대기시 소비 전류가 문제가 되지 않는 고속 동작을 하는 SRAM에 사용된다. PMOS TFT형 셀은 PMOS TFT를 부하소자로 사용하는 것으로 PMOS TFT가 벌크형 PMOS에 비해 특성이 떨어지는 단점이 있지만 수동소자가 아닌 능동 소자로 작용하기 때문에 고저항 부하형 셀에 비해 낮은 오프(off)-전류와 높은 온(on)-전류 특성을 가진다. 따라서 낮은 소비 전력이 요구되는 고집적용 SRAM에 사용된다. 완전 CMOS형 셀은 벌크형 PMOS를 부하소자로 사용하기 때문에 셀의 안정도, 데이터 유지 특성, 저전압 특성 및 대기 전류 특성등이 우수하다. 그러나 이러한 장점에도 불구하고 완전 CMOS형 셀은 2개의 벌크형 PMOS를 형성하기 위한 N-웰과 4개의 벌크형 NMOS를 형성하기 위한 P-웰을 하나의 기판내에 형성하여야 하며 N-웰 내의 P 형 활성 영역과 P-웰 내의 N형 활성 영역을 전기적으로 분리시키기 위해서는 각 웰간의 분리 영역을 크게할 수밖에 없다. 그 결과 셀의 면적이 커질 수밖에 없기 때문에 고집적화에 한계를 지니게 된다.
이렇게 셀의 면적이 커지는 문제를 해결하기 위해서 웰간의 분리 영역의 크기를 감소시킬 수 있는 방법으로 N-웰과 P-웰의 분리 영역을 종래의 LOCOS 방법대신 트렌치 분리 방법에 의해 제조하여 트렌치 깊이만큼 분리 폭을 넓힐 수 있는 방법이 제안되었다. 도1 내지 도6에 트렌치 분리 방법에 의해 SRAM 셀의 웰 및 웰내의 활성 영역을 분리시키기 위한 분리 영역을 형성하는 방법이 도시되어 있다.
도1을 참고하면, 반도체 기판(10)상에 트렌치 분리 영역을 형성하기 위한 질화막 패턴(20)을 형성한다. 이어서 질화막 패턴(20)을 식각 마스크로 하여 반도체 기판(10)을 식각하여 후속 공정에서 형성될 N-웰과 P-웰을 분리시키기 위한 트렌치로서 깊이가 d이고 폭이 W1인 제1 트렌치(22)와 각 웰 내의 활성 영역을 정의하기 위한 트렌치로서 깊이가 d이고 폭이 W2인 제2 트렌치(24)를 형성한다. 제1 트렌치(22)의 깊이 d는 각 웰을 전기적으로 분리시키는데 필요한 깊이를 나타내며 트렌치 깊이가 깊으면 깊을수록 각 웰간의 전기적 분리가 충분히 효율적으로 이루어진다. 이 때, 제2 트렌치(24)는 제1 트렌치(22)와 동시에 형성되기 때문에 제1 트렌치(22)와 동일한 깊이로 형성된다. 반면 제1 트렌치(22)의 폭 W1은 제2 트렌치(24)의 폭 W2 보다 크게 형성되는데 그 이유는 N-웰 내의 P 형 활성 영역과 P-웰 내의 N형 활성 영역을 전기적으로 분리시키기 위해서이다.
다음에 도2에 도시되어 있는 바와 같이, 상기 제1 트렌치(22) 및 제2 트렌치(24)를 매립하는 절연막(30)을 증착한다. 이 때, 제1 트렌치(22)내에 절연막이 완전히 채워지기도 전에 제2 트렌치(24)내에 형성되는 절연막내에 동공이 발생한다. 그 이유는 제2 트렌치(24)의 어스펙트 비(d/W2)가 제1 트렌치(22)의 어스펙트 비(d/W1)보다 크기 때문에 제2 트렌치(24)의 측벽 및 바닥에 증착되는 절연막의 두께보다 제2 트렌치(24)의 상부에 증착되는 절연막의 두께가 두껍기때문이다.
따라서, 절연막내에 발생한 동공을 제거하기 위해서 그리고 새로운 동공의 발생을 방지하기 위해서, 제3도에 도시되어 있는 바와 같이, 절연막(30)을 스퍼터링 방법에 의해 식각하여 트렌치 상부의 절연막이 완만한 경사를 이루는 절연막(30A)이 되도록한다.
계속해서, 식각된 절연막(30A)위에 절연막을 재증착하면, 제2 트렌치(24)는 재증착된 절연막(30B)에 의해 완전히 매립되나 제1 트렌치(22) 내부에 절연막이 계속 채워지면서 어스펙트 비가 증가하여 제1 트렌치(22) 내부를 채우고 있는 절연막(30B)에 다시 동공이 발생한다.
그러므로, 도5와 같이 다시 한번 더 스퍼터링 방법에 의해 절연막(30B)을 식각하여 제1 트렌치(22) 내부의 절연막이 완만한 경사를 포함하는 절연막(30C)이 되도록 한다.
마지막으로, 완만한 경사를 포함하는 절연막(30C) 상부에 절연막을 재증착하여 제1 트렌치(22) 내부도 완전히 매립한다. 이어서 CMP 공정으로 절연막(30C)을 평탄화하고 질화막 패턴(20)을 제거하여 제1 및 제2 트렌치(22, 24) 내부에만 절연막이 남도록하여 트렌치 분리 영역을 완성한다.
상술한 종래의 방법에 따르면 반도체 기판 상에 깊이는 동일하나 서로 다른 폭을 지니는 트렌치가 형성된다. 즉 어스펙트 비가 서로 다른 트렌치가 형성되므로 트렌치 내부를 절연막으로 매립하는 공정시 절연막 증착과 스퍼터링에 의한 식각 공정을 여러 차례 반복하여 실시하여야 한다. 도1 내지 도6에서는 서로 다른 크기의 트렌치 분리 영역이 2개만 도시되어 있으나, 실제 소자 설계시에는 더욱 다양한 크기의 트렌치 분리 영역이 형성되기 때문에 각 트렌치 영역의 어스펙트 비도 다양하게 되어 도1 내지 도6을 참고로하여 설명한 공정보다 공정이 더욱 복잡해진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 상술한 종래 기술이 지니고 있는 문제점을 해결하기 위한 것으로 서로 다른 깊이의 트렌치 분리 영역을 구비하는 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 제조 방법에 의해 제조된 반도체 메모리 장치를 제공하는 것이다.
도1 내지 도6은 종래의 반도체 메모리 장치의 트렌치 분리 영역의 제조 방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도7은 본 발명에 따른 SRAM 장치의 레이아웃도이다.
도8은 도7의 8-8' 선을 따라 자른 단면도이다.
도9 내지 도13은 본 발명의 제1 실시예에 따른 반도체 메모리 장치 트렌치 분리 영역의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도14 내지 도15는 본 발명의 제2 실시예에 따른 반도체 메모리 장치 트렌치 분리 영역의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 제조 방법에 따르면, 먼저 반도체 기판에 능동 소자가 형성될 활성 영역을 분리하기 위한 제1 깊이의 트렌치를 형성한다. 다음에 상기 제1 깊이의 트렌치가 형성된 영역이외의 영역에 서로 다른 도핑 영역을 분리하기 위한 제1 깊이보다 깊은 깊이인 제2 깊이의 트렌치를 형성한다. 이어서 상기 제1 깊이 및 제2 깊이의 트렌치내에만 절연막을 형성하여 제1 트렌치 분리 영역 및 제2 트렌치 분리 영역을 형성한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 다른 제조 방법에 따르면, 반도체 기판에 능동 소자가 형성될 활성 영역을 분리하기 위한 영역과 서로 다른 도핑 영역을 분리하기 위한 영역에 해당하는 영역에 제1 깊이의 트렌치를 형성한 후, 상기 서로 다른 도핑 영역을 분리하기 위한 영역에 형성된 제1 깊이의 트렌치를 식각하여 제1 깊이보다 깊은 깊이인 제2 깊이의 트렌치로 형성한다. 다음에 상기 제1 깊이 및 제2 깊이의 트렌치내에만 절연막을 형성하여 제1 트렌치 분리 영역 및 제2 트렌치 분리 영역을 형성한다.
본 발명에 따른 반도체 메모리 장치의 제조 방법에 있어서, 상기 제1 깊이 및 제2 깊이의 트렌치내에만 절연막을 형성하는 단계는 다음과 같이 수행된다. 먼저 상기 제1 깊이 및 제2 깊이의 트렌치가 형성된 결과물 전면에 절연막을 증착하여 상기 제1 깊이 및 제2 깊이의 트렌치를 매립한다. 다음에 상기 제1 깊이 및 제2 깊이의 트렌치 상부면에 형성된 절연막을 식각하여 상기 절연막내에 동공이 형성되는 것을 방지한다. 이어서 상기 식각된 절연막위에 절연막을 재증착하여 상기 제1 깊이 및 제2 깊이의 트렌치를 완전히 매립한 후, 상기 절연막을 평탄화하여 상기 제1 깊이 및 제2 깊이의 트렌치내에만 절연막이 남도록 하여 상기 제1 및 제2 트렌치 분리 영역을 형성한다. 이 때, 상기 절연막을 식각하는 단계는 스퍼터링법에 의해 상기 절연막을 평탄화하는 단계는 CMP공정에 의해 수행되는 것이 바람직하다.
그리고, 상기 서로 다른 도전형의 도핑 영역은 N-형 웰 영역과 P-형 웰 영역을 포함하거나 NMOS 영역과 PMOS 영역을 포함하며, 상기 반도체 메모리 장치는 SRAM 장치인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 분리 영역을 구비하는 반도체 메모리 장치는 서로 다른 깊이를 지니는 복수개의 서로 다른 트렌치 분리 영역을 포함한다. 특히 반도체 기판내에 형성된 서로 다른 도전형의 도핑 영역을 분리하는 트렌치 분리 영역의 깊이가 각 도핑 영역내에서 능동 소자가 형성될 활성 영역을 정의하는 트렌치 분리 영역의 깊이보다 깊다.
상기 반도체 메모리 장치는 SRAM 장치인 것이 바람직하다. 그리고 상기 서로 다른 도전형의 도핑 영역은 N-형 웰 영역과 P-형 웰 영역을 포함하거나 NMOS 영역과 PMOS 영역을 포함한다.
본 발명에 따른 반도체 메모리 장치는 각 트렌치 분리 영역이 지니고 있는 분리 여유도에 따라 트렌치의 깊이가 다르게 형성되기 때문에 트렌치 분리 영역의 폭을 크게하지 않고도 효과적인 전기적 분리를 달성할 수 있어서 고집적화에 유리하며 제조 공정이 단순화된다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일참조부호는 동일부재를 나타낸다.
도7에는 본 발명에 따른 SRAM 장치를 제조하기 위한 레이아웃도가 도시되어 있다.
112는 P형 웰 형성용 마스크 패턴을 114는 N형 웰 형성용 마스크 패턴을 132는 N형 활성영역 형성용 마스크 패턴을 134는 P형 활성영역 형성용 마스크 패턴을 각각 나타낸다.
도8에는 도7의 8∼8′선을 따라 자른 단면도가 도시되어 있다.
반도체 기판(100)상에 제1 트렌치 분리 영역(130B)이 P웰 영역(112)내에 형성된 N형 활성영역(132)들 각각과 N웰 영역(114)내에 형성된 P형 활성영역(134)들 각각을 분리하기 위하여 형성되어 있다. 그리고, P웰 영역(112)과 N웰 영역(114)을 분리하기 위한 제2 트렌치 분리 영역(130C)이 형성되어 있다. 도면에 도시되어 있는바와 같이, P웰 영역(112)과 N웰 영역(114)를 분리하기 위한 제2 트렌치 분리 영역(130C)의 깊이(D2)가 각 웰 영역내에 형성된 활성 영역(132, 134)들을 분리하기 위한 제1 트렌치 분리 영역(130B)의 깊이(D1)보다 깊게 형성되어 있다. 그러므로 P웰 영역(112)내의 N형 활성 영역(132)과 N웰 영역(114)내의 P형 활성 영역(134)간의 분리 거리를 크게할 수 있으므로 트렌치 분리 영역(130C)의 폭을 크게하지 않고도 효과적인 전기적 분리를 달성할 수 있어서 SRAM 장치의 고집적화를 용이하게 실현할 수 있다. 그리고, 웰 영역을 분리하기 위한 제2 트렌치 영역(130C)의 깊이(D2)만 깊게 형성하고 이외의 각 웰 내의 활성 영역을 분리하기 위한 제1 트렌치 영역(130B)의 깊이(D1)를 최소화할 경우 제1 및 제2 트렌치 영역(130B, 130C) 형성시 절연막 증착과 스퍼터링 방법에 의한 식각 공정 조건을 제2 트렌치 영역(130C)만을 기준으로 설정하여 진행할 수 있으므로 공정이 단순화된다.
이하 도9 내지 도15를 참조하여 본 발명에 따른 SRAM 장치의 트렌치 분리 영역을 형성하는 방법을 설명한다.
도9 내지 도13에는 본 발명의 제1 실시예에 따른 반도체 메모리 장치 트렌치 분리 영역의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이 도시되어 있다.
도9를 참조하면, 반도체 기판(100)상에 MOS 소자들이 형성될 활성 영역을 정의하기 위한 트렌치 영역을 한정하는 질화막 패턴(120)을 형성한다. 이어서 질화막 패턴(120)을 식각 마스크로 하여 반도체 기판(100)을 후속 공정에서 형성될 동일 MOS 소자들간의 분리에 적합한 깊이(D1)로 식각하여 제1 트렌치(122)를 형성한다.
도10을 참조하면, 제1 트렌치 영역(122)이 형성된 결과물 전면에 후속 공정에서 형성될 웰들을 분리시키기 위한 제2 트렌치를 정의하는 포토레지스트 패턴(124)을 형성한 후 이를 식각마스크로 이용하여 질화막 패턴(120)과 반도체 기판(100)을 식각하여 웰간 분리에 적합한 깊이(D2)를 지니는 제2 트렌치(126)를 형성한다.
도11을 참조하면, 제2 트렌치를 정의하는 포토레지스트 패턴(124)을제거한 후, 결과물 전면에 절연막(130)을 증착한다.
도12를 참조하면, 증착된 절연막(130)을 스퍼터링 방법으로 제2 트렌치(126) 상부의 절연막(130)을 일부 식각해내어 완만한 경사를 지니는 절연막(130A)을 형성하여 절연막(130)내에 동공이 발생하는 것을 방지한다.
도13을 참고하면, 완만한 완만한 경사를 지니는 절연막(130A) 상부에 절연막을 재증착하여 제1 및 제2 트렌치(22) 내부를 완전히 매립한다. 이어서 CMP 공정으로 절연막(130A)을 평탄화한 후, 질화막 패턴(120)을 제거하여 제1 및 제2 트렌치(122, 126) 내부에만 절연막이 남도록 하여 제1 및 제2 트렌치 분리 영역(130B, 130C)을 완성한다.
본 실시예에서는 트렌치를 매립하는 절연막을 스퍼터링 방법으로 일부 식각한 후 절연막을 재증착하여 트렌치를 완전 매립하는 방법을 사용하였으나, 서로 다른 웰을 분리하는 트렌치의 어스펙트 비가 절연막내에 동공이 발생할 정도로 크지 않을 경우에는 스퍼터링 방법에 의한 식각 공정을 생략할 수 있다. 본 실시예에 따른 SRAM 장치의 트렌치 분리 영역 형성 방법은 각 트렌치 분리 영역이 지니고 있는 분리 여유도에 따라 트렌치의 깊이를 조절하기 때문에 트렌치 분리 영역을 형성하기 위한 공정을 단순화시킬 수 있다.
도14와 도15에는 본 발명의 제2 실시예에 따른 반도체 메모리 장치 트렌치 분리 영역의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이 도시되어 있다.
제2 실시예가 제1 실시예와 다른 점은 트렌치가 형성될 모든 영역을 각 웰 내의 MOS 소자를 분리시키기 위한 제1 트렌치 영역과 동일 깊이로 식각한 후, 이들중 서로 다른 웰을 분리시키기 위한 제2 트렌치 영역만 한 번더 식각하여 제2 트렌치 영역의 깊이를 깊게하는 것이다.
도14와 도15를 참조하여 좀 더 상세히 설명하면, 먼저 도14에 도시된 바와 같이 트렌치 영역을 정의하는 질화막 패턴(220)을 형성한 후, 질화막 패턴(220)을 식각마스크로 하여 반도체 기판을 후속 공정에서 형성될 동일 MOS 소자들간의 분리에 적합한 깊이(D1)로 식각하여 제1 트렌치(222)를 형성한다. 다음에 도15와 같이 제1 트렌치(222)가 형성된 결과물 상에 제1 트렌치(222) 영역 중 제2 트렌치가 형성될 부분을 노출시키는 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각마스크로 하여 반도체 기판(200)을 더 식각하여 웰간 분리에 적합한 깊이(D2)로 식각하여 제2 트렌치(226)를 형성한다.
본 발명의 제2 실시예에 따르면 제1 트렌치를 정의하는 질화막 패턴(220) 중 일부를 제2 트렌치가 형성될 영역만 노출시키는 포토레지스트 패턴과 함께 식각 마스크로 사용하여 이미 제1 트렌치가 형성된 반도체 기판을 더 식각하는 셀프 얼라인 수법에 유사한 방법을 사용하기 때문에 완전히 서로 다른 2개의 마스크 패턴을 사용하여 제1 트렌치와 제2 트렌치를 따로 따로 형성하는 제1 실시예에 비해 미스얼라인 여유도가 증가하는 장점이 있다.
도면 및 상세한 설명에서 본 발명의 바람직한 실시예가 기술되었고, 특정 용어가 사용되었으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니라 기술적인 개념에서 사용된 것이다. 따라서 본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
본 발명에 따른 반도체 메모리 장치는 각 트렌치 분리 영역이 지니고 있는 분리 여유도에 따라 트렌치의 깊이가 다르게 형성되어 있다. 따라서 트렌치 분리 영역의 폭을 크게하지 않고도 효과적인 전기적 분리를 달성할 수 있어서 SRAM 장치의 고집적화를 용이하게 실현할 수 있다. 특히, 웰 영역을 분리하기 위한 트렌치 영역의 깊이는 최대화하여 P웰 영역내의 N형 활성 영역과 N웰 영역내의 P형 활성 영역간의 전기적 분리 거리를 극대화시키고 이와 동시에 각 웰 내의 활성 영역을 분리하기 위한 트렌치 영역의 깊이는 분리 여유도가 허용하는 한도내에서 최소화하여 형성함으로써 트렌치를 매립하는 절연막 형성공정이 매우 단순화된다.

Claims (17)

  1. 트렌치 분리 영역을 포함하는 반도체 메모리 장치의 제조 방법에 있어서,
    반도체 기판에 능동 소자가 형성될 활성 영역을 분리하기 위한 제1 깊이의 트렌치를 형성하는 단계;
    상기 제1 깊이의 트렌치가 형성된 영역 이외의 영역에 서로 다른 도핑 영역을 분리하기 위한 제1 깊이보다 깊은 깊이인 제2 깊이의 트렌치를 형성하는 단계; 및
    상기 제1 깊이 및 제2 깊이의 트렌치내에만 절연막을 형성하여 제1 트렌치 분리 영역 및 제2 트렌치 분리 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 깊이 및 제2 깊이의 트렌치내에만 절연막을 형성하는 단계는
    상기 제1 깊이 및 제2 깊이의 트렌치가 형성된 결과물 전면에 절연막을 증착하여 상기 제1 깊이 및 제2 깊이의 트렌치를 매립하는 단계;
    상기 제1 깊이 및 제2 깊이의 트렌치 상부면에 형성된 절연막을 식각하여 상기 절연막내에 동공이 형성되는 것을 방지하는 단계;
    상기 식각된 절연막위에 절연막을 재증착하여 상기 제1 깊이 및 제2 깊이의 트렌치를 완전히 매립하는 단계; 및
    상기 절연막을 평탄화하여 상기 제1 깊이 및 제2 깊이의 트렌치내에만 절연막이 남도록 하여 상기 제1 및 제2 트렌치 분리 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  3. 제2항에 있어서, 상기 절연막을 식각하는 단계는 스퍼터링법에 의해 수행되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  4. 제2항에 있어서, 상기 절연막을 평탄화하는 단계는 CMP공정에 의해 수행되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 상기 서로 다른 도전형의 도핑 영역은 N-형 웰 영역과 P-형 웰 영역을 포함하는 것을 특징으로 반도체 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 서로 다른 도전형의 도핑 영역은 NMOS 영역과 PMOS 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  7. 제1항에 있어서, 상기 반도체 메모리 장치는 SRAM 장치인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  8. 트렌치 분리 영역을 포함하는 반도체 메모리 장치의 제조 방법에 있어서,
    반도체 기판에 능동 소자가 형성될 활성 영역을 분리하기 위한 영역과 서로 다른 도핑 영역을 분리하기 위한 영역에 해당하는 부위에 제1 깊이의 트렌치를 형성하는 단계;
    상기 서로 다른 도핑 영역을 분리하기 위한 영역에 형성된 제1 깊이의 트렌치를 식각하여 제1 깊이보다 깊은 깊이인 제2 깊이의 트렌치로 형성하는 단계; 및
    상기 제1 깊이 및 제2 깊이의 트렌치내에만 절연막을 형성하여 제1 트렌치 분리 영역 및 제2 트렌치 분리 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1 깊이 및 제2 깊이의 트렌치내에만 절연막을 형성하는 단계는
    상기 제1 깊이 및 제2 깊이의 트렌치가 형성된 결과물 전면에 절연막을 증착하여 상기 제1 깊이 및 제2 깊이의 트렌치를 매립하는 단계;
    상기 제1 깊이 및 제2 깊이의 트렌치 상부면에 형성된 절연막을 식각하여 상기 절연막내에 동공이 형성되는 것을 방지하는 단계;
    상기 식각된 절연막위에 절연막을 재증착하여 상기 제1 깊이 및 제2 깊이의 트렌치를 완전히 매립하는 단계; 및
    상기 절연막을 평탄화하여 상기 제1 깊이 및 제2 깊이내에만 절연막이 남도록 하여 상기 제1 및 제2 트렌치 분리 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 절연막을 식각하는 단계는 스퍼터링법에 의해 수행되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  11. 제9항에 있어서, 상기 절연막을 평탄화하는 단계는 CMP공정에 의해 수행되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  12. 트렌치 분리 영역을 구비하는 반도체 메모리 장치에 있어서,
    서로 다른 깊이를 지니는 복수개의 서로 다른 트렌치 분리 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 반도체 메모리 장치는 SRAM 장치인 것을 특징으로 하는 반도체 메모리 장치.
  14. 트렌치 분리 영역을 구비하는 반도체 메모리 장치에 있어서,
    반도체 기판내에 형성된 서로 다른 도전형의 도핑 영역을 분리하는 트렌치 분리 영역의 깊이가 각 도핑 영역내에서 능동 소자가 형성될 활성 영역을 정의하는 트렌치 분리 영역의 깊이보다 깊은 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 서로 다른 도전형의 도핑 영역은 N-형 웰 영역과 P-형 웰 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 서로 다른 도전형의 도핑 영역은 NMOS 영역과 PMOS 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서, 상기 반도체 메모리 장치는 SRAM 장치인 것을 특징으로 하는 반도체 메모리 장치.
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KR100734254B1 (ko) * 2001-04-23 2007-07-02 삼성전자주식회사 웨이퍼 정렬키 신호 감도를 유지하면서 트렌치를 이용하여반도체 소자를 분리하는 방법

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