CN111508898A - 半导体器件及其形成方法 - Google Patents
半导体器件及其形成方法 Download PDFInfo
- Publication number
- CN111508898A CN111508898A CN201910097931.0A CN201910097931A CN111508898A CN 111508898 A CN111508898 A CN 111508898A CN 201910097931 A CN201910097931 A CN 201910097931A CN 111508898 A CN111508898 A CN 111508898A
- Authority
- CN
- China
- Prior art keywords
- fin
- layer
- forming
- gate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 99
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 238000002955 isolation Methods 0.000 claims description 55
- 239000000463 material Substances 0.000 claims description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 44
- 229910052710 silicon Inorganic materials 0.000 claims description 44
- 239000010703 silicon Substances 0.000 claims description 44
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 16
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 321
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 16
- 150000002500 ions Chemical class 0.000 description 11
- 238000001039 wet etching Methods 0.000 description 7
- -1 boron ions Chemical class 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体器件及其形成方法，包括：提供衬底，衬底包括沿第一方向排布的第一区和第二区；在衬底第一区和第二区上分别形成初始鳍部，初始鳍部的延伸方向为第二方向，第二方向垂直于第一方向，初始鳍部包括若干层在衬底层叠的第一鳍部层、以及位于相邻两层第一鳍部层之间的第二鳍部层；在第一区上形成横跨初始鳍部的第一伪栅；在第二区上形成横跨初始鳍部的第二伪栅；形成覆盖第一伪栅侧壁和第二伪栅侧壁的介质层；去除第一伪栅和第一伪栅覆盖的第二鳍部层，形成第一栅开口；在第一栅开口内形成第一栅极结构；去除第二伪栅和第二伪栅覆盖的第一鳍部层，形成第二栅开口；在第二栅开口内形成第二栅极结构。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构(Gate-all-around)。具有全包围栅极(Gate-all-around)结构的半导体器件拥有有效地限制短沟道效应(Short channel effect)的特殊性能，正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。
然而，现有技术形成的全包围栅极结构半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底包括沿第一方向排布的第一区和第二区，第一区和第二区相邻；在所述衬底第一区和第二区上分别形成初始鳍部，所述初始鳍部的延伸方向为第二方向，第二方向垂直于第一方向，所述初始鳍部包括若干层在衬底表面层叠的第一鳍部层，以及位于相邻两层第一鳍部层之间的第二鳍部层；在衬底第一区形成第一伪栅，所述第一伪栅横跨第一区的初始鳍部；在衬底第二区形成第二伪栅，所述第二伪栅横跨第二区的初始鳍部；在衬底和初始鳍部上形成介质层，所述介质层覆盖所述第一伪栅侧壁和第二伪栅侧壁；去除第一伪栅和第一伪栅覆盖的第二鳍部层，在所述介质层内及第一区上的相邻的第一鳍部层之间形成第一栅开口；在所述第一栅开口内形成第一栅极结构，所述第一栅极结构包围第一区上的第一鳍部层；去除第二伪栅和第二伪栅覆盖的第一鳍部层，在所述介质层内及第二区上的相邻的第二鳍部层之间形成第二栅开口；在所述第二栅开口内形成第二栅极结构，所述第二栅极结构包围第二区上的第二鳍部层。
可选的，形成第一栅极结构的后，形成第二栅极结构。
可选的，还包括：形成介质层前，形成第一伪栅和第二伪栅后，在衬底第二区上形成牺牲层，所述牺牲层覆盖第二区上的初始鳍部和第二伪栅侧壁；形成牺牲层后，在第一伪栅两侧的初始鳍部内形成第一凹槽；去除第一凹槽侧壁的部分第一鳍部层以形成第一修正鳍部层，并且在第一区上相邻第二鳍部层之间形成第一鳍部凹槽，所述第一修正鳍部层侧壁相对于第一区上的第二鳍部层侧壁凹陷；在第一鳍部凹槽内形成第一隔离层；形成第一隔离层后，在所述第一凹槽内形成第一源漏掺杂层。
可选的，形成第一源漏掺杂层后，去除牺牲层；去除牺牲层后，形成所述介质层。
可选的，所述牺牲层的形成方法包括：在衬底上形成初始牺牲层，所述初始牺牲层覆盖第一区和第二区的初始鳍部、第一伪栅和第二伪栅侧壁；去除第一区上的初始牺牲层，在第二区上形成所述牺牲层。
可选的，所述第一隔离层的形成方法包括：形成第一鳍部凹槽后，在所述第一鳍部凹槽和第一凹槽内形成初始第一隔离层，所述初始第一隔离层覆盖第一凹槽侧壁表面和第一凹槽底部表面；去除部分所述初始第一隔离层，暴露出第一区的第二鳍部层侧壁，形成所述第一隔离层。
可选的，所述第一隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的，所述第一源漏掺杂层的形成工艺包括外延生长工艺。可选的，还包括：形成第二栅开口后，形成第二栅极结构前；去除第二栅开口侧壁的部分第一鳍部层，在第二区上相邻第二鳍部层之间形成第二鳍部凹槽；在第二鳍部凹槽内形成第二隔离层。
可选的，所述第二隔离层的形成方法包括：在所述第二鳍部凹槽和第二栅开口内形成初始第二隔离层，所述初始第二隔离层包围第二区上的第二鳍部层；去除第二栅开口内的初始第二隔离层，在第二鳍部凹槽内形成所述第二隔离层。
可选的，所述第二隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的，去除第一伪栅和第一伪栅覆盖的第一区的第二鳍部层的方法包括：形成介质层后，去除第一伪栅，在介质层中形成初始第一栅开口；去除初始第一栅开口暴露出的第二鳍部层，使初始第一栅开口形成所述第一栅开口。
可选的，去除第二伪栅和第二伪栅覆盖的第二区的第一鳍部层的方法包括：形成介质层后，去除第二伪栅，在介质层中形成初始第二栅开口；去除初始第二栅开口暴露出的第一鳍部层，使初始第二栅开口形成所述第二栅开口。
可选的，形成所述初始鳍部的方法包括：在所述衬底上形成鳍部材料膜，所述鳍部材料膜覆盖衬底第一区和第二区，鳍部材料膜包括若干层沿半导体衬底表面法线方向重叠的第一鳍部膜、以及位于相邻两层第一鳍部层中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成初始鳍部，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层，所述初始鳍部位于衬底第一区和衬底第二区上。
可选的，所述第一鳍部层的材料和第二鳍部层的材料不同。
可选的，所述第一栅极结构用于形成P型器件，所述第二栅极结构用于形成N型器件，所述第一鳍部层的材料为单晶硅；所述第二鳍部层的材料为单晶硅锗。
所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅锗或单晶硅。
可选的，形成第一伪栅的过程中，形成第二伪栅。
可选的，形成第二栅极结构的后，形成第一栅极结构。
可选的，还包括：形成第二栅极结构后，去除第二区上相邻第二鳍部层之间的第一鳍部层，形成第三鳍部凹槽。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体器件，包括：衬底，所述衬底包括沿第一方向排布的第一区和第二区，第一区和第二区相邻；位于衬底第一区上的若干层叠在衬底表面的第一鳍部层，所述第一鳍部层的延伸方向为第二方向，第二方向垂直于第一方向；位于衬底第二区上的若干层叠在衬底表面的第二鳍部层，所述第二鳍部层的延伸方向为第二方向；横跨所述若干第一鳍部层上第一栅极结构，所述第一栅极结构还位于第一区上相邻两层第一鳍部层之间；横跨所述若干第二鳍部层的第二栅极结构，所述第二栅极结构还位于第二区上相邻两层第二鳍部层之间和第二鳍部层与衬底之间；位于衬底、第一鳍部、第二鳍部、第一栅极结构和第二栅极结构上的介质层，介质层覆盖第一栅极结构侧壁和第二栅极结构侧壁。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，在衬底第一区和衬底第二区上形成初始鳍部，在初始鳍部的基础上形成第一区的鳍部和第二区的鳍部，简化了后续形成第一区上的鳍部和第二区上的鳍部的工艺；去除第一伪栅覆盖的第一区初始鳍部的第二鳍部层，形成第一区的鳍部，第一区的鳍部包括若干层叠的第一鳍部层；去除第二伪栅覆盖的第二区初始鳍部的第一鳍部层，形成第二区的鳍部，第二区的鳍部包括若干层叠的第二鳍部层；第一鳍部层和第二鳍部层的材料不同，实现了在同一衬底不同区域上形成的材料不同的鳍部。在第一区形成包围第一鳍部层的第一栅极结构；在第二区形成包围第二鳍部层的第二栅极结构，实现了在同一衬底上形成P型全包围栅晶体管和N型全包围栅晶体管，从而使得半导体器件的性能得到提升。
进一步，所述第一区为N型器件，第一区的鳍部材料为硅，第一源漏掺杂层为外延形成，主要利用晶格失配的应力提高所形成的半导体器件的载流子迁移率。所述第二区为P型器件，第二区的鳍部材料为硅锗，利用硅锗本身作为沟道时的高载流子迁移率提高P型半导体器件的性能。
附图说明
图1是一种半导体器件的结构示意图；
图2至图14是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
一种全包围栅半导体器件，参考图1，包括：衬底100；位于衬底100上的鳍部，所述鳍部包括若干层沿衬底100表面法线方向重叠的第一鳍部层111；横跨所述鳍部的栅极结构130；所述栅极结构130还位于相邻两层第一鳍部层111之间；位于栅极结构130两侧的鳍部内的第一源漏掺杂层120；位于衬底100、鳍部、栅极结构130和第一源漏掺杂层120上的介质层140，所述介质层140覆盖栅极结构130侧壁和第一源漏掺杂层120侧壁和顶部表面，暴露出栅极结构130顶部表面。
上述全包围栅半导体器件中，当所述全包围栅半导体器件为N型器件时，所述第一鳍部层111的材料为硅；当所述全包围栅半导体器件为P型器件时，所述第一鳍部层111的材料为硅锗。随着半导体技术的发展，需要将多种不同类型的器件同时形成在同一衬底上，当需要在同一衬底上形成N型全包围栅半导体器件和P型全包围栅半导体器件时，工艺难度较高，程序复杂，良率较低，从而导致半导体器件形成的性能较差。
本发明中，在第一区和第二区上形成初始鳍部，所述初始鳍部包括层叠的第一鳍部层，相邻第一鳍部层之间具有第二鳍部层；去除第一区初始鳍部的第二鳍部层，在第一区形成包围第一鳍部层的第一栅极结构；去除第二区初始鳍部的第二鳍部层，在第二区形成包围第二鳍部层的第二栅极结构。在同一衬底上形成P型全包围栅和N型全包围栅，所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图2和图3，图3中I区为沿图2中切割线M-M1的截面图，图3中II区为沿图2中M-M1的剖面图，提供衬底200，所述衬底200包括沿第一方向排布的第一区I和第二区II，第一区I和第二区II相邻。
所述衬底200可以是单晶硅，多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述衬底200的材料为单晶硅。
本实施例中，所述第一区I用于形成N型全包围栅半导体晶体管；所述第二区II用于形成P型全包围栅半导体晶体管。
其他实施例中，所述第一区I用于形成P型半导体器件；所述第二区II用于形成N型半导体器件。
在所述衬底200第一区I和第二区II上分别形成初始鳍部210，所述初始鳍部210的延伸方向为第二方向，第二方向垂直于第一方向，所述初始鳍部210包括若干层在衬底200表面层叠的第一鳍部层211，以及位于相邻两层第一鳍部层211之间的第二鳍部层212。
形成所述初始鳍部210的方法包括：在所述衬底200上形成鳍部材料膜(未图示)，所述鳍部材料膜包括若干层在衬底200表面层叠的第一鳍部膜、以及位于相邻两层第一鳍部膜中的第二鳍部膜；在所述鳍部材料膜上形成图形化层(未图示)；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成初始鳍部210，且使第一鳍部膜形成第一鳍部层211，使第二鳍部膜形成第二鳍部层212。
第一鳍部层211和第二鳍部层212的材料不同。具体的，所述第一鳍部层211的材料为单晶硅，所述第二鳍部层212的材料为单晶锗硅；或者所述第一鳍部层211的材料为单晶锗硅，所述第二鳍部层212的材料为单晶硅。
本实施例中，第一区用于形成N型全包围栅半导体晶体管；所述第二区II用于形成P型全包围栅半导体晶体管。所述第一鳍部层211的材料为单晶硅，所述第二鳍部层212的材料为单晶锗硅。
在衬底200第一区I和衬底200第二区II上形成初始鳍部210，在初始鳍部210的基础上形成第一区I上的鳍部和第二区II上的鳍部，简化了后续形成第一区I上的鳍部和第二区II上的鳍部的工艺。
请参考图4和图5，图5中I区为沿图4中切割线M-M1的截面图，图5中II区为沿图4中M-M1的剖面图，在衬底200第一区I形成第一伪栅，所述第一伪栅横跨第一区I的初始鳍部210；在衬底200第二区II形成第二伪栅，所述第二伪栅横跨第二区II的初始鳍部210。
本实施例中，形成第一伪栅过程中，形成第二伪栅。
其他实施例中，形成第一伪栅后，形成第二伪栅；或者形成第二伪栅后，形成第一伪栅。
所述第一伪栅包括第一伪栅本体240和覆盖第一伪栅本体240顶部表面的第一伪栅保护层241。
所述第一伪栅保护层241的材料包括：氧化硅或氮化硅。
本实施例中，所述第一伪栅本体240包括：第一伪栅氧化层和位于第一伪栅氧化层表面的第一伪栅极层，所述第一伪栅氧化层覆盖部分衬底200第一区表面和部分第一区初始鳍部210表面。
所述第一伪栅氧化层的材料为氧化硅。所述第一伪栅极层的材料包括：多晶硅。
其他实施例中，所述第一伪栅本体包括：第一伪栅极层。
所述第二伪栅包括第二伪栅本体230和覆盖第二伪栅本体230顶部表面的第二伪栅保护层231。
所述第二伪栅保护层231的材料包括：氧化硅或氮化硅。
本实施例中，所述第二伪栅本体230包括：第二伪栅氧化层和位于第二伪栅氧化层表面的第二伪栅极层，所述第二伪栅氧化层覆盖部分衬底200第二区表面和部分第二区初始鳍部210表面。
所述第二伪栅氧化层的材料为氧化硅。所述第二伪栅极层的材料包括：多晶硅。
其他实施例中，所述第一伪栅本体包括：第二伪栅极层。
本实施例中，还包括在第一伪栅侧壁形成第一侧墙242，所述第一侧墙242位于第一区初始鳍部210上；在第二伪栅侧壁形成第二侧墙232，所述第二侧墙232位于第二区初始鳍部210上。
所述第一侧墙242和第二侧墙232的形成步骤包括：在所述初始鳍部210、第一伪栅和第二伪栅上形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述第一伪栅保护层241顶部表面和第二伪栅保护层231的顶部表面，形成覆盖所述第一伪栅侧壁的第一侧墙242和覆盖所述第二伪栅侧壁的第二侧墙232。
所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
所述第一侧墙242和第二侧墙232的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
接着，去除第一伪栅和第一伪栅覆盖的第二鳍部层，在所述介质层内及第一区上的相邻的第一鳍部层之间形成第一栅开口；在所述第一栅开口内形成第一栅极结构，所述第一栅极结构包围第一区上的第一鳍部层。去除第二伪栅和第二伪栅覆盖的第一鳍部层，在所述介质层内、第二区上的相邻的第二鳍部层和第二鳍部层与衬底之间形成第二栅开口；在所述第二栅开口内形成第二栅极结构，所述第二栅极结构包围第二区上的第二鳍部层。
本实施例中，形成第一栅极结构之后，形成第二栅极结构。
在一实施例中，形成第二栅极结构之后，形成第一栅极结构。
请参考图6，在衬底200第二区II上形成牺牲层220，所述牺牲层220覆盖第二区II上的初始鳍部210和第二伪栅侧壁；形成牺牲层220后，在第一伪栅两侧的初始鳍部210内形成第一凹槽204；去除第一凹槽204侧壁的部分第二鳍部层212以形成第二修正鳍部层213，并且在第一区I上相邻第一鳍部层211之间形成第一鳍部凹槽205，所述第二修正鳍部层213侧壁相对于第一区I上的第一鳍部层211侧壁凹陷。
形成所述第一凹槽204的方法包括：以所述第一伪栅和第一侧墙242为掩膜，刻蚀第一区上的初始鳍部210，在第一伪栅和第一侧墙242两侧的初始鳍部210内形成第一凹槽204。
所述第一凹槽204为后续形成第一源漏掺杂层提供空间。
刻蚀第一区I上的初始鳍部210的工艺包括：各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
所述第一鳍部凹槽205为后续形成第一隔离层提供空间。
去除第一凹槽204侧壁的部分第二鳍部层212的工艺为湿法刻蚀工艺。所述湿法刻蚀工艺的刻蚀液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。本实施例中所述湿法刻蚀的参数包括：刻蚀液为HCl溶液，温度为25摄氏度～300摄氏度，所述HCl溶液的体积百分比为20％～90％。
本实施例中，第一鳍部层211的材料为硅，第二鳍部层212的材料为硅锗，所以用HCl刻蚀液才有好的选择比。
所述牺牲层220的形成方法包括：在衬底200上形成初始牺牲层(未图示)，所述初始牺牲层覆盖第一区I和第二区II的初始鳍部210、第一伪栅、第二伪栅、第一侧墙242和第二侧墙232侧壁；去除第一区I上的初始牺牲层，在第二区II上形成所述牺牲层220。
本实施例中，所述牺牲层220覆盖第二区II的初始鳍部210顶部和第二侧墙232侧壁。
所述牺牲层220的材料包括：氧化硅、氮化硅、氮氧化硅或碳化硅。
本实施例中，所述牺牲层220的材料为碳化硅。
请参考图7，形成第一鳍部凹槽205后，在第一鳍部凹槽205内形成第一隔离层206；形成第一隔离层206后，在所述第一凹槽204内形成第一源漏掺杂层250。
所述第一隔离层206的形成方法包括：在所述第一鳍部凹槽205和第一凹槽204内形成初始第一隔离层(未图示)，所述初始第一隔离层覆盖第一凹槽204侧壁表面和第一凹槽204底部表面；去除部分所述初始第一隔离层，暴露出第一区I的第一鳍部层211侧壁，形成所述第一隔离层206。
所述第一隔离层206的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述第一隔离层206的材料为氮化硅。
所述第一源漏掺杂层250内具有第一源漏离子。
本实施例中，所述第一源漏掺杂层250的形成工艺包括外延生长工艺；在第一源漏掺杂层250内掺杂第一源漏离子的工艺为原位掺杂工艺。
当所述半导体器件为P型器件时，所述第一源漏掺杂层250的材料包括：硅、锗或硅锗；所述第一源漏离子为P型离子，所述第一源漏离子包括硼离子、BF2-离子或铟离子。当所述半导体器件为N型器件时，所述第一源漏掺杂层250的材料包括：硅、砷化镓或铟镓砷；所述第一源漏离子为N型离子，所述第一源漏离子包括磷离子或砷离子。
本实施例中，所述半导体器件为N型器件，所述第一源漏掺杂层250的材料为硅，所述第一源漏离子为磷离子。其他实施例中，所述第一区半导体器件为P型器件，所述第一源漏掺杂层250的材料为硅锗，所述第一源漏离子为硼离子。
在一实施例中，第一源漏掺杂层采用离子注入工艺而形成。
所述第一区为N型器件，第一区的鳍部材料为硅，第一源漏掺杂层为外延形成，主要利用晶格失配的应力提高所形成的半导体器件的载流子迁移率。
本实施例中，形成第一源漏掺杂层250后，还包括：去除牺牲层220(请参考图6)；去除牺牲层220后，在衬底200和初始鳍部210上形成介质层260，所述介质层260覆盖所述第一伪栅侧壁和第二伪栅侧壁。
本实施例中，去除牺牲层220的工艺为灰化工艺。
去除牺牲层220后，还包括：对第二伪栅两侧的初始鳍部进行离子注入形成初始第二源漏掺杂层，所述离子注入的注入离子为第二源漏离子。
所述初始第二源漏掺杂层为第二源漏掺杂层提供材料。
所述介质层260的形成方法包括：在衬底200和初始鳍部210上形成初始介质层(未图示)，所述初始介质层覆盖第一伪栅和第二伪栅顶部和侧壁；平坦化所述初始介质层，直至暴露出第一伪栅和第二伪栅顶部表面，形成所述介质层260。
所述介质层260的材料包括氧化硅。
请参考图8，去除第一伪栅和第一伪栅覆盖的第二修正鳍部层213，在所述介质层260内及第一区I上的相邻的第一鳍部层211之间形成第一栅开口207。
所述第一栅开口207的方法包括：形成介质层260后，去除第一伪栅本体，在介质层260中形成初始第一栅开口；去除初始第一栅开口暴露出的第二修正鳍部层213，使初始第一栅开口形成所述第一栅开口。
本实施例中，所述第一鳍部层211的材料为硅，第二修正鳍部层213的材料为硅锗。去除初始第一栅开口暴露出的第二修正鳍部层213的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度。
在去除初始第一栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺中，刻蚀气体包括HCl，HCl气体的化学活性较好，和第二修正鳍部层213的反应速率较快，使干法刻蚀工艺对第二修正鳍部层213相对于对第一鳍部层211的刻蚀选择比较大。
请参考图9，在所述第一栅开口207内形成第一栅极结构270，所述第一栅极结构270包围第一区上的第一鳍部层211。
所述第一栅极结构270还位于相邻第一鳍部层211之间，这样使第一栅极结构270环绕第一鳍部层211，增加了第一栅极结构270对沟道的控制能力。
所述第一栅极结构270包括横跨鳍部结构210的第一栅介质层(未图示)和位于第一栅介质层上的第一栅电极层(未图示)。所述第一栅介质层位于第一区上的第一鳍部层211的部分顶部表面和部分侧壁表面。具体的，第一栅介质层位于第一栅开口207的侧壁和底部，第一栅介质层环绕第一区上的第一鳍部层211；第一栅电极层位于所述第一栅开口207中，第一栅电极层还环绕第一区上的第一鳍部层211。
所述第一栅极结构270还包括：位于所述第一栅开口207底部的第一界面层，所述第一栅介质层覆盖第一界面层。
本实施例中所述第一栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述第一界面层的材料包括氧化硅。形成所述第一界面层的工艺包括氧化工艺。所述第一界面层的作用包括：修复第一栅开口207底部第一鳍部层211的表面。
所述第一栅电极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
请参考图10，去除第二伪栅和第二伪栅覆盖的第一鳍部层211，在所述介质层260内及第二区II上的相邻的第二鳍部层212之间形成第二栅开口208。
形成第二栅开口208的方法包括：形成介质层260后，去除第二伪栅，在介质层260中形成初始第二栅开口；去除初始第二栅开口暴露出的第一鳍部层211，使初始第二栅开口形成所述第二栅开口208。
去除第一伪栅覆盖的第一区I初始鳍部210的第二鳍部层212，形成第一区I的鳍部，第一区I的鳍部包括若干层叠的第一鳍部层211；去除第二伪栅覆盖的第二区II初始鳍部210的第一鳍部层211，形成第二区II的鳍部，第二区II的鳍部包括若干层叠的第二鳍部层212；第一鳍部层211和第二鳍部层212的材料不同，实现了在同一衬底200不同区域上形成的材料不同的鳍部。
请参考图11，去除第二栅开口208侧壁暴露出的部分第一鳍部层211，在第二区II上相邻第二鳍部层212之间形成第二鳍部凹槽209。
所述第二鳍部凹槽209为后续形成第二隔离层提供空间。
去除第二栅开口208侧壁暴露出的部分第一鳍部层211的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
本实施例中，去除第二栅开口208侧壁暴露出的部分第一鳍部层211的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液对硅和硅锗有很好的选择比，能够保证在去除硅的同时，硅锗的形貌不受影响。本实施例中所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
本实施例中，第一鳍部层211的材料为硅，第二鳍部层212的材料为硅锗，所以用四甲基氢氧化铵刻蚀液才有好的选择比。
请参考图12，在第二鳍部凹槽209内形成第二隔离层261。
所述第二隔离层261的形成方法包括：在所述第二鳍部凹槽209(图11)和第二栅开口208内形成初始第二隔离层(未图示)，所述初始第二隔离层包围第二区II上的第二鳍部层212；去除第二栅开口208内的初始第二隔离层，在第二鳍部凹槽209内形成所述第二隔离层261。
所述第二隔离层261的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
所述第二隔离层261用于隔离后续形成的第二栅极结构和第二区的全包围源漏插塞。
请参考图13，在所述第二栅开口208内形成第二栅极结构280，所述第二栅极结构280包围第二区II上的第二鳍部层212。
所述第二栅极结构280还位于相邻第二鳍部层212之间，这样使第二栅极结构280环绕第二鳍部层212，增加了第二栅极结构280对沟道的控制能力。
所述第二栅极结构280包括横跨第二鳍部层212的第二栅介质层(未图示)和位于第二栅介质层上的第二栅电极层(未图示)。所述第二栅介质层位于第二区上的第二鳍部层212的部分顶部表面和部分侧壁表面。具体的，第二栅介质层位于第二栅开口208的侧壁和底部，第二栅介质层环绕第二区上的第二鳍部层212；第二栅电极层位于所述第二栅开口208中，第二栅电极层还环绕第二区上的第二鳍部层212。
所述第二栅极结构280还包括：位于所述第二栅开口208底部的第二界面层，所述第二栅介质层覆盖第二界面层。
本实施例中所述第二栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述第二界面层的材料包括氧化硅。形成所述第二界面层的工艺包括氧化工艺。所述第二界面层的作用包括：修复第二栅开口208底部第二鳍部层212的表面。
所述第二栅电极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
在第一区I形成包围第一鳍部层211的第一栅极结构270；在第二区II形成包围第二鳍部层212的第二栅极结构280，实现了在同一衬底200上形成P型全包围栅晶体管和N型全包围栅晶体管，从而使得半导体器件的性能得到提升。
请参考图14，形成第二栅极结构280后，去除第二区II上相邻第二鳍部层212之间的第一鳍部层211，形成第三鳍部凹槽209。
所述第三鳍部凹槽209暴露出第二隔离层261。
所述第三鳍部凹槽209用于形成全包围源漏插塞。
去除第二区II上相邻第二鳍部层212之间的第一鳍部层211后，使得所述初始第二源漏掺杂层形成为第二源漏掺杂层。
本实施例中，所述第二区用于形成P型器件，所述第二源漏掺杂层的材料为硅锗，所述第二源漏离子为硼离子。
所述第二区为P型器件，第二区的鳍部材料和第二源漏掺杂层均为硅锗，利用硅锗本身作为沟道时的高载流子迁移率提高P型半导体器件的性能。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，参考图13，包括：衬底200，所述衬底200包括沿第一方向排布的第一区I和第二区II，第一区I和第二区II相邻；位于衬底200第一区I上的若干层叠在衬底200表面的第一鳍部层211，所述第一鳍部层211的延伸方向为第二方向，第二方向垂直于第一方向；位于衬底200第二区II上的若干层叠在衬底200表面的第二鳍部层212，所述第二鳍部层212的延伸方向为第二方向；横跨所述若干第一鳍部层211上第一栅极结构270，所述第一栅极结构270还位于第一区I上相邻两层第一鳍部层211之间；横跨所述若干第二鳍部层212的第二栅极结构，所述第二栅极结构212还位于第二区II上相邻两层第二鳍部层212之间和第二鳍部层212与衬底200之间；位于衬底200、第一栅极结构270和第二栅极结构280上的介质层260，介质层260覆盖第一栅极结构270侧壁和第二栅极结构280侧壁。
所述衬底200参照前述实施例的内容，不再详述。
所述第一栅极结构270和第二栅极结构280的结构和位置参考前述实施例的内容，不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括沿第一方向排布的第一区和第二区，第一区和第二区相邻；
在所述衬底第一区和第二区上分别形成初始鳍部，所述初始鳍部的延伸方向为第二方向，第二方向垂直于第一方向，所述初始鳍部包括若干层叠在衬底表面的第一鳍部层，以及位于相邻两层第一鳍部层之间的第二鳍部层；
在衬底第一区形成第一伪栅，所述第一伪栅横跨第一区的初始鳍部；
在衬底第二区形成第二伪栅，所述第二伪栅横跨第二区的初始鳍部；
在衬底和初始鳍部上形成介质层，所述介质层覆盖所述第一伪栅侧壁和第二伪栅侧壁；
去除第一伪栅和第一伪栅覆盖的第二鳍部层，在所述介质层内及第一区上的相邻的第一鳍部层之间形成第一栅开口；
在所述第一栅开口内形成第一栅极结构，所述第一栅极结构包围第一区上的第一鳍部层；
去除第二伪栅和第二伪栅覆盖的第一鳍部层，在所述介质层内、第二区上的相邻的第二鳍部层和第二鳍部层与衬底之间形成第二栅开口；
在所述第二栅开口内形成第二栅极结构，所述第二栅极结构包围第二区上的第二鳍部层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第一栅极结构的后，形成第二栅极结构。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，还包括：形成介质层前，形成第一伪栅和第二伪栅后；在衬底第二区上形成牺牲层，所述牺牲层覆盖第二区上的初始鳍部和第二伪栅侧壁；形成牺牲层后，在第一伪栅两侧的初始鳍部内形成第一凹槽；去除第一凹槽侧壁的部分第二鳍部层以形成第二修正鳍部层，并且在第一区上相邻第一鳍部层之间形成第一鳍部凹槽，所述第二修正鳍部层侧壁相对于第一区上的第一鳍部层侧壁凹陷；
在第一鳍部凹槽内形成第一隔离层；形成第一隔离层后，在所述第一凹槽内形成第一源漏掺杂层。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，形成第一源漏掺杂层后，去除牺牲层；去除牺牲层后，形成所述介质层。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述牺牲层的形成方法包括：在衬底上形成初始牺牲层，所述初始牺牲层覆盖第一区和第二区的初始鳍部、第一伪栅和第二伪栅侧壁；去除第一区上的初始牺牲层，在第二区上形成所述牺牲层。
6.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第一隔离层的形成方法包括：形成第一鳍部凹槽后，在所述第一鳍部凹槽和第一凹槽内形成初始第一隔离层，所述初始第一隔离层覆盖第一凹槽侧壁表面和第一凹槽底部表面；去除部分所述初始第一隔离层，暴露出第一区的第一鳍部层侧壁，形成所述第一隔离层。
7.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第一隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
8.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第一源漏掺杂层的形成工艺包括外延生长工艺。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成第二栅开口后，形成第二栅极结构前,去除第二栅开口侧壁暴露出的部分第一鳍部层，在第二区上相邻第二鳍部层之间形成第二鳍部凹槽；在第二鳍部凹槽内形成第二隔离层。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第二隔离层的形成方法包括：在所述第二鳍部凹槽和第二栅开口内形成初始第二隔离层，所述初始第二隔离层包围第二区上的第二鳍部层；去除第二栅开口内的初始第二隔离层，在第二鳍部凹槽内形成所述第二隔离层。
11.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第二隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一栅开口的方法包括：形成介质层后，去除第一伪栅，在介质层中形成初始第一栅开口；去除初始第一栅开口暴露出的第二鳍部层，使初始第一栅开口形成所述第一栅开口。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除第二伪栅和第二伪栅覆盖的第二区的第一鳍部层的方法包括：形成介质层后，去除第二伪栅，在介质层中形成初始第二栅开口；去除初始第二栅开口暴露出的第一鳍部层，使初始第二栅开口形成所述第二栅开口。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述初始鳍部的方法包括：在所述衬底上形成鳍部材料膜，所述鳍部材料膜覆盖衬底第一区和第二区，鳍部材料膜包括若干层沿半导体衬底表面法线方向重叠的第一鳍部膜、以及位于相邻两层第一鳍部层中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成初始鳍部，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层，所述初始鳍部位于衬底第一区和衬底第二区上。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述第一鳍部层的材料和第二鳍部层的材料不同。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述第一栅极结构用于形成N型器件，所述第二栅极结构用于形成P型器件，所述第一鳍部层的材料为单晶硅；所述第二鳍部层的材料为单晶硅锗。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第一伪栅的过程中，形成第二伪栅。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第二栅极结构的后，形成第一栅极结构。
19.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成第二栅极结构后，去除第二区上相邻第二鳍部层之间的第一鳍部层，形成第三鳍部凹槽。
20.一种采用权利要求1至19任一项方法所形成的半导体器件，其特征在于，包括：
衬底，所述衬底包括沿第一方向排布的第一区和第二区，第一区和第二区相邻；
位于衬底第一区上的若干层叠在衬底表面的第一鳍部层，所述第一鳍部层的延伸方向为第二方向，第二方向垂直于第一方向；
位于衬底第二区上的若干层叠在衬底表面的第二鳍部层，所述第二鳍部层的延伸方向为第二方向；
横跨所述若干第一鳍部层上第一栅极结构，所述第一栅极结构还位于第一区上相邻两层第一鳍部层之间；
横跨所述若干第二鳍部层的第二栅极结构，所述第二栅极结构还位于第二区上相邻两层第二鳍部层之间和第二鳍部层与衬底之间；
位于衬底、第一鳍部、第二鳍部、第一栅极结构和第二栅极结构上的介质层，介质层覆盖第一栅极结构侧壁和第二栅极结构侧壁。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910097931.0A CN111508898B (zh) | 2019-01-31 | 2019-01-31 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910097931.0A CN111508898B (zh) | 2019-01-31 | 2019-01-31 | 半导体器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111508898A true CN111508898A (zh) | 2020-08-07 |
| CN111508898B CN111508898B (zh) | 2023-01-20 |
Family
ID=71870829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910097931.0A Active CN111508898B (zh) | 2019-01-31 | 2019-01-31 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111508898B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022193085A1 (zh) * | 2021-03-15 | 2022-09-22 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105390497A (zh) * | 2015-11-05 | 2016-03-09 | 中国科学院微电子研究所 | 包括带电荷体侧墙的cmos器件及其制造方法 |
| US9379104B1 (en) * | 2015-03-05 | 2016-06-28 | Globalfoundries Inc. | Method to make gate-to-body contact to release plasma induced charging |
| CN107785322A (zh) * | 2016-08-31 | 2018-03-09 | 台湾积体电路制造股份有限公司 | 半导体工艺方法 |
| US10037923B1 (en) * | 2017-04-19 | 2018-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming transistor by selectively growing gate spacer |
-
2019
- 2019-01-31 CN CN201910097931.0A patent/CN111508898B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9379104B1 (en) * | 2015-03-05 | 2016-06-28 | Globalfoundries Inc. | Method to make gate-to-body contact to release plasma induced charging |
| CN105390497A (zh) * | 2015-11-05 | 2016-03-09 | 中国科学院微电子研究所 | 包括带电荷体侧墙的cmos器件及其制造方法 |
| CN107785322A (zh) * | 2016-08-31 | 2018-03-09 | 台湾积体电路制造股份有限公司 | 半导体工艺方法 |
| US10037923B1 (en) * | 2017-04-19 | 2018-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming transistor by selectively growing gate spacer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022193085A1 (zh) * | 2021-03-15 | 2022-09-22 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111508898B (zh) | 2023-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11588051B2 (en) | Semiconductor device and fabrication method thereof | |
| US10833177B2 (en) | Semiconductor device and fabrication method thereof | |
| CN113555285A (zh) | 半导体结构的形成方法 | |
| CN109979986B (zh) | 半导体器件及其形成方法 | |
| CN111354641B (zh) | 半导体器件及其形成方法 | |
| CN111508898B (zh) | 半导体器件及其形成方法 | |
| US9142677B2 (en) | FinFET having gate in place of sacrificial spacer source/drain mask | |
| US11682725B2 (en) | Semiconductor device with isolation layer | |
| CN109003899B (zh) | 半导体结构及其形成方法、鳍式场效应晶体管的形成方法 | |
| CN110957361B (zh) | 半导体器件及其形成方法 | |
| CN113314605B (zh) | 半导体结构及半导体结构的形成方法 | |
| CN104347508A (zh) | 半导体结构及其形成方法 | |
| CN109887845B (zh) | 半导体器件及其形成方法 | |
| CN109599366B (zh) | 半导体器件及其形成方法 | |
| CN113903808A (zh) | 半导体结构及其形成方法 | |
| CN105990138A (zh) | 晶体管及其形成方法 | |
| CN113113486B (zh) | 半导体器件及其形成方法 | |
| CN112928023B (zh) | 半导体结构及其形成方法 | |
| CN112928024B (zh) | 半导体结构及其形成方法 | |
| CN112397389B (zh) | 半导体器件及其形成方法 | |
| CN112652578B (zh) | 半导体结构的形成方法、晶体管 | |
| CN113745162B (zh) | 半导体结构及其形成方法 | |
| CN113363154B (zh) | 半导体结构的形成方法 | |
| CN109148297B (zh) | 半导体器件及其形成方法 | |
| CN109273407B (zh) | 半导体器件及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |