JP2001358146A - 半導体装置および半導体基板の処理方法 - Google Patents
半導体装置および半導体基板の処理方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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Abstract
(57)【要約】
【課題】 局所的に位置する少数キャリアのライフタイ
ムを制御することができる、半導体基板の処理方法を提
供すること。 【解決手段】 シリコンからなる半導体基板１０１に窒
素（ｎ）イオンを注入する工程と、窒素（ｎ）イオンを
アニールすることにより、半導体基板１０１中に窒素を
含むクラスター含有層１０３を形成する工程と、を含
む。
ムを制御することができる、半導体基板の処理方法を提
供すること。 【解決手段】 シリコンからなる半導体基板１０１に窒
素（ｎ）イオンを注入する工程と、窒素（ｎ）イオンを
アニールすることにより、半導体基板１０１中に窒素を
含むクラスター含有層１０３を形成する工程と、を含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、局所的に位置する
少数キャリアのライフタイムを制御した、半導体装置お
よび半導体基板の処理方法に関する。
少数キャリアのライフタイムを制御した、半導体装置お
よび半導体基板の処理方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】例え
ば、パワーＭＯＳトランジスタにより、モータなどのイ
ンダクタンス性負荷を駆動する場合、パワーＭＯＳトラ
ンジスタがオンからオフに変化する際に、インダクタン
ス性負荷に逆起電力が発生する。これに起因する電流に
より、パワーＭＯＳトランジスタが破壊されることがあ
る。これを防ぐためには、半導体基板中に、局所的に位
置する少数キャリアのライフタイムを小さくすればよ
い。
ば、パワーＭＯＳトランジスタにより、モータなどのイ
ンダクタンス性負荷を駆動する場合、パワーＭＯＳトラ
ンジスタがオンからオフに変化する際に、インダクタン
ス性負荷に逆起電力が発生する。これに起因する電流に
より、パワーＭＯＳトランジスタが破壊されることがあ
る。これを防ぐためには、半導体基板中に、局所的に位
置する少数キャリアのライフタイムを小さくすればよ
い。
【０００３】本発明の目的は、局所的に位置する少数キ
ャリアのライフタイムを小さくできる、半導体装置およ
び半導体基板の処理方法を提供することである。
ャリアのライフタイムを小さくできる、半導体装置およ
び半導体基板の処理方法を提供することである。
【０００４】
【課題を解決するための手段】本発明にかかる半導体装
置は、半導体基板中に窒素を含むクラスター含有層を備
える、ことを特徴とする。
置は、半導体基板中に窒素を含むクラスター含有層を備
える、ことを特徴とする。
【０００５】窒素を含むクラスターはライフタイムキラ
ーとなる。このため、本発明によれば、局所的に位置す
る少数キャリアのライフタイムを小さくできる。また、
窒素を含むクラスター含有層は、高温でも安定して存在
する。このため、その後のエピタキシャル成長やデバイ
スプロセスにおいて、半導体基板が高温になっても、窒
素を含むクラスター含有層は安定して存在する。このよ
うに、窒素を含むクラスター含有層は高温に強いので、
半導体装置を高温条件下で使用しても、少数キャリアの
ライフタイムを小さくする制御を安定させることができ
る。
ーとなる。このため、本発明によれば、局所的に位置す
る少数キャリアのライフタイムを小さくできる。また、
窒素を含むクラスター含有層は、高温でも安定して存在
する。このため、その後のエピタキシャル成長やデバイ
スプロセスにおいて、半導体基板が高温になっても、窒
素を含むクラスター含有層は安定して存在する。このよ
うに、窒素を含むクラスター含有層は高温に強いので、
半導体装置を高温条件下で使用しても、少数キャリアの
ライフタイムを小さくする制御を安定させることができ
る。
【０００６】なお、窒素を含むクラスターとは、例え
ば、窒化物クラスター、窒素酸化物クラスターのことで
ある。本発明の半導体装置は、例えば、パワー半導体素
子（例えば、パワーＭＯＳトランジスタ、ＩＧＢＴ、サ
イリスタ）のことをいう。
ば、窒化物クラスター、窒素酸化物クラスターのことで
ある。本発明の半導体装置は、例えば、パワー半導体素
子（例えば、パワーＭＯＳトランジスタ、ＩＧＢＴ、サ
イリスタ）のことをいう。
【０００７】本発明にかかる半導体装置には、以下の態
様がある。
様がある。
【０００８】（１）半導体基板中に、窒素濃度がピーク
となる領域を有する。そして、窒素濃度のピーク値は、
１×１０17／ｃｍ3〜１×１０21／ｃｍ3である。
となる領域を有する。そして、窒素濃度のピーク値は、
１×１０17／ｃｍ3〜１×１０21／ｃｍ3である。
【０００９】（２）半導体基板上にエピタキシャル層を
有する。
有する。
【００１０】（３）同一の半導体基板に配置された、駆
動回路形成部と制御回路形成部とを含む。駆動回路形成
部には、例えば、多数のパワー半導体素子が形成され、
これらによりモータなどのインダクタンス性負荷を駆動
する。制御回路形成部には、半導体素子による回路が形
成され、この回路により、駆動回路が制御される。駆動
回路形成部は、窒素を含むクラスターにより、少数キャ
リアのライフタイムが小さくされた領域に配置される。
一方、制御回路形成部は、少数キャリアのライフタイム
が小さくされない領域に配置される。
動回路形成部と制御回路形成部とを含む。駆動回路形成
部には、例えば、多数のパワー半導体素子が形成され、
これらによりモータなどのインダクタンス性負荷を駆動
する。制御回路形成部には、半導体素子による回路が形
成され、この回路により、駆動回路が制御される。駆動
回路形成部は、窒素を含むクラスターにより、少数キャ
リアのライフタイムが小さくされた領域に配置される。
一方、制御回路形成部は、少数キャリアのライフタイム
が小さくされない領域に配置される。
【００１１】本発明にかかる半導体基板の処理方法は、
半導体基板中に窒素を含むクラスター含有層を形成する
第１工程を備え、前記第１工程は、前記半導体基板中に
窒素を含むイオンを注入する第２工程を含む、ことを特
徴とする。
半導体基板中に窒素を含むクラスター含有層を形成する
第１工程を備え、前記第１工程は、前記半導体基板中に
窒素を含むイオンを注入する第２工程を含む、ことを特
徴とする。
【００１２】本発明にかかる半導体基板の処理方法によ
れば、半導体基板中に窒素を含むクラスター含有層を形
成することができる。
れば、半導体基板中に窒素を含むクラスター含有層を形
成することができる。
【００１３】また、本発明によれば、窒素原子は比較的
質量が重いなどの理由により、窒素を含むクラスター含
有層を半導体基板中において、高精度に位置制御するこ
とができる。これにより、同一の半導体ウェハに形成さ
れる素子（例えば、パワーＭＯＳトランジスタ、ＩＧＢ
Ｔ、サイリスタ）同士におけるデバイス特性（ターンオ
フ時間、オン電圧）の変動を低減することが可能とな
る。異なる半導体ウェハに形成される素子同士について
も、同様である。
質量が重いなどの理由により、窒素を含むクラスター含
有層を半導体基板中において、高精度に位置制御するこ
とができる。これにより、同一の半導体ウェハに形成さ
れる素子（例えば、パワーＭＯＳトランジスタ、ＩＧＢ
Ｔ、サイリスタ）同士におけるデバイス特性（ターンオ
フ時間、オン電圧）の変動を低減することが可能とな
る。異なる半導体ウェハに形成される素子同士について
も、同様である。
【００１４】本発明にかかる半導体基板の処理方法に
は、以下の態様がある。
は、以下の態様がある。
【００１５】（１）前記イオン注入のドーズ量は、１×
１０15／ｃｍ2より多い。これによれば、イオン注入し
ない場合に比べて、局所的に位置する少数キャリアのラ
イフタイムを小さくすることが可能となる。なお、ドー
ズ量の上限としては、１×１０17／ｃｍ2や、３×１０
16／ｃｍ2がある。
１０15／ｃｍ2より多い。これによれば、イオン注入し
ない場合に比べて、局所的に位置する少数キャリアのラ
イフタイムを小さくすることが可能となる。なお、ドー
ズ量の上限としては、１×１０17／ｃｍ2や、３×１０
16／ｃｍ2がある。
【００１６】（２）前記第１工程後、前記窒素を含むク
ラスター含有層の一部をライフタイムキラーとして機能
しない層にする第３工程を備え、前記第３工程は、前記
半導体基板中に、他のイオンを選択的に注入する第４工
程を含む。
ラスター含有層の一部をライフタイムキラーとして機能
しない層にする第３工程を備え、前記第３工程は、前記
半導体基板中に、他のイオンを選択的に注入する第４工
程を含む。
【００１７】窒素を含むクラスターの表面にあるダング
リングボンドに他のイオンが付着すると、そのクラスタ
ーはライフタイムキラーとして機能しない。この態様
は、これを利用することにより、窒素を含むクラスター
含有層の一部をライフタイムキラーとして機能しない層
にしている。窒素を含むクラスター含有層の一部には、
良好なリーク特性を有する素子を形成し、それ以外に
は、ライフタイムを小さくする素子を形成することがで
きる。
リングボンドに他のイオンが付着すると、そのクラスタ
ーはライフタイムキラーとして機能しない。この態様
は、これを利用することにより、窒素を含むクラスター
含有層の一部をライフタイムキラーとして機能しない層
にしている。窒素を含むクラスター含有層の一部には、
良好なリーク特性を有する素子を形成し、それ以外に
は、ライフタイムを小さくする素子を形成することがで
きる。
【００１８】なお、他のイオンとは、電子親和力が大き
いものであり、例えば、フッ素イオン、水素イオン、塩
素イオン、酸素イオンなどがある。特に、フッ素イオン
は、高温度でも大きな付着力を有するので好ましい。
いものであり、例えば、フッ素イオン、水素イオン、塩
素イオン、酸素イオンなどがある。特に、フッ素イオン
は、高温度でも大きな付着力を有するので好ましい。
【００１９】（３）半導体基板上にエピタキシャル層を
形成する工程を含む。
形成する工程を含む。
【００２０】この工程は、イオン注入工程の前後いすれ
でもよい。また、この工程は、他のイオン注入工程の前
後いすれでもよい。
でもよい。また、この工程は、他のイオン注入工程の前
後いすれでもよい。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。
面を用いて説明する。
【００２２】［第１実施形態］第１実施形態を、半導体
装置と半導体基板の処理方法に分けて説明する。
装置と半導体基板の処理方法に分けて説明する。
【００２３】｛半導体装置｝図１は、第１実施形態にか
かる半導体装置１の断面模式図である。半導体装置１
は、半導体基板１０１、クラスター含有層１０３、制御
回路形成部１０５およびパワーデバイス形成部１０７を
備える。
かる半導体装置１の断面模式図である。半導体装置１
は、半導体基板１０１、クラスター含有層１０３、制御
回路形成部１０５およびパワーデバイス形成部１０７を
備える。
【００２４】半導体基板１０１は、例えば、シリコンや
ガリウムヒ素からなる。クラスター含有層１０３は、窒
素を含むクラスター含有層のことである。クラスター含
有層１０３は、半導体基板１０１中に選択的に形成され
ている。半導体基板１０１のうち、クラスター含有層１
０３およびその上の領域は、ライフタイム制御領域１０
９となる。その他の領域は、ライフタイム非制御領域１
１１となる。パワーデバイス形成部１０７は、ライフタ
イム制御領域１０９に配置されている。パワーデバイス
形成部１０７には、例えば、パワーＭＯＳトランジス
タ、ＩＧＢＴ、サイリスタが形成されている。これらに
より、モータなどのインダクタンス性負荷を駆動する。
制御回路形成部１０５は、ライフタイム非制御領域１１
１に配置されている。制御回路形成部１０５には、半導
体素子による回路が形成され、この回路により、上記パ
ワーデバイスが制御される。
ガリウムヒ素からなる。クラスター含有層１０３は、窒
素を含むクラスター含有層のことである。クラスター含
有層１０３は、半導体基板１０１中に選択的に形成され
ている。半導体基板１０１のうち、クラスター含有層１
０３およびその上の領域は、ライフタイム制御領域１０
９となる。その他の領域は、ライフタイム非制御領域１
１１となる。パワーデバイス形成部１０７は、ライフタ
イム制御領域１０９に配置されている。パワーデバイス
形成部１０７には、例えば、パワーＭＯＳトランジス
タ、ＩＧＢＴ、サイリスタが形成されている。これらに
より、モータなどのインダクタンス性負荷を駆動する。
制御回路形成部１０５は、ライフタイム非制御領域１１
１に配置されている。制御回路形成部１０５には、半導
体素子による回路が形成され、この回路により、上記パ
ワーデバイスが制御される。
【００２５】半導体装置１の主な効果を説明する。クラ
スター含有層１０３の、窒素を含むクラスターはライフ
タイムキラーとなる。このため、ライフタイム制御領域
１０９では、局所的に位置する少数キャリアのライフタ
イムを小さくすることができる。よって、パワーデバイ
スがオンからオフに変化する際に、インダクタンス性負
荷に逆起電力が発生しても、パワーデバイスが破壊され
るのを防ぐことができる。
スター含有層１０３の、窒素を含むクラスターはライフ
タイムキラーとなる。このため、ライフタイム制御領域
１０９では、局所的に位置する少数キャリアのライフタ
イムを小さくすることができる。よって、パワーデバイ
スがオンからオフに変化する際に、インダクタンス性負
荷に逆起電力が発生しても、パワーデバイスが破壊され
るのを防ぐことができる。
【００２６】また、ライフタイム非制御領域１１１に
は、クラスター含有層１０３がないので、ライフタイム
は小さく制御されない。よって、制御回路形成部１０５
における半導体素子のリーク特性を良好にすることがで
きる。
は、クラスター含有層１０３がないので、ライフタイム
は小さく制御されない。よって、制御回路形成部１０５
における半導体素子のリーク特性を良好にすることがで
きる。
【００２７】また、クラスター含有層１０３は、高温で
も安定して存在する。このため、半導体装置１を高温条
件下で使用しても、少数キャリアのライフタイムを小さ
くする制御を安定させることができる。
も安定して存在する。このため、半導体装置１を高温条
件下で使用しても、少数キャリアのライフタイムを小さ
くする制御を安定させることができる。
【００２８】これらの効果はあとで説明する実施形態で
も同様に生じる。
も同様に生じる。
【００２９】｛半導体基板の処理方法｝図２および図３
は、半導体基板の処理方法を説明するための工程図であ
る。
は、半導体基板の処理方法を説明するための工程図であ
る。
【００３０】図２に示すように、半導体基板１０１上
に、ライフタイム制御領域となる領域上に開口部を有す
るレジスト１１３を形成する。レジスト１１３をマスク
として、窒素（Ｎ）イオンを半導体基板１０１中に注入
する。ドース量は、例えば、１×１０15／ｃｍ2より多
く、かつ１×１０17／ｃｍ2より少ない。これにより、
半導体基板中１０１中に、窒素（Ｎ）を含む結晶欠陥１
１５ができる。
に、ライフタイム制御領域となる領域上に開口部を有す
るレジスト１１３を形成する。レジスト１１３をマスク
として、窒素（Ｎ）イオンを半導体基板１０１中に注入
する。ドース量は、例えば、１×１０15／ｃｍ2より多
く、かつ１×１０17／ｃｍ2より少ない。これにより、
半導体基板中１０１中に、窒素（Ｎ）を含む結晶欠陥１
１５ができる。
【００３１】図３に示すように、半導体基板中１０１
を、アニールすることにより、結晶欠陥１１５を、窒素
を含むクラスター含有層１０３にする。半導体基板１０
１のうち、クラスター含有層１０３およびその上の領域
は、ライフタイム制御領域１０９となる。その他の領域
は、ライフタイム非制御領域１１１となる。なお、窒素
（Ｎ）イオンを高温で注入することにより、アニール工
程なしでクラスターを形成することができる。以上が第
１実施形態にかかる半導体基板の処理方法である。図３
に示す半導体基板１０１に、通常のデバイスプロセス技
術を用いることにより、図１に示す半導体装置１を作製
することができる。
を、アニールすることにより、結晶欠陥１１５を、窒素
を含むクラスター含有層１０３にする。半導体基板１０
１のうち、クラスター含有層１０３およびその上の領域
は、ライフタイム制御領域１０９となる。その他の領域
は、ライフタイム非制御領域１１１となる。なお、窒素
（Ｎ）イオンを高温で注入することにより、アニール工
程なしでクラスターを形成することができる。以上が第
１実施形態にかかる半導体基板の処理方法である。図３
に示す半導体基板１０１に、通常のデバイスプロセス技
術を用いることにより、図１に示す半導体装置１を作製
することができる。
【００３２】上記半導体基板の処理方法の主な効果を説
明する。この半導体基板の処理方法によれば、半導体基
板１０１中に窒素を含むクラスター含有層１０３を形成
することができる。
明する。この半導体基板の処理方法によれば、半導体基
板１０１中に窒素を含むクラスター含有層１０３を形成
することができる。
【００３３】また、窒素原子は比較的質量が重い、イオ
ン注入時のイオン加速電圧が１００ＫｅＶ〜１ＭｅＶと
比較的小さい、レジストをマスクとするイオンの選択的
注入、などの理由により、窒素を含むクラスター含有層
１０３を半導体基板１０１中において、高精度に位置制
御することができる。これによりパワーデバイス同士に
おけるデバイス特性（ターンオフ時間、オン電圧）の変
動を低減できる。例えば、本発明者によるシミュレーシ
ョンによれば、比較例のターンオフ時間が６００ｎｓの
設定に対して、±７０ｎｓのバラツキがあるが、本実施
形態では±３０ｎｓのバラツキに抑えられる。また、比
較例のオン電圧が６Ｖの設定に対して、±０．５Ｖのバ
ラツキがあるが、本実施形態では±０．３Ｖのバラツキ
に抑えられる。
ン注入時のイオン加速電圧が１００ＫｅＶ〜１ＭｅＶと
比較的小さい、レジストをマスクとするイオンの選択的
注入、などの理由により、窒素を含むクラスター含有層
１０３を半導体基板１０１中において、高精度に位置制
御することができる。これによりパワーデバイス同士に
おけるデバイス特性（ターンオフ時間、オン電圧）の変
動を低減できる。例えば、本発明者によるシミュレーシ
ョンによれば、比較例のターンオフ時間が６００ｎｓの
設定に対して、±７０ｎｓのバラツキがあるが、本実施
形態では±３０ｎｓのバラツキに抑えられる。また、比
較例のオン電圧が６Ｖの設定に対して、±０．５Ｖのバ
ラツキがあるが、本実施形態では±０．３Ｖのバラツキ
に抑えられる。
【００３４】これらの効果はあとで説明する実施形態で
も同様に生じる。
も同様に生じる。
【００３５】［第２実施形態］第２実施形態を、半導体
装置と半導体基板の処理方法に分けて説明する。
装置と半導体基板の処理方法に分けて説明する。
【００３６】｛半導体装置｝図４は、第２実施形態にか
かる半導体装置３の断面模式図である。半導体装置３
は、図１に示す半導体装置１の構成要素と同様の構成要
素については、同一符号を付すことにより説明を省略す
る。半導体装置３が図１に示す半導体装置１と相違する
点は、半導体基板１０１上にエピタキシャル層１１７を
備えることである。エピタキシャル層１１７のライフタ
イム制御領域１０９には、パワーデバイス形成部１０７
が配置されている。また、エピタキシャル層１１７のラ
イフタイム非制御領域１１１には、制御回路形成部１０
５が配置されている。
かる半導体装置３の断面模式図である。半導体装置３
は、図１に示す半導体装置１の構成要素と同様の構成要
素については、同一符号を付すことにより説明を省略す
る。半導体装置３が図１に示す半導体装置１と相違する
点は、半導体基板１０１上にエピタキシャル層１１７を
備えることである。エピタキシャル層１１７のライフタ
イム制御領域１０９には、パワーデバイス形成部１０７
が配置されている。また、エピタキシャル層１１７のラ
イフタイム非制御領域１１１には、制御回路形成部１０
５が配置されている。
【００３７】｛半導体基板の処理方法｝第２実施形態に
かかる半導体基板の処理方法を説明する。第１実施形態
で説明した図２および図３に示す工程後、図５に示すよ
うに、半導体基板１０１上にエピタキシャル層１１７を
形成する。エピタキシャル層１１７の形成は、公知の技
術を用いることができる。以上が第２実施形態にかかる
半導体基板の処理方法である。図５に示す半導体基板１
０１に、通常のデバイスプロセス技術を用いることによ
り、図４に示す半導体装置３を作製することができる。
かかる半導体基板の処理方法を説明する。第１実施形態
で説明した図２および図３に示す工程後、図５に示すよ
うに、半導体基板１０１上にエピタキシャル層１１７を
形成する。エピタキシャル層１１７の形成は、公知の技
術を用いることができる。以上が第２実施形態にかかる
半導体基板の処理方法である。図５に示す半導体基板１
０１に、通常のデバイスプロセス技術を用いることによ
り、図４に示す半導体装置３を作製することができる。
【００３８】第２実施形態では、注入した窒素（Ｎ）イ
オンのアニール工程は、エピタキシャル層１１７形成前
である。このため、アニール温度は、エピタキシャル層
１１７形成時の温度より高いのが好ましい。このような
アニール温度として１０００℃以上がある。アニール温
度が、エピタキシャル層１１７形成時の温度より低い
と、エピタキシャル層１１７形成時に、クラスター含有
層１０３の安定性に影響が及ぶ可能性があるからであ
る。
オンのアニール工程は、エピタキシャル層１１７形成前
である。このため、アニール温度は、エピタキシャル層
１１７形成時の温度より高いのが好ましい。このような
アニール温度として１０００℃以上がある。アニール温
度が、エピタキシャル層１１７形成時の温度より低い
と、エピタキシャル層１１７形成時に、クラスター含有
層１０３の安定性に影響が及ぶ可能性があるからであ
る。
【００３９】なお、エピタキシャル層１１７の形成後、
半導体基板１０１中に、窒素（Ｎ）イオンを注入し、ア
ニールすることにより、クラスター含有層１０３を形成
してもよい。また、エピ成長温度を利用することによ
り、アニール工程なしでクラスターを形成することも可
能である。
半導体基板１０１中に、窒素（Ｎ）イオンを注入し、ア
ニールすることにより、クラスター含有層１０３を形成
してもよい。また、エピ成長温度を利用することによ
り、アニール工程なしでクラスターを形成することも可
能である。
【００４０】［第３実施形態］第３実施形態を、半導体
装置と半導体基板の処理方法に分けて説明する。
装置と半導体基板の処理方法に分けて説明する。
【００４１】｛半導体装置｝図６は、第３実施形態にか
かる半導体装置５の断面模式図である。半導体装置５
は、図１に示す半導体装置１の構成要素と同様の構成要
素については、同一符号を付すことにより説明を省略す
る。半導体装置５が図１に示す半導体装置１と相違する
点は、半導体基板１０１中に、ライフタイム非制御領域
１１１の代わりに、ライフタイム回復領域１１９を備え
ることである。ライフタイム回復領域１１９には、制御
回路形成部１０５が配置されている。ライフタイム回復
領域１１９は、図１に示すライフタイム非制御領域１１
１と同様の機能を果たす。つまり、ライフタイム回復領
域１１９にはクラスター含有層１０３（１０３ａ）があ
るが、クラスター含有層１０３（１０３ａ）中の、窒素
を含むクラスターはライフタイムキラーとして機能しな
いのである。クラスター含有層１０３（１０３ａ）の詳
細については、次の、半導体基板の処理方法において説
明する。
かる半導体装置５の断面模式図である。半導体装置５
は、図１に示す半導体装置１の構成要素と同様の構成要
素については、同一符号を付すことにより説明を省略す
る。半導体装置５が図１に示す半導体装置１と相違する
点は、半導体基板１０１中に、ライフタイム非制御領域
１１１の代わりに、ライフタイム回復領域１１９を備え
ることである。ライフタイム回復領域１１９には、制御
回路形成部１０５が配置されている。ライフタイム回復
領域１１９は、図１に示すライフタイム非制御領域１１
１と同様の機能を果たす。つまり、ライフタイム回復領
域１１９にはクラスター含有層１０３（１０３ａ）があ
るが、クラスター含有層１０３（１０３ａ）中の、窒素
を含むクラスターはライフタイムキラーとして機能しな
いのである。クラスター含有層１０３（１０３ａ）の詳
細については、次の、半導体基板の処理方法において説
明する。
【００４２】｛半導体基板の処理方法｝第３実施形態に
かかる半導体基板の処理方法を、図７〜図１０を用いて
説明する。
かかる半導体基板の処理方法を、図７〜図１０を用いて
説明する。
【００４３】図７に示すように、半導体基板１０１の全
面に窒素（Ｎ）イオンを注入する。ドース量は、例え
ば、１×１０15／ｃｍ2より多く、かつ１×１０17／ｃ
ｍ2より少ない。これにより、半導体基板中１０１中
に、窒素（Ｎ）を含む結晶欠陥１１５ができる。
面に窒素（Ｎ）イオンを注入する。ドース量は、例え
ば、１×１０15／ｃｍ2より多く、かつ１×１０17／ｃ
ｍ2より少ない。これにより、半導体基板中１０１中
に、窒素（Ｎ）を含む結晶欠陥１１５ができる。
【００４４】図８に示すように、半導体基板中１０１を
アニールすることにより、結晶欠陥１１５を、窒素を含
むクラスター含有層１０３にする。半導体基板１０１の
うち、クラスター含有層１０３およびその上の領域は、
ライフタイム制御領域１０９となる。
アニールすることにより、結晶欠陥１１５を、窒素を含
むクラスター含有層１０３にする。半導体基板１０１の
うち、クラスター含有層１０３およびその上の領域は、
ライフタイム制御領域１０９となる。
【００４５】図９に示すように、半導体基板１０１上
に、ライフタイム回復領域となる領域上に開口部を有す
るレジスト１２１を形成する。レジスト１２１をマスク
として、フッ素（Ｆ）イオンを半導体基板１０１中に注
入する。ドース量は、例えば、１×１０13／ｃｍ2〜１
×１０16／ｃｍ2である。
に、ライフタイム回復領域となる領域上に開口部を有す
るレジスト１２１を形成する。レジスト１２１をマスク
として、フッ素（Ｆ）イオンを半導体基板１０１中に注
入する。ドース量は、例えば、１×１０13／ｃｍ2〜１
×１０16／ｃｍ2である。
【００４６】図１０に示すように、半導体基板中１０１
をアニールする。これにより、クラスター含有層１０３
のうち、フッ素（Ｆ）イオンが注入された部分は、クラ
スター含有層１０３（１０３ａ）になる。窒素を含むク
ラスターの表面にあるダングリングボンドに、フッ素
（Ｆ）イオンが付着すると、そのクラスターはライフタ
イムキラーとして機能しない。よって、クラスター含有
層１０３（１０３ａ）はライフタイムキラーとして機能
しない層になる。例えば、本発明者によるシミュレーシ
ョンによれば、フッ素（Ｆ）イオン注入部分（クラスタ
ー含有層１０３ａ）でのリーク電流は数ｎＡに対して、
非注入部分（クラスター含有層１０３）は数十ｎＡとな
り、一桁の低減可能である。なお、ここにおけるアニー
ル温度は６００℃以上がよい。これよりアニール温度が
低いと、クラスターの表面にあるダングリングボンド
に、フッ素（Ｆ）イオンが付着しにくくなるからであ
る。なお、フッ素（Ｆ）イオンを高温でイオン注入する
場合は、ここにおけるアニール工程が不要となる。
をアニールする。これにより、クラスター含有層１０３
のうち、フッ素（Ｆ）イオンが注入された部分は、クラ
スター含有層１０３（１０３ａ）になる。窒素を含むク
ラスターの表面にあるダングリングボンドに、フッ素
（Ｆ）イオンが付着すると、そのクラスターはライフタ
イムキラーとして機能しない。よって、クラスター含有
層１０３（１０３ａ）はライフタイムキラーとして機能
しない層になる。例えば、本発明者によるシミュレーシ
ョンによれば、フッ素（Ｆ）イオン注入部分（クラスタ
ー含有層１０３ａ）でのリーク電流は数ｎＡに対して、
非注入部分（クラスター含有層１０３）は数十ｎＡとな
り、一桁の低減可能である。なお、ここにおけるアニー
ル温度は６００℃以上がよい。これよりアニール温度が
低いと、クラスターの表面にあるダングリングボンド
に、フッ素（Ｆ）イオンが付着しにくくなるからであ
る。なお、フッ素（Ｆ）イオンを高温でイオン注入する
場合は、ここにおけるアニール工程が不要となる。
【００４７】以上が第３実施形態にかかる半導体基板の
処理方法である。図１０に示す半導体基板１０１に、通
常のデバイスプロセス技術を用いることにより、図６に
示す半導体装置５を作製することができる。
処理方法である。図１０に示す半導体基板１０１に、通
常のデバイスプロセス技術を用いることにより、図６に
示す半導体装置５を作製することができる。
【００４８】［実験］ ｛実験１｝本発明により、少数キャリアのライフタイム
が小さくなることを実験により確認した。この実験の条
件を簡単に説明する。シリコン基板上にＭＯＳキャパシ
タが形成された、サンプルＳ０、Ｓ１〜Ｓ６を用意し
た。サンプルＳ１〜Ｓ６のシリコン基板は、第１実施形
態で説明した半導体基板の処理をした。窒素（Ｎ）イオ
ンのドーズ量は、サンプルＳ１が１×１０14／ｃｍ2、
サンプルＳ２が３×１０14／ｃｍ2、サンプルＳ３が１
×１０15／ｃｍ2、サンプルＳ４が３×１０15／ｃｍ2、
サンプルＳ５が１×１０16／ｃｍ2、サンプルＳ６が３
×１０16／ｃｍ2、にした。
が小さくなることを実験により確認した。この実験の条
件を簡単に説明する。シリコン基板上にＭＯＳキャパシ
タが形成された、サンプルＳ０、Ｓ１〜Ｓ６を用意し
た。サンプルＳ１〜Ｓ６のシリコン基板は、第１実施形
態で説明した半導体基板の処理をした。窒素（Ｎ）イオ
ンのドーズ量は、サンプルＳ１が１×１０14／ｃｍ2、
サンプルＳ２が３×１０14／ｃｍ2、サンプルＳ３が１
×１０15／ｃｍ2、サンプルＳ４が３×１０15／ｃｍ2、
サンプルＳ５が１×１０16／ｃｍ2、サンプルＳ６が３
×１０16／ｃｍ2、にした。
【００４９】なお、サンプルＳ０のシリコン基板には、
第１実施形態で説明した半導体基板の処理がなされてい
ない、つまり、シリコン基板中に窒素（Ｎ）イオンが注
入されていない。
第１実施形態で説明した半導体基板の処理がなされてい
ない、つまり、シリコン基板中に窒素（Ｎ）イオンが注
入されていない。
【００５０】サンプルＳ０、Ｓ１〜Ｓ６のＭＯＳキャパ
シタのライフタイムを測定した。サンプルＳ０、Ｓ１〜
Ｓ６のＭＯＳキャパシタのライフタイムを、それぞれ、
プロットしたのが図１１のグラフである。縦軸は少数キ
ャリアのライフタイム、横軸は窒素（Ｎ）イオンのドー
ズ量をあらわしている。ref-Siは、サンプルＳ０のこと
を示している。サンプルＳ３（ドーズ量１×１０15／ｃ
ｍ2）より、ドーズ量が多い場合、ライフタイムはサン
プルＳ０より小さくなる。よって、窒素（Ｎ）イオンの
ドーズ量が１×１０15／ｃｍ2より多い場合、ライフタ
イムを小さくする効果が生じる。そして、ドーズ量が少
なくとも３×１０16／ｃｍ2（サンプルＳ６）までは、
ライフタイムを小さくする効果が生じる。
シタのライフタイムを測定した。サンプルＳ０、Ｓ１〜
Ｓ６のＭＯＳキャパシタのライフタイムを、それぞれ、
プロットしたのが図１１のグラフである。縦軸は少数キ
ャリアのライフタイム、横軸は窒素（Ｎ）イオンのドー
ズ量をあらわしている。ref-Siは、サンプルＳ０のこと
を示している。サンプルＳ３（ドーズ量１×１０15／ｃ
ｍ2）より、ドーズ量が多い場合、ライフタイムはサン
プルＳ０より小さくなる。よって、窒素（Ｎ）イオンの
ドーズ量が１×１０15／ｃｍ2より多い場合、ライフタ
イムを小さくする効果が生じる。そして、ドーズ量が少
なくとも３×１０16／ｃｍ2（サンプルＳ６）までは、
ライフタイムを小さくする効果が生じる。
【００５１】｛実験２｝本発明について、シリコン基板
中に、窒素を含むクラスター含有層が形成されるのを実
験により確認した。上記サンプルＳ１〜Ｓ６のシリコン
基板を用意した。図１２は、サンプルＳ１〜Ｓ６のシリ
コン基板における窒素原子のシムス（ＳＩＭＳ）プロフ
ァイルを示すグラフである。縦軸はシリコン基板中の窒
素原子濃度、横軸はシリコン基板の深さをあらわしてい
る。矢印Ａは、サンプルＳ１、Ｓ２、Ｓ３の場合の曲線
である。実験１で説明したように、窒素（Ｎ）イオンの
ドーズ量が１×１０15／ｃｍ2（サンプルＳ３）より多
いと、ライフタイムを小さくする効果が生じる。図１２
から分かるように、サンプルＳ３より窒素（Ｎ）イオン
のドーズ量が多いと、シリコン基板中における窒素濃度
が比較的高くなる。これから、窒素（Ｎ）イオンのドー
ズ量が１×１０15／ｃｍ2より多いと、ライフタイムを
小さくできるのに十分な、窒素を含むクラスター含有層
が形成されているのが分かる。
中に、窒素を含むクラスター含有層が形成されるのを実
験により確認した。上記サンプルＳ１〜Ｓ６のシリコン
基板を用意した。図１２は、サンプルＳ１〜Ｓ６のシリ
コン基板における窒素原子のシムス（ＳＩＭＳ）プロフ
ァイルを示すグラフである。縦軸はシリコン基板中の窒
素原子濃度、横軸はシリコン基板の深さをあらわしてい
る。矢印Ａは、サンプルＳ１、Ｓ２、Ｓ３の場合の曲線
である。実験１で説明したように、窒素（Ｎ）イオンの
ドーズ量が１×１０15／ｃｍ2（サンプルＳ３）より多
いと、ライフタイムを小さくする効果が生じる。図１２
から分かるように、サンプルＳ３より窒素（Ｎ）イオン
のドーズ量が多いと、シリコン基板中における窒素濃度
が比較的高くなる。これから、窒素（Ｎ）イオンのドー
ズ量が１×１０15／ｃｍ2より多いと、ライフタイムを
小さくできるのに十分な、窒素を含むクラスター含有層
が形成されているのが分かる。
【００５２】｛実験３｝次に、本発明により少数キャリ
アのライフタイムが回復することを実験により確認し
た。シリコン基板上にＭＯＳキャパシタが形成された、
サンプルＳ７を用意した。サンプルＳ７のシリコン基板
は、第３実施形態で説明した半導体基板の処理をした。
窒素（Ｎ）イオンのドーズ量は、１×１０16／ｃｍ2、
つまり、サンプルＳ５と同じにした。フッ素（Ｆ）イオ
ンのドース量は、１×１０14／ｃｍ 2にした。
アのライフタイムが回復することを実験により確認し
た。シリコン基板上にＭＯＳキャパシタが形成された、
サンプルＳ７を用意した。サンプルＳ７のシリコン基板
は、第３実施形態で説明した半導体基板の処理をした。
窒素（Ｎ）イオンのドーズ量は、１×１０16／ｃｍ2、
つまり、サンプルＳ５と同じにした。フッ素（Ｆ）イオ
ンのドース量は、１×１０14／ｃｍ 2にした。
【００５３】サンプルＳ７のＭＯＳキャパシタのライフ
タイムを、測定した。その結果が、図１１のプロットＳ
７である。これによれば、少数キャリアのライフタイム
がサンプルＳ０とほぼ同じであり、少数キャリアのライ
フタイムが回復していることが分かる。
タイムを、測定した。その結果が、図１１のプロットＳ
７である。これによれば、少数キャリアのライフタイム
がサンプルＳ０とほぼ同じであり、少数キャリアのライ
フタイムが回復していることが分かる。
【００５４】｛実験４｝図１３は、サンプルＳ５のシリ
コン基板（Ｎイオンのドーズ量１×１０16／ｃｍ2）、
サンプルＳ７のシリコン基板（Ｎイオンのドーズ量１×
１０16／ｃｍ2、Ｆイオンのドーズ量１×１０14／ｃ
ｍ2）における、窒素原子、フッ素原子のシムス（ＳＩ
ＭＳ）プロファイルを示すグラフである。縦軸はシリコ
ン基板中の窒素原子濃度、フッ素原子濃度、横軸はシリ
コン基板の深さをあらわしている。矢印Ｓ５は、サンプ
ルＳ５における窒素原子のプロファイルの曲線である。
矢印Ｓ７（Ｎ）は、サンプルＳ７における窒素原子のプ
ロファイルの曲線である。矢印Ｓ７（Ｆ）は、サンプル
Ｓ７におけるフッ素原子のプロファイルの曲線である。
コン基板（Ｎイオンのドーズ量１×１０16／ｃｍ2）、
サンプルＳ７のシリコン基板（Ｎイオンのドーズ量１×
１０16／ｃｍ2、Ｆイオンのドーズ量１×１０14／ｃ
ｍ2）における、窒素原子、フッ素原子のシムス（ＳＩ
ＭＳ）プロファイルを示すグラフである。縦軸はシリコ
ン基板中の窒素原子濃度、フッ素原子濃度、横軸はシリ
コン基板の深さをあらわしている。矢印Ｓ５は、サンプ
ルＳ５における窒素原子のプロファイルの曲線である。
矢印Ｓ７（Ｎ）は、サンプルＳ７における窒素原子のプ
ロファイルの曲線である。矢印Ｓ７（Ｆ）は、サンプル
Ｓ７におけるフッ素原子のプロファイルの曲線である。
【００５５】Ｓ７（Ｎ）の曲線とＳ７（Ｆ）の曲線はほ
ぼ相似形をしている。これにより、第３実施形態による
方法で処理されたシリコン基板には、フッ素が窒素を含
むクラスターに付着していることが分かる。これによ
り、図１１に示すように、少数キャリアのライフタイム
が回復するのである。
ぼ相似形をしている。これにより、第３実施形態による
方法で処理されたシリコン基板には、フッ素が窒素を含
むクラスターに付着していることが分かる。これによ
り、図１１に示すように、少数キャリアのライフタイム
が回復するのである。
【図１】第１実施形態にかかる半導体装置の断面模式図
である。
である。
【図２】第１実施形態にかかる半導体基板の処理方法を
説明するための第１工程図である。
説明するための第１工程図である。
【図３】第１実施形態にかかる半導体基板の処理方法を
説明するための第２工程図である。
説明するための第２工程図である。
【図４】第２実施形態にかかる半導体装置の断面模式図
である。
である。
【図５】第２実施形態にかかる半導体基板の処理方法を
説明するための工程図である。
説明するための工程図である。
【図６】第３実施形態にかかる半導体装置の断面模式図
である。
である。
【図７】第３実施形態にかかる半導体基板の処理方法を
説明するための第１工程図である。
説明するための第１工程図である。
【図８】第３実施形態にかかる半導体基板の処理方法を
説明するための第２工程図である。
説明するための第２工程図である。
【図９】第３実施形態にかかる半導体基板の処理方法を
説明するための第３工程図である。
説明するための第３工程図である。
【図１０】第３実施形態にかかる半導体基板の処理方法
を説明するための第４工程図である。
を説明するための第４工程図である。
【図１１】少数キャリアのライフタイムと窒素（Ｎ）イ
オンのドーズ量との関係を示すグラフである。
オンのドーズ量との関係を示すグラフである。
【図１２】窒素原子のシムス（ＳＩＭＳ）プロファイル
を示すグラフである。
を示すグラフである。
【図１３】窒素原子、フッ素原子、それぞれのシムス
（ＳＩＭＳ）プロファイルを示すグラフである。
（ＳＩＭＳ）プロファイルを示すグラフである。
【符号の説明】 １ 半導体装置 ３ 半導体装置 ５ 半導体装置 １０１ 半導体基板 １０３ クラスター含有層 １０５ 制御回路形成部 １０７ パワーデバイス形成部 １０９ ライフタイム制御領域 １１１ ライフタイム非制御領域 １１３ レジスト １１５ 結晶欠陥 １１７ エピタキシャル層 １１９ ライフタイム回復領域 １２１ レジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 只野 博 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 Ｆターム(参考） 5F005 AF02 AG03 AH04 5F040 DA24 DB01 DC01 EB14 EB18 EM03 EM08 FC15
Claims (5)
- 【請求項１】 半導体基板中に窒素を含むクラスター含
有層を備える、半導体装置。 - 【請求項２】 半導体基板中に窒素を含むクラスター含
有層を形成する第１工程を備え、 前記第１工程は、前記半導体基板中に窒素を含むイオン
を注入する第２工程を含む、半導体基板の処理方法。 - 【請求項３】 請求項２において、 前記イオン注入のドーズ量は、１×１０15／ｃｍ2より
多い、半導体基板の処理方法。 - 【請求項４】 請求項２または３において、 前記第１工程後、 前記窒素を含むクラスター含有層の一部をライフタイム
キラーとして機能しない層にする第３工程を備え、 前記第３工程は、前記半導体基板中に、他のイオンを選
択的に注入する第４工程を含む、半導体基板の処理方
法。 - 【請求項５】 請求項４において、 前記他のイオンは、水素イオン、フッ素イオン、塩素イ
オンおよび酸素イオンのうち、少なくとも一つ以上を含
む、半導体基板の処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000180814A JP2001358146A (ja) | 2000-06-16 | 2000-06-16 | 半導体装置および半導体基板の処理方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000180814A JP2001358146A (ja) | 2000-06-16 | 2000-06-16 | 半導体装置および半導体基板の処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001358146A true JP2001358146A (ja) | 2001-12-26 |
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ID=18681828
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| JP2000180814A Pending JP2001358146A (ja) | 2000-06-16 | 2000-06-16 | 半導体装置および半導体基板の処理方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2001358146A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368001A (ja) * | 2001-06-07 | 2002-12-20 | Denso Corp | 半導体装置及びその製造方法 |
| JP2002368214A (ja) * | 2001-06-07 | 2002-12-20 | Denso Corp | Ｍｏｓトランジスタ |
| JP2005197472A (ja) * | 2004-01-07 | 2005-07-21 | Toyota Motor Corp | バイポーラ半導体装置 |
| JP6530867B1 (ja) * | 2017-12-27 | 2019-06-12 | 新電元工業株式会社 | Ｍｏｓｆｅｔ、ｍｏｓｆｅｔの製造方法及び電力変換回路 |
-
2000
- 2000-06-16 JP JP2000180814A patent/JP2001358146A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368001A (ja) * | 2001-06-07 | 2002-12-20 | Denso Corp | 半導体装置及びその製造方法 |
| JP2002368214A (ja) * | 2001-06-07 | 2002-12-20 | Denso Corp | Ｍｏｓトランジスタ |
| US6946711B2 (en) | 2001-06-07 | 2005-09-20 | Denso Corporation | Semiconductor device |
| US6972459B2 (en) | 2001-06-07 | 2005-12-06 | Denso Corporation | Metal oxide semiconductor transistor having a nitrogen cluster containing layer embedded in the substrate |
| JP2005197472A (ja) * | 2004-01-07 | 2005-07-21 | Toyota Motor Corp | バイポーラ半導体装置 |
| JP6530867B1 (ja) * | 2017-12-27 | 2019-06-12 | 新電元工業株式会社 | Ｍｏｓｆｅｔ、ｍｏｓｆｅｔの製造方法及び電力変換回路 |
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