KR930003555B1 - 반도체 장치의 제조방법 - Google Patents
반도체 장치의 제조방법 Download PDFInfo
- Publication number
- KR930003555B1 KR930003555B1 KR1019890017036A KR890017036A KR930003555B1 KR 930003555 B1 KR930003555 B1 KR 930003555B1 KR 1019890017036 A KR1019890017036 A KR 1019890017036A KR 890017036 A KR890017036 A KR 890017036A KR 930003555 B1 KR930003555 B1 KR 930003555B1
- Authority
- KR
- South Korea
- Prior art keywords
- gold
- temperature
- heat treatment
- semiconductor substrate
- semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 65
- 239000010931 gold Substances 0.000 claims description 65
- 229910052737 gold Inorganic materials 0.000 claims description 65
- 238000010438 heat treatment Methods 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 20
- 229910045601 alloy Inorganic materials 0.000 description 15
- 239000000956 alloy Substances 0.000 description 15
- 229910015365 Au—Si Inorganic materials 0.000 description 12
- 238000011084 recovery Methods 0.000 description 10
- 229910000676 Si alloy Inorganic materials 0.000 description 8
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/221—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities of killers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/038—Diffusions-staged
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/062—Gold diffusion
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/904—Charge carrier lifetime control
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thyristors (AREA)
- Bipolar Transistors (AREA)
Abstract
내용 없음.
Description
제1(a)-(d)도는 본 발명의 한 실시예에 관한 고속 스위칭 다이오드를 제조 공정순으로 보여주는 단면도.
제2도는 제1의 열처리의 온도를 850℃, 900℃, 1000℃로 하였을 경우의 본 발명의 실시예에 따르는 3개의 다이오드의 역방향 전류의 회복 파형도.
제3도는 850℃, 900℃, 950℃, 1000℃의 고온으로 금을 확산시킨 종래의 4개의 다이오드의 역방향 전류의 회복 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기체 2 : n+형 영역
3 : n형 영역 4 : p+영역
5 : 절연막 7 : 금피막
본 발명은 pn 접합다이오드, 쇼트키 배리어 다이오드(schottky barrier diode), 트랜지스터, 다이리스터(thyristor) 등의 반도체 장치의 제조방법에 관한 것이며, 상세히는, 스위칭 특성의 향상을 목적으로 하는 금확산 방법에 관한 것이다.
반도체 기체로의 금확산은 반도체장치의 스위칭 특성의 향상, 즉, 소수 캐리어의 라이프타임의 단축화를 위하여 고속정류 다이오드 등 각종 반도체 장치의 제조에 있어서, 일반적으로 행하여지고 있다. pn 접합 다이오드에서의 종래의 전형적인 금확산 방법으로는, 반도체 웨이퍼(wafer)에 불순물을 도입해서 일정한 p형 반도체 영역 또는 n형 반도체 영역을 형성한 후, 이 반도체 웨이퍼의 한쪽의 주면에 진공증착 또는 도금등의 수단으로 금피막을 형성한다. 계속하여, 이 반도체 웨이퍼를 적당한 온도로 가열하여 반도체 웨이퍼내에 라이프타임 킬러로서 금을 확산한다.
그런데, 소수 캐리어의 라이프 타임과 금을 확산하는 온도와의 사이에 반비례적 관계가 있다. 즉 금의 확산온도가 높아질수록 소수 캐리어의 라이프 타임이 짧아진다. 따라서, 고속 스위칭 특성이 강하게 요구되는 다이오드를 형성하기 위해서는 1000℃ 전후의 고온으로 금확산을 행하지 않으면 안된다. 그러나, 고온으로 금확산을 행하면 반도체 기체의 표면(금을 피착시킨 표면)에 미소한 금-실리콘 합금영역이 무수히 산재하게 된다. 그리하여, 금피복을 제거하기 위한 에칭을 가하면, 금-실리콘 합금부분이 잔존하고, 표면에 미세한 凹凸이 생긴다. 반도체 기체의 표면에 금-실리콘 합금부분 및 凹凸이 존재하면, 이곳에 전극을 양호하게 형성하기가 곤란해지고, 순방향전압이 증가한다. 또한 凹凸이 존재하면, 이로인해 전류분포가 불균일하게 되고, 서지전류로 인하여 다이오드가 쉽게 파괴하게 된다. 또한, 금-실리콘 합금부분 및 凹凸은 반도체 기체의 표면의 상태를 악화시키므로, 다이오드가 역바이어스된 때의 누설전류가 커진다. 전기적 특성의 저하를 초래하는 금-실리콘 합금부분 및 凹凸은 금확산온도를 높이면 높일수록 많아진다. 금확산을 저온으로 행하면, 금-실리콘 합금부분이나 凹凸의 문제가 적어지지만, 라이프 타임을 짧게 하는 효과가 저하한다.
더우기 일본 특허공개공보 제54-55372호에, 반도체 기체에 1000℃ 이상의 온도에서 금을 확산시킨후에, 역방향전류 및 스위칭 특성을 제어하기 위하여 600-700℃의 열처리를 행하는 것이 개시되어 있다. 그러나, 이곳에서 개시되어 있는 기술은, 금-실리콘합금 및 凹凸을 감소시키는 것은 아니다. 또한, 이곳에서는 1000℃이상에서 금확산을 행하므로, 공지된 방법과 같이 금-실리콘 합금 및 凹凸이 생긴다.
이곳에서, 본 발명은, 상기 문제를 해결하는 금확산 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 반도체 기체의 적어도 한쪽 주면(主面)에 금피막을 증착하는 제1의 공정과, 반도체 기체에 제1의 온도로, 제1의 열처리를 가하고, 반도체 기체에 금피막으로 부터 금을 확산시키는 제2의 공정과, 금피막을 실질적으로 제거하는 제3의 공정과, 반도체 기체에 제1의 온도보다는 높은 제2의 온도로 제2의 온도로 제2의 열처리를 행하는 제4의 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명에 의하면, 제1의 열처리에 의하여 반도체 기체에 금피막으로 부터 금이 확산되고, 이들 금은, 후의 제2의 열처리에 의하여 활성화된다. 따라서, 제1의 열처리만을 행했을 경우보다도 스위칭 특성이 향상된다. 또한, 제2의 열처리는 반도체 기체의 주면의 금피막을 실질적으로 제거하고 행하므로, 제2의 열처리에 의하여 반도체 기체의 주면에서의 금과 반도체와의 합금의 생성이 적다.
[실시예]
본 발명의 한 실시예에 관한 고속스위칭 다이오드의 제조방법을 제1도-제3도를 참조하여 설명한다.
먼저, 제1(a)도에 보여주는 실리콘 단결정으로 이루어지는 반도체 기체(1)를 준비한다. 반도체 기체(1)는 출발모재인 n+형 영역(2)와, 그의 상면에 에피택셜 성장에 의하여 형성된 n형 영역(3)과, n형 영역(3)내에 확산되어 형성된 p+형 영역(4)을 가지고 있다. 반도체 기체(1)의 상면에는 실리콘 산화막(5a)과 그위에 중첩된 실리콘 질화막(5b)로 이루어지는 절연막(5)이 형성되어 있으며, 절연막(5)의 p+형 영역(4)의 위쪽 부분에는 개구(6)가 설치되어 있다. 이 개구(6)는 후에 금확산을 행할때의 선택확산용 창으로 된다.
다음에, 제1(b)도에서와 같이, 반도체 기체(1)의 상면, 즉 개구(6)로 부터 노출된 p+형 영역(4)의 상면 및 절연막(5)의 상면에 두께 약 0.01μm의 금피막(7)을 공지된 진공증착으로 형성한다. 계속하여, 금피막(7)이 형성된 반도체 기체(1)에 본 발명에 관계하는 제1의 온도인 약 850℃로 약 60분간의 열처리(제1의 열처리)를 가한다. 이에 의하여, 반도체 기체(1)에 금피막(7)로 부터 라이프타임 킬러로서 금이 확산된다. 실리콘 질화막은 대단히 치밀하여 마스크효과가 크므로, 금은 절연막(5)을 통하여 반도체 기체(1)내에 거의 확산되지 않는다. 그러나, 금은 확산계수가 충분히 크므로, 개구(6)를 통해서 도입된 금속이 반도체 기체(1)의 종방향뿐만 아니라 횡방향으로도 충분히 확산하고, 절연막(5)의 밑으로도 분포하게 된다.
더우기, 금피막(7)이, 인을 불순물로서 포함하는 n+형 영역(2)의 표면에 형성되도록 하지 않고 p+형 영역(4)의 표면에 형성하도록 하고, 금의 확산을 p+형 영역(4)측으로 부터 행하도록 하고 있으며, 인에 의한 금의 흡착작용(게터작용)을 방지하여 p+형 영역(4)과 n형 영역(3) 사이의 pn접합의 근처에 금을 이상적으로 분포시킬 수가 있다.
다음에, 제1(c)도에서와 같이, 반도체 기체(1)의 표면에 잔존하는 금피막과 Au-Si 합금층등의 잔존물을 왕수등으로 에칭하여 제거한다. Au-Si 합금층은 에칭에 의하여 완전히 제거할 수 없으며, 그의 대부분은 그대로 잔존한다. 불 실시예에서는, 제1의 열처리시의 금확산의 온도가 비교적 낮으므로 Au-Si 합금층의 발생이 비교적 적다. 따라서, 반도체 기체(1)의 표면의 Au-Si 합금층에 기인하는 凹凸 정도는 적다.
다음에, 반도체 기체(1)에 본 발명에 기인하여 제1의 열처리 온도 보다도 고온인 약 1000다이오드로 약 60분간의 열처리(제2의 열처리)를 가한다. 이 공정으로는 금피막(7)이 제거되므로, 반도체 기체(1)의 표면에 새로운 Au-Si 합금층이 형성되는 일은 없다. 또한 제1의 열처리에 의하여 형성된 Au-Si 합금층이 성장하는 일도 실질적으로 없다. 따라서, 반도체 기체(1)의 표면의 Au-Si 합금의 정도 및 凹凸의 정도는 제1의 열처리에 의하여 결정하는 것이라고 생각된다.
다음에, 제1(d)도에서와 같이, 제2의 열처리를 끝낸 반도체 기체(1)의 상면 및 하면에 각각 p+형 영역(4)과 전기적으로 접속하는 애노드전극(8)과, n+형 영역(2)과 전기적으로 접속하는 캐소우드 전극(9)을 형성한다. 더우기, 애노드전극(8)은 알루미늄을 증착함으로써 형성하고, 캐소우드전극(9)은 니켈을 도금함으로서 형성한다.
이상과 같이 하여 제조된 본 실시예의 스위칭 다이오드에 의하면, 전술한 종래의 문제를 해결할 수 있다. 즉, 본 실시예에 의하면, 반도체 기체(1)의 Au-Si 합금 및 凹凸의 정도가, 종래예에서 850℃로 금을 확산한 다이오드와 거의 동등하다. 즉 반도체 기체(1)에 850℃로 금을 확산한 후에, 1000℃의 열처리를 반도체 기체(1)에 가하면, 라이프 타임 킬러로 기능하도록 금이 활성화되고, 포획준위 밀도(trap level density)가 높아진다. 이 결과, 소수 캐리어의 라이프 타임이 짧아지고, 고속 스위칭특성이 얻어진다. 한편, 1000℃의 제2의 열처리를 가할때에는, 반도체 기체(1)의 표면에 금피막(7)이 이미 존재하지 않으므로, 1000℃에서 제2의 열처리를 가한후의 반도체 기체(1)의 표면상태는, 850℃에서 금을 확신시켰을때의 표면상태와 거의 동일하다. 따라서, 본 발명에 따르는 다이오드의 순방향전압, 누설전류 및 서지내량(surge 耐量)은 종래의 850℃에서 금을 확산하는 공정만을 가지고 제조한 다이오드의 이것등과 거의 동일하다.
또한, 본 실시예에서는, p+형 영역(4)를 선택적으로 형성하기 위한 절연막(5)이 제거되지 않고, 완성된 다이오드에서도 잔존하고 있다. 이와같은 경우에도, 만약, 종래와 같이 금피막을 제거하지 않고 높은 온도에서 금을 확산하면, 절연막(5)의 열화가 생긴다. 그러나, 본 실시예에서는 금피막(7)을 제거한 후 높은 온도에 의한 제2의 열처리를 가하므로, 절연막(5)의 열화가 방지된다.
본 발명에 따르는 다이오드의 스위칭특성을 조사하기 위하여, 다이오드에 순방향바이어스 전압을 인가하여 순방향 전류를 방출한 후에, 역방향 바이어스를 인가했을때의 전류파형 즉 리버스.리커버리(역회복)파형을 측정한바, 제2도의 파형이 얻어졌다. 제2도의 파형 A,B,C는 제1의 열처리의 온도가 850℃, 900℃, 1000℃, 제2의 열처리온도가 각각 1000℃의 3종류인 본 발명에 따른 다이오드의 리버스.리커버리파형을 보여준다. 이 파형 A,B,C의 비교에서 명백한 바와같이, 제1의 열처리 온도의 변화는 리버스.리커버리 파형 및 리버스.리커버리.타임(역회복시간)에 거의 영향을 미치지 않는다. 그러나, 제1의 열처리(금확산)에 기인하여 생기는 Au-Si 합금 및 凹凸은 제1의 열처리의 온도가 높아짐에 따라서 많아진다. 따라서, Au-Si 합금 및 凹凸의 증대를 제한하기 위하여, 제1의 열처리의 온도를 850℃이하로 되게 하는 것이 바람직하다. 제1의 열처리의 온도를 낮게하면 할수록 Au-Si 합금 및 凹凸은 적어지지만, 300℃보다도 낮아지면 반도체 기체(1)에 대한 금의 확산량이 적어져서, 제2의 열처리에 기인하는 라이프 타임의 단축효과를 거의 기대할 수 없게 된다. 따라서, 제1의 열처리의 온도의 범위를 300-850℃로 하는 것이 바람직하다.
제2의 열처리의 온도는 금을 활성화한다는 목적때문에, 제1의 열처리의 온도보다도 높게하지 않으면 안된다. 금의 활성화의 효과를 현저하게 얻기 위해서는 제2의 열처리 온도와, 제1의 열처리(금확산)의 온도차를 50℃이상으로 하는 것이 바람직하다. 이 온도차는 다시 바람직하게는 100℃이상이며, 가장 바람직하게는 150℃이상이다. 제2의 열처리 온도를 700℃ 보다도 낮게 하면, 금의 활성화효과를 그다지 기대할 수 없다. 한편, 제2의 열처리의 온도를 1100℃보다도 높게 하면, 금이 용융된다. 따라서, 제2의 열처리 온도의 바람직한 범위는 700-1100℃이다.
제3도의 D,E,F,G는 종래의 방법에 따라서 850℃, 900℃, 950℃, 1000℃로 금확산만을 행하여 제조한 각각의 다이오드의 리버스.리커버리 파형을 보여준다. 제3도의 파형 G와 제2도의 파형 A와의 비교에서 명백한 바와같이, 본 발명의 방법에 따라서 제1의 열처리 공정으로 850℃에서 금확산한 다이오드는, 종래의 1000℃에서 금확산한 것과 거의 동등한 리버스.리커버리 파형을 갖는다. 더우기, 이미 설명한 바와같이, 본 발명에 따라서 금확산(제1의 열처리) 온도를 낮게하면, Au-Si 합금 및 凹凸이 적어져서, 순방향전압, 누출전류 및 서지내량이 개선된다.
[변형예]
본 발명은 상술한 실시예에 한정되는 것이 아니고, 예컨대 다음과 같은 변형이 가능한 것이다.
(1) pn 전압다이오드에 한정되는 것이 아니고, 쇼트키 배리어 다이오드, 트랜지스터, 다이리스터 등에도 본 발명을 적용할 수도 있다.
(2) 필요에 따라서, 반도체 기체(1)의 이면측에 금피막을 설치하고, 이곳으로 부터 금을 확산시킬 수 있다.
이상과 같이, 본 발명에 의하면, 순방향전압, 누설전류, 서지내량 등의 여러 특성이 비교적 양호하고, 또한 고속 스위칭특성의 양호한 반도체 장치를 실현할 수 있다.
Claims (2)
- 고속스위칭 동작이 가능한 반도체 장치의 제조방법에 있어서, 1쌍의 주면을 갖는 반도체 기체를 형성하고, 반도체 기체의 적어도 한쪽 주면상에 금피막을 피착하는 제1의 공정과, 반도체 기체에 제1의 소정의 온도로 제1의 열처리를 가하여, 반도체 기체에 금피막으로 부터 금을 확산시키는 제2의 공정과, 금피복을 실질적으로 제거하는 제3의 공정과, 반도체 기체에 제1의 온도보다도 높은 제2의 소정의 온도로 제2의 열처리를 가하는 제4의 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제1의 온도는 300℃∼850℃의 범위이고, 상기 제2의 온도는 700℃∼1100℃의 범위인 것을 특징으로 하는 반도체 장치의 제조방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31771188 | 1988-12-16 | ||
JP63-317711 | 1988-12-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR900011015A KR900011015A (ko) | 1990-07-11 |
KR930003555B1 true KR930003555B1 (ko) | 1993-05-06 |
Family
ID=18091180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890017036A KR930003555B1 (ko) | 1988-12-16 | 1989-11-23 | 반도체 장치의 제조방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4963509A (ko) |
KR (1) | KR930003555B1 (ko) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5130269A (en) * | 1988-04-27 | 1992-07-14 | Fujitsu Limited | Hetero-epitaxially grown compound semiconductor substrate and a method of growing the same |
US5368880A (en) * | 1989-12-06 | 1994-11-29 | Westinghouse Electric Corporation | Eutectic bond and method of gold/titanium eutectic bonding of cadmium telluride to sapphire |
DE4236300A1 (de) * | 1992-10-28 | 1994-05-11 | Telefunken Microelectron | Verfahren zur Herstellung von Halbleiterbauelementen mit geringer Schaltzeit |
JP4653273B2 (ja) * | 1999-11-05 | 2011-03-16 | 富士電機システムズ株式会社 | 半導体装置、および、その製造方法 |
US7092609B2 (en) * | 2002-01-31 | 2006-08-15 | Intel Corporation | Method to realize fast silicon-on-insulator (SOI) optical device |
JP6042658B2 (ja) * | 2011-09-07 | 2016-12-14 | トヨタ自動車株式会社 | SiC半導体素子の製造方法 |
WO2016051973A1 (ja) | 2014-10-03 | 2016-04-07 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL252132A (ko) * | 1959-06-30 | |||
US3473976A (en) * | 1966-03-31 | 1969-10-21 | Ibm | Carrier lifetime killer doping process for semiconductor structures and the product formed thereby |
US3440113A (en) * | 1966-09-19 | 1969-04-22 | Westinghouse Electric Corp | Process for diffusing gold into semiconductor material |
US3645808A (en) * | 1967-07-31 | 1972-02-29 | Hitachi Ltd | Method for fabricating a semiconductor-integrated circuit |
US3864174A (en) * | 1973-01-22 | 1975-02-04 | Nobuyuki Akiyama | Method for manufacturing semiconductor device |
US3943013A (en) * | 1973-10-11 | 1976-03-09 | General Electric Company | Triac with gold diffused boundary |
US3941625A (en) * | 1973-10-11 | 1976-03-02 | General Electric Company | Glass passivated gold diffused SCR pellet and method for making |
JPS5455372A (en) * | 1977-10-12 | 1979-05-02 | Nec Corp | Production of semiconductor device |
-
1989
- 1989-11-23 KR KR1019890017036A patent/KR930003555B1/ko not_active IP Right Cessation
- 1989-12-12 US US07/450,223 patent/US4963509A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4963509A (en) | 1990-10-16 |
KR900011015A (ko) | 1990-07-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US2790940A (en) | Silicon rectifier and method of manufacture | |
KR100406247B1 (ko) | 옴접촉체를제조하는방법및이러한옴접촉체를구비한반도체소자 | |
JP4221012B2 (ja) | 半導体装置とその製造方法 | |
JPH0222869A (ja) | 対称阻止高降伏電圧半導体デバイスとその製造方法 | |
EP0345435A2 (en) | Semiconductor device with a high breakdown voltage and method for its manufacture | |
CN108682695A (zh) | 一种大电流低正向压降碳化硅肖特基二极管芯片及其制备方法 | |
JP3692157B2 (ja) | 可制御のパワー半導体素子 | |
JP4126359B2 (ja) | 炭化けい素ショットキーダイオードおよびその製造方法 | |
KR930003555B1 (ko) | 반도체 장치의 제조방법 | |
US3686698A (en) | A multiple alloy ohmic contact for a semiconductor device | |
US3513367A (en) | High current gate controlled switches | |
US3634739A (en) | Thyristor having at least four semiconductive regions and method of making the same | |
KR900000585B1 (ko) | 반도체 집적회로 장치 및 그 제조 방법 | |
JP6643387B2 (ja) | メタライゼーション構造を備える半導体デバイスおよびその製造方法 | |
US5589408A (en) | Method of forming an alloyed drain field effect transistor and device formed | |
US3863334A (en) | Aluminum-zinc metallization | |
EP0190934B1 (en) | Method of manufacturing a thyristor | |
US4101349A (en) | Integrated injection logic structure fabricated by outdiffusion and epitaxial deposition | |
US3519900A (en) | Temperature compensated reference diodes and methods for making same | |
JP2005079232A (ja) | 高速スイッチングダイオードおよびその製造法 | |
JPS61248470A (ja) | ▲iii▼―▲v▼族半導体デバイス | |
JP2005135972A (ja) | 半導体装置の製造方法 | |
JP4000927B2 (ja) | 半導体装置およびその製造方法 | |
US3121828A (en) | Tunnel diode devices and the method of fabrication thereof | |
EP0222395A1 (en) | Improvement in electrode structure of photosemiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 19980410 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |