JPH0466110B2 - - Google Patents
Info
- Publication number
- JPH0466110B2 JPH0466110B2 JP59116928A JP11692884A JPH0466110B2 JP H0466110 B2 JPH0466110 B2 JP H0466110B2 JP 59116928 A JP59116928 A JP 59116928A JP 11692884 A JP11692884 A JP 11692884A JP H0466110 B2 JPH0466110 B2 JP H0466110B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- layer
- conductivity type
- substrate
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 description 10
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 2
- 229910001385 heavy metal Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Description
【発明の詳細な説明】
（技術分野）
本発明は、ソース・ドレインが半導体基板の縦
方向に配置された電界効果トランジスタに関す
る。
方向に配置された電界効果トランジスタに関す
る。
（発明の背景）
よく知られているパワーMOSFETは、スイツ
チングスピードが速く、二次降伏が起らず並列接
続が容易であり、ゲートの制御回路が簡単になる
など秀れた特長を持つている。しかし、ユニポー
ラデバイスであるため、特に高耐圧素子において
は、電界を緩和するための低濃度層の電圧降下が
大きく、オン時の損失の増大と扱える電流容量が
小さいという欠点も持つている。
チングスピードが速く、二次降伏が起らず並列接
続が容易であり、ゲートの制御回路が簡単になる
など秀れた特長を持つている。しかし、ユニポー
ラデバイスであるため、特に高耐圧素子において
は、電界を緩和するための低濃度層の電圧降下が
大きく、オン時の損失の増大と扱える電流容量が
小さいという欠点も持つている。
これらの長所、短所を融和させる方法としてバ
イポーラ動作を行わせるべく構造を少し変更した
MOSゲートバイポーラトランジスタが提案され
ている。MOSゲートバイポーラトランジスタは
NchMOSゲートの場合、次のような構造を持つ。
すなわち、従来のパワーMOSFETではN+サブス
トレート上にN-エピタキシヤル層を形成してい
たが、基板をP+サブストレートとして電界緩和
層との間にPn接合が形成される様にしている。
この構造はいわゆるエピタキシヤル成長を行つて
N-電界緩和層を得る場合のN+サブストレートに
変更し、また拡散プロセスを多小変更するだけで
容易に得られるものである。
イポーラ動作を行わせるべく構造を少し変更した
MOSゲートバイポーラトランジスタが提案され
ている。MOSゲートバイポーラトランジスタは
NchMOSゲートの場合、次のような構造を持つ。
すなわち、従来のパワーMOSFETではN+サブス
トレート上にN-エピタキシヤル層を形成してい
たが、基板をP+サブストレートとして電界緩和
層との間にPn接合が形成される様にしている。
この構造はいわゆるエピタキシヤル成長を行つて
N-電界緩和層を得る場合のN+サブストレートに
変更し、また拡散プロセスを多小変更するだけで
容易に得られるものである。
さて、このような構造を持つMOSゲートバイ
ポーラトランジスタでは、基板と電界緩和層とで
構成されるP+N-接合より主にホールが拡散によ
りP+層から、N-層に注入され、この注入量が大
きいとN-層が導電率変調を起して大電流が流れ、
又N-層の抵抗が実効的に下るためオン時損失も
小さくなる。しかし当然のことながらこのN-層
の小数キヤリアであるホールは寿命が長いためこ
のトランジスタのターンオフ時間は長くなり、パ
ワーMOSFETの最大の特徴であつたスイツチン
グスピードの高速性は失われる。このため、重金
属のドープあるいは中性子線、電子線の照射など
により、N-層のホールライフタイムを下げるこ
とにより、ターンオフ時間を短くして、スイツチ
ングスピードはパワーMOSFETより遅いが通常
のバイポーラトランジスタより速くゲート制御は
パワーMOSFETと同じく簡単であり、小数キヤ
リアのベース注入によるコレクタ電流の制御でな
いため二次降伏が起りにくいといつた特徴を持
ち、扱える電流は二次降伏が起らない分だけ大き
くとれる、しかし、重金属ドープは通常のパワー
MOSFETプロセスになじまず、中性子線、電子
線照射ではMOSのゲート酸化膜にダメージを与
え好ましくない。
ポーラトランジスタでは、基板と電界緩和層とで
構成されるP+N-接合より主にホールが拡散によ
りP+層から、N-層に注入され、この注入量が大
きいとN-層が導電率変調を起して大電流が流れ、
又N-層の抵抗が実効的に下るためオン時損失も
小さくなる。しかし当然のことながらこのN-層
の小数キヤリアであるホールは寿命が長いためこ
のトランジスタのターンオフ時間は長くなり、パ
ワーMOSFETの最大の特徴であつたスイツチン
グスピードの高速性は失われる。このため、重金
属のドープあるいは中性子線、電子線の照射など
により、N-層のホールライフタイムを下げるこ
とにより、ターンオフ時間を短くして、スイツチ
ングスピードはパワーMOSFETより遅いが通常
のバイポーラトランジスタより速くゲート制御は
パワーMOSFETと同じく簡単であり、小数キヤ
リアのベース注入によるコレクタ電流の制御でな
いため二次降伏が起りにくいといつた特徴を持
ち、扱える電流は二次降伏が起らない分だけ大き
くとれる、しかし、重金属ドープは通常のパワー
MOSFETプロセスになじまず、中性子線、電子
線照射ではMOSのゲート酸化膜にダメージを与
え好ましくない。
（発明の目的および構成）
本発明は簡易な手法（構造）により高速な
MOSゲートバイポーラトランジスタを提供する
ことを目的とし、その特徴とするところは、一導
電型基に反対導電型の高濃度領域を選択的に形成
し、全面に反対導電型の低濃度層を形成したこと
を特徴とする。
MOSゲートバイポーラトランジスタを提供する
ことを目的とし、その特徴とするところは、一導
電型基に反対導電型の高濃度領域を選択的に形成
し、全面に反対導電型の低濃度層を形成したこと
を特徴とする。
以下、図面によつて本発明を説明する。
（従来技術）
第１図は従来のMOSゲートバイポーラトラン
ジスタであり、NchのMOSFET動作の場合、１
はP+基板であり、２はN-エピタキシヤル層であ
る。通電状態において、このP+N-接合により、
ホールが小数キヤリアとしてN-層２に注入され、
その注入はP+N-接合において均一に起る。しか
し、第１図の斜線部領域８は、実際に電流の大部
分が流れる領域７に比して注入されたホールの電
流への寄与の割合は小さいにも拘らず、大量のホ
ールが注入されることになる。この注入されたホ
ールは寿命が長いためターンオフ時間を長くす
る。
ジスタであり、NchのMOSFET動作の場合、１
はP+基板であり、２はN-エピタキシヤル層であ
る。通電状態において、このP+N-接合により、
ホールが小数キヤリアとしてN-層２に注入され、
その注入はP+N-接合において均一に起る。しか
し、第１図の斜線部領域８は、実際に電流の大部
分が流れる領域７に比して注入されたホールの電
流への寄与の割合は小さいにも拘らず、大量のホ
ールが注入されることになる。この注入されたホ
ールは寿命が長いためターンオフ時間を長くす
る。
（実施例）
第２図は本発明の一実施例を示し、第１図で示
した領域８への不要なホールの注入を制御するこ
とにより、ターンオフ時間を短縮せしめんとする
ものである。すなわち、P+基板１とN-層２との
間にホールの注入を抑制するN+層２′を設けてい
る。このN+層はP+基板１に拡散あるいはイオン
注入法などによりリン、アンチモン、ヒ素などを
付着しその後N-層２をエピタキシヤル成長する
ことにより容易に形成される。
した領域８への不要なホールの注入を制御するこ
とにより、ターンオフ時間を短縮せしめんとする
ものである。すなわち、P+基板１とN-層２との
間にホールの注入を抑制するN+層２′を設けてい
る。このN+層はP+基板１に拡散あるいはイオン
注入法などによりリン、アンチモン、ヒ素などを
付着しその後N-層２をエピタキシヤル成長する
ことにより容易に形成される。
この構造により本発明の場合不要なキヤリアの
注入が抑制され高速にターンオフする。又、従来
の方法のごときプロセス上の困難さは大巾に低減
されている。又説明文中における導電型である
Pnを入れかえた反対極性のデバイスについても
全く同様な結果を得る。
注入が抑制され高速にターンオフする。又、従来
の方法のごときプロセス上の困難さは大巾に低減
されている。又説明文中における導電型である
Pnを入れかえた反対極性のデバイスについても
全く同様な結果を得る。
第１図は従来のMOSゲートバイポーラトラン
ジスタ断面図、第２図は本発明の実施例による
MOSゲートバイポーラトランジスタ断面図であ
る。 １……P+基板、２……N-エピタキシヤル層、
２′……N+層、３……Ｐ層、４……N+層、５…
…ゲート電極、６……ソース電極、７……注入さ
れるホールの内電流に寄与する割合のものが大き
い領域、８……注入されるホールの内電流に寄与
する割合がほとんどない領域、９……ドレイン電
極。
ジスタ断面図、第２図は本発明の実施例による
MOSゲートバイポーラトランジスタ断面図であ
る。 １……P+基板、２……N-エピタキシヤル層、
２′……N+層、３……Ｐ層、４……N+層、５…
…ゲート電極、６……ソース電極、７……注入さ
れるホールの内電流に寄与する割合のものが大き
い領域、８……注入されるホールの内電流に寄与
する割合がほとんどない領域、９……ドレイン電
極。
Claims (1)
- １ 一導電型の第１の半導体領域の一主面上に他
の導電型の第２の半導体領域を有し、前記第２の
半導体領域上に選択的に形成された前記一導電型
の第３の半導体領域を有し、前記第３の半導体領
域上に選択的に形成された前記他の導電型の第４
の半導体領域を有し、前記第１の半導体領域の他
の主面上に第１の電極を有し、前記第４の半導体
領域上に第２の電極を有し、前記第４の領域と前
記第２の領域の間の前記第３の領域上に絶縁膜を
介して第３の電極を有し、前記第１の半導体領域
の前記一主面上で前記第２の半導体領域下に、前
記第３の半導体領域直下の部分にのみ選択的に形
成された前記他の導電型の半導体領域を有するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11692884A JPS60260152A (ja) | 1984-06-07 | 1984-06-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11692884A JPS60260152A (ja) | 1984-06-07 | 1984-06-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60260152A JPS60260152A (ja) | 1985-12-23 |
| JPH0466110B2 true JPH0466110B2 (ja) | 1992-10-22 |
Family
ID=14699154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11692884A Granted JPS60260152A (ja) | 1984-06-07 | 1984-06-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60260152A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1218200B (it) * | 1988-03-29 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento di fabbricazione di un dispositivo semiconduttore mos di poterza a modulazione di conducibilita' (himos) e dispositivi con esso ottenuti |
| JPH07120799B2 (ja) * | 1988-04-01 | 1995-12-20 | 株式会社日立製作所 | 半導体装置 |
| JP4479041B2 (ja) * | 2000-03-10 | 2010-06-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| JPS60117673A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-06-07 JP JP11692884A patent/JPS60260152A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| JPS60117673A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60260152A (ja) | 1985-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7470952B2 (en) | Power IGBT with increased robustness | |
| TWI383497B (zh) | 具有雙閘極之絕緣閘雙極性電晶體 | |
| US20080265315A1 (en) | Semiconductor device with a semiconductor body and method for producing it | |
| JPH0467343B2 (ja) | ||
| JP4653273B2 (ja) | 半導体装置、および、その製造方法 | |
| US5331184A (en) | Insulated gate bipolar transistor having high breakdown voltage | |
| JPH09307104A (ja) | 半導体装置およびその製造方法 | |
| JP2000509916A (ja) | 電界効果により制御可能の半導体デバイス | |
| JPH0851202A (ja) | 半導体双方向性スイッチおよびその駆動方法 | |
| JPH09186323A (ja) | 電力用絶縁ゲートバイポーラトランジスタ | |
| US6774407B2 (en) | Semiconductor device with a suppressed increase in turned-on resistance and an improved turn-off response | |
| KR0163875B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR20040071722A (ko) | 반도체 디바이스 및 그 제조 방법 | |
| US5360983A (en) | Insulated gate bipolar transistor having a specific buffer layer resistance | |
| US5397716A (en) | Method of forming an insulated gate semiconductor device | |
| KR900007044B1 (ko) | 절연게이트 반도체 장치 | |
| US6091087A (en) | Insulated gate thyristor | |
| JPH0466110B2 (ja) | ||
| JPH0888357A (ja) | 横型ｉｇｂｔ | |
| JPH0612823B2 (ja) | 二方向性の電力用高速ｍｏｓｆｅｔ素子 | |
| JP2964609B2 (ja) | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 | |
| JPS6373670A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH0466109B2 (ja) | ||
| JPH07321304A (ja) | 絶縁ゲートバイポーラトランジスタおよびその製造方法 | |
| KR940011477B1 (ko) | 반도체장치의 제조방법 |