JP6281642B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、ドリフト層のコレクタ側に、ドリフト層よりもキャリア濃度が高く、かつドリフト層と同導電型のフィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層を備えたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）が公知である。フィールドストップ層は、ターンオフ時にエミッタ側からコレクタ側へ伸びる空乏層の広がりを抑制し、コレクタ側に残存するキャリアを増やす機能を有する。また、フィールドストップ層を設けることにより、コレクタ側からドリフト層へのキャリアの注入制御を行うことができるため、ドリフト層の厚さを薄くして低オン電圧化を図る場合においても耐圧を維持することができる。
このフィールドストップ層を備えたＩＧＢＴ（以下、ＦＳ−ＩＧＢＴとする）として、従来、ドリフト層のキャリア濃度よりも高い濃度ピークを有し、当該濃度ピークからコレクタ側およびエミッタ側に向ってキャリア濃度が低くなるキャリア濃度分布を有するフィールドストップ層を備えた装置が提案されている（例えば、下記特許文献１（第３頁右下欄１６〜２０行目、第４頁右上欄５〜１１行目、第１，２図）を参照。）。下記特許文献１では、フィールドストップ層のキャリア濃度は、ドリフト層との境界面でドリフト層のキャリア濃度と等しく、ドリフト層との境界面からコレクタ側に向って高くなってピークを示し、当該ピークからコレクタ層に向って徐々に減少している。
このようなキャリア濃度分布を有するフィールドストップ層を形成する方法として、従来、プロトンのドナー化の効果を用いてフィールドストップ層を形成する方法が公知である。この方法では、プロトン照射により、ｎ-型ドリフト層となるｎ-型半導体基板の裏面から所定深さに、欠陥（空孔（Ｖ））の層を形成する。この欠陥に照射した水素（Ｈ）原子とｎ-型半導体基板中の酸素（Ｏ）原子とが結合して、複合欠陥（ＶＯＨ（Ｖａｃａｎｃｙ−Ｏｘｉｄｅ−Ｈｙｄｒｏｇｅｎ）欠陥）が生じる。このＶＯＨ欠陥が電子を供給するドナー（以下、水素ドナーとする）として作用するため、ＶＯＨ欠陥の層がｎ型フィールドストップ層として機能する。
さらに、上記の半導体装置において、プロトン照射後に熱処理することで、ＶＯＨ欠陥密度を増加させ、水素ドナー濃度（ＶＯＨ欠陥濃度）を高めることができる。この水素ドナー濃度を高めるための活性化プロセスは、４００℃以下の低温アニールで実現可能である。このため、例えば、研削により製品厚さを薄くした薄型ＩＧＢＴや薄型ダイオードの作製（製造）において、半導体ウエハの厚さを薄くした後の工程が大幅に短縮可能となる。また、加速電圧の異なる複数回のプロトン照射により、それぞれ異なる深さにキャリア濃度のピークを有する複数のｎ型層からなるブロード（深さ方向のキャリア濃度プロファイルが幅広）なｎ型フィールドストップ層を形成可能である（例えば、下記特許文献２を参照。）。
また、従来、プロトン照射によるｎ型フィールドストップ層の形成方法として、半導体ウエハの裏面からプロトンを照射し、異なる波長の２種類のレーザーを同時に照射して、プロトンのドナー化効果を用いたｎ型フィールドストップ層を形成した後、半導体ウエハの裏面側の、プロトンが通過した領域（以下、プロトン透過領域とする）にｐ+型コレクタ層を形成する方法が提案されている（例えば、下記特許文献３を参照。）。下記特許文献３に記載された技術では、ｎ型フィールドストップ層の、ｐ+型コレクタ層との間のｐｎ接合に近い部分（テール部）のキャリア濃度は、ｎ-型ドリフト層のキャリア濃度よりも高くなっている。
特開昭６４−０８２５６３号公報 米国特許出願公開第２００８／０００１２５７号明細書 特開２００９−１７６８９２号公報
しかしながら、ｎ型フィールドストップ層を形成するためのプロトン照射によってプロトンが１度通過した基板裏面側の領域（プロトン透過領域）は水素ドナー化されやすい。このため、ブロードなｎ型フィールドストップ層を形成するために、加速電圧の異なる複数回のプロトン照射を行う場合、ブロードなｎ型フィールドストップ層を構成する複数のｎ型層のうち、最もコレクタ側に近いｎ型層のキャリア濃度が高くなる。この最もコレクタ側に近いｎ型層の、コレクタ層との境界付近のキャリア濃度が高い場合、ＩＧＢＴのスイッチング速度を高速化するにあたって次の問題が生じる。
すなわち、ＩＧＢＴのスイッチング速度を高速化するには、コレクタ側からの正孔（ホール）の注入効率を抑制するためにｐ+型コレクタ層のキャリア濃度を低くする必要があるが、ｐ+型コレクタ層のキャリア濃度を低くした場合は、最もコレクタ側に近いｎ型層とのキャリア濃度差が小さくなるため、オン電圧のばらつきが大きくなるという問題があった。
また、リン（Ｐ）やセレン（Ｓｅ）などのｎ型不純物のイオン注入によってｎ型フィールドストップ層を形成する場合においても、ｎ型フィールドストップ層の、コレクタ層との境界付近のキャリア濃度が高くなるため、同様の問題が生じる。
この発明は、上述した従来技術による問題点を解消するため、オン電圧のばらつきを小さくすることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、おもて面素子構造、第１導電型の第２半導体層および第２導電型の第３半導体層を備えた半導体装置の製造方法であって、次の特徴を有する。前記おもて面素子構造は、第１導電型の第１半導体層の一方の主面側に設けられている。前記第２半導体層は、前記第１半導体層の他方の主面側の表面層に設けられている。前記第２半導体層のドナー濃度は、前記第１半導体層のドナー濃度よりも高い。前記第３半導体層は、前記第１半導体層の他方の主面側の表面層の、前記第２半導体層よりも浅い位置に設けられている。まず、前記第１半導体層となる第１導電型の半導体基板の他方の主面側から水素原子を注入し、前記半導体基板の他方の主面側の表面層に、それぞれ前記半導体基板の他方の主面側から異なる深さにドナー濃度のピークを有する第１導電型の複数の前記第２半導体層を形成する第１注入工程を行う。次に、第１熱処理により前記水素原子のドナー化を促進させる第１熱処理工程を行う。次に、前記第１熱処理工程の後、前記半導体基板の他方の主面側から第２導電型不純物を注入し、前記半導体基板の他方の主面側の表面層の、前記第２半導体層よりも浅い位置に第２導電型の前記第３半導体層を形成する第２注入工程を行う。次に、前記半導体基板の他方の主面側からのレーザー照射による第２熱処理により前記半導体基板を局所的に加熱し、前記第３半導体層を活性化させるとともに、最も前記第３半導体層側に配置された前記第２半導体層（以下「第１の第２半導体層」という）の、前記第３半導体層側の部分のドナー濃度を前記第２熱処理の前よりも低下させる第２熱処理工程を行う。前記第２熱処理工程では、前記第３半導体層のアクセプタ濃度のピーク濃度、前記第１の第２半導体層ドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度と、の濃度差を、前記第２熱処理工程の前の前記第３半導体層のアクセプタ濃度のピーク濃度と、前記第１の第２半導体層ドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度と、の濃度差よりも大きくする。かつ、前記第１の第２半導体層のドナー濃度と、前記第３半導体層のアクセプタ濃度と、がほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度を、当該第１の第２半導体層に隣接する他の前記第２半導体層との境界のドナー濃度以下に低下させる。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、前記半導体基板の他方の主面側を加熱して前記水素原子を消失させることにより、前記第１の第２半導体層のドナー濃度と、前記第３半導体層のアクセプタ濃度と、がほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度を低下させることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、前記第１の第２半導体層の、前記第３半導体層側の部分のドナー濃度を低下させることを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、前記第１の第２半導体層の、ドナー濃度の前記ピークの位置よりも前記第３半導体層側の部分のドナー濃度を低下させることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１熱処理工程では、前記ピークの位置から前記第３半導体層に向って減少するドナー濃度分布を有し、かつ前記ピークの位置から前記第３半導体層側に離れた所定位置までの第１部分のドナー濃度分布の勾配よりも、前記所定位置から前記第３半導体層側の第２部分のドナー濃度分布の勾配が緩やかな複数の前記第２半導体層を形成する。そして、前記第２熱処理工程では、前記第１の第２半導体層の前記第２部分のドナー濃度を低下させることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、前記第１の第２半導体層の前記第２部分のドナー濃度分布の勾配を、前記第２熱処理前の状態よりも急峻にして前記第２部分を消失させることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度を、当該第１の第２半導体層と、当該第１の第２半導体層に隣接する他の前記第２半導体層のうちの最も前記第３半導体層側に配置された前記第２半導体層と、の境界のドナー濃度以下に低下させることを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、前記第３半導体層のアクセプタ濃度のピーク濃度と、前記第１の第２半導体層ドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度と、の濃度差が５倍以上となるようにドナー濃度を低下させることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、前記第３半導体層のアクセプタ濃度のピーク値濃度と、前記第１の第２半導体層ドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界のキャリア濃度当該ドナー濃度または当該アクセプタ濃度と、の濃度差が５倍以上となるようにドナー濃度を低下させることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２注入工程では、前記第１の第２半導体層のドナー濃度のピーク濃度以上のアクセプタ濃度のピーク濃度を有する前記第３半導体層を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上記の発明において、前記第２熱処理工程では、前記第１の第２半導体層ドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度を、前記第１半導体層のドナー濃度程度まで低下させることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の主面側に、おもて面素子構造が設けられている。前記第１半導体層の他方の主面側の表面層に、第１導電型の複数の第２半導体層が設けられている。前記第２半導体層は、前記第１半導体層よりもドナー濃度が高く、かつそれぞれ前記第１半導体層の他方の主面側から異なる深さにドナー濃度のピークを有する。さらに、各前記第２半導体層は、各々の前記ピークの位置から第３半導体層に向って減少するドナー濃度分布を有する。最も前記第３半導体層側に配置された前記第２半導体層（以下「第１の第２半導体層」という）以外の前記第２半導体層は、各々の前記ピークの位置から前記第３半導体層側に離れた所定位置までの第１部分のドナー濃度分布の勾配よりも、前記所定位置から前記第３半導体層側の第２部分のドナー濃度分布の勾配が緩やかである。前記第１の第２半導体層の前記第３半導体層側の部分のドナー濃度分布の勾配は、前記第２部分のドナー濃度分布の勾配よりも急峻である。前記第１の第２半導体層のドナー濃度と、前記第３半導体層のアクセプタ濃度と、がほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度は、当該第１の第２半導体層に隣接する他の前記第２半導体層との境界のドナー濃度以下である。前記第１半導体層の他方の主面側の表面層の、前記第２半導体層よりも浅い位置に、第２導電型の前記第３半導体層が設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第２半導体層には、前記第２部分が形成されていない。前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度は、当該第１の第２半導体層と、他の前記第２半導体層のうちの当該第１の第２半導体層に隣接する他の前記第２半導体層と、の境界のドナー濃度以下であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度は、当該第１の第２半導体層に隣接する他の前記第２半導体層のうちの最も前記第３半導体層側に配置された前記第２半導体層（以下「第２の第２半導体層」という）と、当該第２の第２半導体層に隣接する前記第２半導体層との境界のドナー濃度よりも低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第２半導体層のドナー濃度と、前記第３半導体層のアクセプタ濃度と、がほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度は、前記第１半導体層のドナー濃度以上であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第１の第２半導体層には、前記第２部分が形成されていないことを特徴とする。また、この発明にかかる半導体装置は、上記の発明において、前記第３半導体層のアクセプタ濃度のピーク濃度は、前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度の５倍以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記おもて面素子構造が第２導電型の第１半導体領域、第１導電型の第２半導体領域、ゲート絶縁膜およびゲート電極からなり、さらに第１電極および第２電極を備える。前記第１半導体領域は、前記第１半導体層の一方の主面の表面層に設けられている。前記第２半導体領域は、前記第１半導体領域の内部に設けられている。前記ゲート絶縁膜は、前記第１半導体領域の、前記第１半導体層と前記第２半導体領域との間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。前記第１電極は、前記第１半導体領域および前記第２半導体領域に接する。前記第２電極は、前記第１半導体層の他方の主面に接する。
上述した発明によれば、第３半導体層の形成後に、最も第３半導体層側の第２半導体層の、第３半導体層との境界のキャリア濃度を低下させることができる。このため、第３半導体層のキャリア濃度によらず、第３半導体層のキャリアピーク濃度と、最も第３半導体層側の第２半導体層の、第３半導体層との境界のキャリア濃度との濃度差を所定値以上確保することができる。
この発明にかかる半導体装置および半導体装置の製造方法によれば、オン電圧のばらつきを小さくすることができるという効果を奏する。
図１は、実施の形態にかかる半導体装置の構造を示す断面図である。 図２は、図１の切断線Ａ−Ａ’におけるキャリア濃度分布を示す特性図である。 図３は、図２のコレクタ側のキャリア濃度分布を拡大して示す特性図である。 図４は、実施の形態にかかる半導体装置のオン電圧のばらつきを示す特性図である。 図５は、実施の形態にかかる半導体装置の製造方法の概要を示すフローチャートである。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ、電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高キャリア濃度および低キャリア濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（半導体装置の構造）
実施の形態にかかる半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図１には、電流駆動を担う活性領域（オン状態のときに電流が流れる領域）の１つの単位セル（素子の機能単位）を示し、この単位セルに隣接するように繰り返し配置された他の単位セルや、活性領域の周囲を囲む終端耐圧構造を図示省略する。終端耐圧構造は、ｎ-型ドリフト層１の基板おもて面側の電界を緩和し耐圧を保持する領域であり、例えばガードリング、フィールドプレートおよびリサーフ等やこれらを組み合わせた耐圧構造を有する。
図１に示す半導体装置は、ｎ-型ドリフト層１のコレクタ側に、ｎ-型ドリフト層１よりもキャリア濃度の高いｎ型フィールドストップ層１０を備えたＦＳ−ＩＧＢＴである。この実施の形態においては、ｎ-型ドリフト層１によってこの発明にかかる第１導電型の第１半導体層が実現され、ｎ型フィールドストップ層１０によってこの発明にかかる第１導電型の第２半導体層が実現される。また、この実施の形態においては、ｎ-型ドリフト層１のコレクタ側によって、他方の主面が実現される。
具体的には、ｎ-型ドリフト層１となるｎ-型半導体基板（半導体チップ）のおもて面側（一方の主面側）には、ｐ型ベース領域２、トレンチ３、ゲート絶縁膜４、ゲート電極５およびｎ+型エミッタ領域６からなるＭＯＳゲート構造が設けられている。この実施の形態においては、ＭＯＳゲート構造によって、この発明にかかるおもて面素子構造が実現される。
ｐ型ベース領域２は、ｎ-型半導体基板のおもて面の表面層に設けられている。トレンチ３は、ｐ型ベース領域２を深さ方向に貫通してｎ-型ドリフト層１に達する。トレンチ３の内部には、トレンチ３の内壁に沿ってゲート絶縁膜４が設けられ、ゲート絶縁膜４の内側にゲート電極５が設けられている。
ｎ+型エミッタ領域６は、トレンチ３の側壁に設けられたゲート絶縁膜４を挟んでゲート電極５と対向するように、ｐ型ベース領域２の内部に選択的に設けられている。ｐ型ベース領域２の内部に、ｎ+型エミッタ領域６に接するようにｐ+型コンタクト領域（不図示）が選択的に設けられていてもよい。エミッタ電極８は、ｐ型ベース領域２（またはｐ+型コンタクト領域）およびｎ+型エミッタ領域６に接するとともに、層間絶縁膜７によってゲート電極５と電気的に絶縁されている。
ｎ-型半導体基板の裏面の表面層には、ｐ+型コレクタ層９が設けられている。この実施の形態においては、ｐ+型コレクタ層９によって、この発明にかかる第２導電型の第３半導体層が実現される。ｎ型フィールドストップ層１０は、ｐ+型コレクタ層９よりも基板裏面から深い位置に設けられている。ｐ+型コレクタ層９は、後述するｎ型フィールドストップ層１０を形成するための水素（Ｈ）のイオン注入（以下、水素イオン注入とする）時に水素原子が通過した領域（以下、水素透過領域とする）に設けられている。
コレクタ電極１１は、ｐ+型コレクタ層９に接する。ｎ型フィールドストップ層１０は、それぞれが、ｎ-型半導体基板の裏面から異なる深さにキャリア濃度のピーク（以下、キャリアピーク濃度とする）を有する複数のｎ型層からなる。図１においては、４つのｎ型層からなるｎ型フィールドストップ層１０を示している。ｎ型フィールドストップ層１０は、ブロード（深さ方向に幅広）なキャリア濃度プロファイルを有する。
以下、ｎ型フィールドストップ層１０が、ｎ-型半導体基板の裏面から異なる深さにキャリアピーク濃度を有する４つのｎ型層（以下、第１〜４ｎ型層とする）１０ａ〜１０ｄからなる場合を例に説明する。第１ｎ型層１０ａは、最もコレクタ側に配置され、ｐ+型コレクタ層９に接する。第２ｎ型層１０ｂは、第１ｎ型層１０ａよりもエミッタ側に配置され、第１ｎ型層１０ａに接する。第３ｎ型層１０ｃは、第２ｎ型層１０ｂよりもエミッタ側に配置され、第２ｎ型層１０ｂに接する。第４ｎ型層１０ｄは、第３ｎ型層１０ｃよりもエミッタ側に配置され、第３ｎ型層１０ｃに接する。
第１ｎ型層１０ａには、後述するテール部が形成されていない。第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界のキャリア濃度は、テール部が形成されている場合に比べて低くなっている。図１には、第１ｎ型層１０ａにテール部が形成されておらずｐ+型コレクタ層９側のキャリア濃度が低くなっている状態を、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界付近をハッチングなしとすることで示している。一方、第２〜４ｎ型層１０ｂ〜１０ｄには、それぞれ、テール部が形成されている。第２〜４ｎ型層１０ｂ〜１０ｄのテール部は、それぞれ、コレクタ側の第１〜３ｎ型層１０ａ〜１０ｃに接する。第１〜４ｎ型層１０ａ〜１０ｄの厚さは、それぞれ異なっていてもよいし、等しくてもよい。
次に、ｎ型フィールドストップ層１０（第１〜４ｎ型層１０ａ〜１０ｄ）のキャリア濃度分布について、図２〜４を参照しながら説明する。図２は、図１の切断線Ａ−Ａ’におけるキャリア濃度分布を示す特性図である。図３は、図２のコレクタ側のキャリア濃度分布を拡大して示す特性図である。図４は、実施の形態にかかる半導体装置のオン電圧のばらつきを示す特性図である。図３には、図２の基板裏面（ｐ+型コレクタ層９とコレクタ電極１１との接合界面）から第２ｎ型層１０ｂのテール部付近までの深さ（矢印２１で示す部分）のキャリア濃度分布を示す。
また、図２，３には、後述する実施の形態にかかる半導体装置の製造方法におけるレーザーアニール前後（レーザーアニールなし・レーザーアニールあり）のキャリア濃度分布を示す。「レーザーアニールなし」は、レーザーアニール前の状態であり、製造途中のｎ型フィールドストップ層１０のキャリア濃度分布である。「レーザーアニールあり」は、レーザーアニール後の状態であり、装置（製品）完成時のｎ型フィールドストップ層１０のキャリア濃度分布である。以下、製品完成時のｎ型フィールドストップ層１０のキャリア濃度分布について説明する。
図２，３に示すように、ｎ型フィールドストップ層１０の第１〜４ｎ型層１０ａ〜１０ｄは、それぞれ、ｎ-型半導体基板の裏面から異なる深さにキャリアピーク濃度Ｃnpk1〜Ｃnpk4を有し、当該キャリアピーク濃度Ｃnpk1〜Ｃnpk4となる深さ位置（以下、ピーク位置とする）２０ａ〜２０ｄからコレクタ側およびエミッタ側に向って低くなるキャリア濃度分布を有する。第１〜４ｎ型層１０ａ〜１０ｄは、コレクタ側に配置されるほどキャリアピーク濃度Ｃnpk1〜Ｃnpk4が高くなっている（Ｃnpk1＞Ｃnpk2＞Ｃnpk3＞Ｃnpk4）。すなわち、第１〜４ｎ型層１０ａ〜１０ｄのキャリアピーク濃度Ｃnpk1〜Ｃnpk4のうち、最もコレクタ側に配置された第１ｎ型層１０ａのキャリアピーク濃度Ｃnpk1が最も高い。
第１ｎ型層１０ａのキャリアピーク濃度Ｃnpk1は、例えば、ｐ+型コレクタ層９のキャリアピーク濃度Ｃppk以下である（Ｃppk／Ｃnpk1≧１）。ｐ+型コレクタ層９のキャリアピーク濃度Ｃppkが第１ｎ型層１０ａのキャリアピーク濃度Ｃnpk1未満である場合、コレクタ電極１１とのオーミックコンタクトは確保可能であるが、正孔の注入効率が低くなりすぎることでＩＧＢＴとして動作しない虞があるからである。
ｐ+型コレクタ層９のキャリアピーク濃度Ｃppkと、第１ｎ型層１０ａのキャリアピーク濃度Ｃnpk1との濃度差Ｃpn1を適宜設定することにより、コレクタ側からの正孔の注入効率を抑制する。具体的には、例えば、ｐ+型コレクタ層９のキャリアピーク濃度Ｃppkを低くして、ｐ+型コレクタ層９のキャリアピーク濃度Ｃppkと、第１ｎ型層１０ａのキャリアピーク濃度Ｃnpk1との濃度差Ｃpn1を小さくすることで高速スイッチングとすることができる。
また、第１ｎ型層１０ａのキャリアピーク濃度Ｃnpk1は、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａのキャリア濃度Ｃn1aの１０倍以上程度であることが好ましい（Ｃnpk1／Ｃn1a≧１０）。その理由は、さらに高速スイッチングとすることができるからである。第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａとは、第１ｎ型層１０ａのキャリア濃度（ドナー濃度）Ｃn1aとｐ+型コレクタ層９のキャリア濃度（アクセプタ濃度）とがほぼ等しい深さ位置である。
第１ｎ型層１０ａのピーク位置２０ａの基板裏面からの深さは、小型化のためにｎ-型半導体基板の厚さを薄くすることを考慮し、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａから可能な限り離れていることが好ましい。その理由は、オン電圧のばらつきΔＶｏｎを低減させることができるからである。
第２〜４ｎ型層１０ｂ〜１０ｄには、それぞれテール部が形成されている。第２〜４ｎ型層１０ｂ〜１０ｄのテール部は、それぞれコレクタ側の第１〜３ｎ型層１０ａ〜１０ｃに接する。テール部とは、ピーク位置よりもコレクタ側に所定幅離れた変曲点（濃度勾配の変化点）からコレクタ側に向って裾を引くように緩やかな勾配でキャリア濃度が減少している部分である。
具体的には、テール部とは、ｎ型層の、ピーク位置を中心（平均値）とし当該ピーク位置からコレクタ側に向ってガウス分布曲線をなして減少するキャリア濃度分布の変曲点（＝ピーク位置からコレクタ側に標準偏差σ分浅い位置）からコレクタ側に隣接するｎ型層までの部分である。テール部のキャリア濃度分布の勾配は、ピーク位置から変曲点まで（ピーク位置とテール部との間）のキャリア濃度分布の勾配よりも緩やかにコレクタ側に減少している。
第１ｎ型層１０ａと第２ｎ型層１０ｂのテール部との境界１２ｂのキャリア濃度Ｃn2は、第１ｎ型層１０ａのキャリアピーク濃度Ｃnpk1よりも低く、かつ、第２ｎ型層１０ｂと第３ｎ型層１０ｃのテール部との境界１２ｃのキャリア濃度Ｃn3よりも高い。第２ｎ型層１０ｂと第３ｎ型層１０ｃのテール部との境界１２ｃのキャリア濃度Ｃn3は、第３ｎ型層１０ｃと第４ｎ型層１０ｄのテール部との境界１２ｄのキャリア濃度Ｃn4よりも高い。第３ｎ型層１０ｃと第４ｎ型層１０ｄのテール部との境界１２ｄのキャリア濃度Ｃn4は、第４ｎ型層１０ｄとｎ-型ドリフト層１との境界１２ｅのキャリア濃度（すなわちｎ-型ドリフト層１のキャリア濃度Ｃn5）よりも高い（Ｃnpk1＞Ｃn2＞Ｃn3＞Ｃn4＞Ｃn5）。
第１ｎ型層１０ａには、テール部は形成されていない。すなわち、第１ｎ型層１０ａの、ピーク位置２０ａからコレクタ側の部分２２のキャリア濃度は、ピーク位置２０ａからコレクタ側へ向ってほぼ一定の勾配で減少している。第１ｎ型層１０ａの、ピーク位置２０ａからコレクタ側の部分２２とは、第１ｎ型層１０ａの、ピーク位置２０ａからｐ+型コレクタ層９との境界１２ａまでの部分である。第１ｎ型層１０ａの、ピーク位置２０ａからコレクタ側の部分２２のキャリア濃度分布の勾配は、第２〜４ｎ型層１０ｂ〜１０ｄのテール部の勾配よりも急峻となっている。
また、第１ｎ型層１０ａの、ピーク位置２０ａからコレクタ側の部分２２のキャリア濃度分布の勾配は、レーザーアニールなしの状態における第１ｎ型層１０ａのテール部３３のキャリア濃度分布の勾配よりも急峻となっている。レーザーアニールなしの状態において、第１ｎ型層１０ａのテール部３３とは、第１ｎ型層１０ａの、ピーク位置２０ａよりもコレクタ側に所定幅離れた変曲点３１からｐ+型コレクタ層９との境界１２ｆまでの部分である。第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａのキャリア濃度Ｃn1aは、レーザーアニールなしの状態における第１ｎ型層１０ａのテール部３３の、ｐ+型コレクタ層９との境界１２ｆのキャリア濃度Ｃn1bよりも低い（Ｃn1a＜Ｃn1b）。
また、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａのキャリア濃度Ｃn1aは、第１ｎ型層１０ａと第２ｎ型層１０ｂのテール部との境界１２ｂのキャリア濃度Ｃn2以下程度であることが好ましい（Ｃn1a≦Ｃn2）。その理由は、ｐ+型コレクタ層９のキャリアピーク濃度Ｃppkと、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界のキャリア濃度Ｃn1aとの濃度差Ｃpn2（＝Ｃppk／Ｃn1a）を大きくすることができるからである。
これにより、ｐ+型コレクタ層９のキャリアピーク濃度Ｃppkを低くして高速スイッチング化を図った場合においても、オン電圧のばらつきΔＶｏｎを小さくすることができる。高速スイッチング化を図った場合のｐ+型コレクタ層９のキャリアピーク濃度Ｃppkは、例えば１０15／ｃｍ3台以上１０17／ｃｍ3台以下（好ましくは１０17／ｃｍ 3 以下）程度である。
具体的には、ｐ+型コレクタ層９のキャリアピーク濃度Ｃppkは、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａのキャリア濃度Ｃn1aの例えば５倍以上程度（Ｃppk／Ｃn1a≧５）、好ましくは例えば１０倍以上程度とすることがよい（Ｃppk／Ｃn1a≧１０）。このようにｐ+型コレクタ層９のキャリアピーク濃度Ｃppkと、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａのキャリア濃度Ｃn1aとの濃度差Ｃpn2を設定することにより、図４に示すようにオン電圧のばらつきΔＶｏｎを例えば５％以下程度に抑制することができる。ｐ+型コレクタ層９のキャリアピーク濃度Ｃppkと、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａのキャリア濃度Ｃn1aとの濃度差Ｃpn2の上限値は、例えば、上述したようにスイッチング速度を考慮して決定すればよい。
また、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａのキャリア濃度Ｃn1aは、バルク基板の不純物濃度（すなわちｎ-型ドリフト層１のキャリア濃度Ｃn5）程度まで低減可能である。バルク基板とは、チョクラルスキー法やフロートゾーン法など一般的な結晶成長法によって成長させたバルク単結晶シリコン基板である。すなわち、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａのキャリア濃度Ｃn1aは、第１ｎ型層１０ａと第２ｎ型層１０ｂのテール部との境界１２ｂのキャリア濃度Ｃn2や、第２ｎ型層１０ｂと第３ｎ型層１０ｃのテール部との境界１２ｃのキャリア濃度Ｃn3、第３ｎ型層１０ｃと第４ｎ型層１０ｄのテール部との境界１２ｄのキャリア濃度Ｃn4よりも低くてもよい。
（半導体装置の製造方法）
次に、実施の形態にかかる半導体装置の製造方法について説明する。図５は、実施の形態にかかる半導体装置の製造方法の概要を示すフローチャートである。まず、ｎ-型ドリフト層１となるｎ-型半導体基板（半導体ウエハ）のおもて面側に、一般的な方法によりＭＯＳゲート構造、層間絶縁膜７、エミッタ電極８、終端耐圧構造（不図示）およびパッシベーション膜（不図示）などからなるおもて面素子構造を形成する（ステップＳ１）。次に、ｎ-型半導体基板を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する（ステップＳ２）。
次に、ｎ-型半導体基板の裏面側からの水素イオン注入により、ｎ-型ドリフト層１の内部のｎ型フィールドストップ層１０を形成する（ステップＳ３）。この実施の形態においては、ステップＳ３の工程によって、この発明にかかる第１注入工程が実現される。ステップＳ３においては、異なる加速電圧で複数回の水素イオン注入を行い、各水素イオン注入の注入深さ（すなわち水素イオン注入の飛程Ｒｐ）の位置をそれぞれキャリアピーク濃度Ｃnpk1〜Ｃnpk4のピーク位置２０ａ〜２０ｄとする第１〜４ｎ型層１０ａ〜１０ｄを形成する。水素イオン注入の注入深さは、後述するｐ+型コレクタ層９を活性化させるためのレーザーアニール工程において基板裏面から照射するレーザーの侵入深さよりも深い。
具体的には、ステップＳ３の水素イオン注入は、例えばプロトン注入（プロトン照射）であってもよい。プロトン照射により、ｎ-型ドリフト層１となるｎ-型半導体基板の裏面から所定深さに欠陥（空孔（Ｖ））の層が形成される。この欠陥に照射した水素原子とｎ-型半導体基板中の酸素（Ｏ）原子とが結合して複合欠陥（ＶＯＨ欠陥）が生じる。このＶＯＨ欠陥が電子を供給するドナー（水素ドナー）として作用するため、ＶＯＨ欠陥の層がｎ型フィールドストップ層１０として機能する。
次に、ＶＯＨ欠陥密度を増加させて水素ドナー濃度（ＶＯＨ欠陥濃度）を高めるための炉アニール（第１熱処理）を行う（ステップＳ４）。この実施の形態においては、ステップＳ４の工程によって、この発明にかかる第１熱処理工程が実現される。ステップＳ４の炉アニールにより、水素ドナー生成が促進され、ｎ-型ドリフト層１の内部にｎ-型半導体基板のキャリア濃度Ｃn5より高いキャリアピーク濃度Ｃnpk1〜Ｃnpk4を持つドナー層が形成される。このドナー層が第１〜４ｎ型層１０ａ〜１０ｄである。
また、ステップＳ３，Ｓ４の水素イオン注入および炉アニールにより、基板裏面からｎ型フィールドストップ層１０よりも浅い領域（コレクタ側）に、水素イオン注入前、すなわち、製造工程投入前のｎ-型半導体基板（バルク基板）の水素濃度以上の水素濃度を有する水素透過領域（不図示）が形成される。この水素透過領域は、ドナー化されていてもよい。
ここまでの工程により、第１〜４ｎ型層１０ａ〜１０ｄのキャリア濃度分布は、図２，３のレーザーアニールなしの状態のキャリア濃度分布となる。すなわち、第１〜４ｎ型層１０ａ〜１０ｄのすべてにテール部３３が形成されている。そして、第１ｎ型層１０ａのテール部３３の、ｐ+型コレクタ層９との境界１２ｆのキャリア濃度Ｃn1bは、第２〜４ｎ型層１０ｂ〜１０ｄのテール部とこれらのコレクタ側にそれぞれ隣接する第１〜３ｎ型層１０ａ〜１０ｃとの境界１２ｂ〜１２ｄのキャリア濃度Ｃn2〜Ｃn4よりも高くなっている（Ｃn1b＞Ｃn2＞Ｃn3＞Ｃn4）。
次に、ｎ-型半導体基板の研削後の裏面側から例えばボロンなどのｐ型不純物をイオン注入（以下、ｐ型不純物イオン注入とする）することにより、ｎ-型半導体基板の裏面の表面層の、ｎ型フィールドストップ層１０よりも浅い位置にｐ+型コレクタ層９を形成する（ステップＳ５）。具体的には、基板裏面の水素透過領域にｐ+型コレクタ層９を形成する。この実施の形態においては、ステップＳ５の工程によって、この発明にかかる第２注入工程が実現される。
次に、ｎ-型半導体基板の裏面から所定の侵入深さでレーザーを照射してレーザーアニール（第２熱処理）を行う（ステップＳ６）。このレーザーアニールによりｐ+型コレクタ層９を活性化させるとともに、第１ｎ型層１０ａのテール部３３の、ｐ+型コレクタ層９との境界１２ｆ付近のキャリア濃度Ｃn1bを低下させる。この実施の形態においては、ステップＳ６の工程によって、この発明にかかる第２熱処理工程が実現される。
具体的には、レーザー照射面（基板裏面）から比較的浅い例えば２μｍ以上３μｍ以下程度の深さまでの部分を１０００℃以上程度（例えばシリコン（Ｓｉ）の融点１４１６℃程度）に加熱して部分的に溶融して水素ドナー（ＶＯＨ欠陥）を消失させて、当該加熱部分におけるキャリア濃度を低下させる。このとき、ｐ+型コレクタ層９のキャリアピーク濃度Ｃppkと、レーザーアニール後の第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界のキャリア濃度Ｃn1aとの濃度差Ｃpn2が上記範囲内となるように、第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界１２ａ付近のキャリア濃度を低下させる。これによって、第１ｎ型層１０ａの、ピーク位置２０ａからコレクタ側の部分２２のキャリア濃度分布の勾配は、レーザーアニール前（レーザーアニールなし）よりも急峻になる。
より具体的には、例えば、第１ｎ型層１０ａのテール部３３を消失させて、第１ｎ型層１０ａのテール部３３を消失させた部分のキャリア濃度分布の勾配をレーザーアニール前よりも急峻にする。第１ｎ型層１０ａのテール部３３を消失させた部分のキャリア濃度分布の勾配は、ｐ+型コレクタ層９のキャリアピーク濃度Ｃppkと、レーザーアニール後の第１ｎ型層１０ａの、ｐ+型コレクタ層９との境界のキャリア濃度Ｃn1aとの濃度差Ｃpn2が上記範囲内にあればよく、適宜設定可能である。例えば、第１ｎ型層１０ａのテール部３３を消失させた部分のキャリア濃度分布の勾配は、レーザーアニール前の状態のピーク位置２０ａから変曲点３１までの部分３２のキャリア濃度分布の勾配とほぼ同程度であってもよい。
ステップＳ６においては、例えば、水素ドナーを消失させることができる５００℃以上程度に、レーザー照射面から比較的浅い部分を加熱可能な条件でレーザーアニールを行えばよい。また、レーザー照射面から第１ｎ型層１０ａのピーク位置２０ａ以上の深い部分における水素ドナーが消失しないように、例えば、１００ｎｓ程度の短時間でレーザーアニールを行う。
ここまでの工程により、第１ｎ型層１０ａのキャリア濃度分布は、図２，３のレーザーアニールありの状態のキャリア濃度分布になる。第２〜４ｎ型層１０ｂ〜１０ｄのキャリア濃度分布は、レーザーアニール前後でほぼ変化しない。次に、裏面電極としてｐ+型コレクタ層９に接するコレクタ電極１１を形成する（ステップＳ７）。その後、半導体ウエハをチップ状にダイシング（切断）することにより、図１に示すＩＧＢＴが完成する。
以上、説明したように、実施の形態によれば、水素イオン注入によりｎ型フィールドストップ層を形成するため、その後のレーザーアニールにより基板裏面の比較的浅い部分の水素原子を消失させてｎ型フィールドストップ層のキャリア濃度を低下させることができる。これにより、高速スイッチング化を図るためにキャリア濃度の低いｐ+型コレクタ層を形成する場合であっても、ｐ+型コレクタ層の形成後に、レーザーアニールによりｎ型フィールドストップ層のキャリア濃度を低下させることができる。すなわち、ｐ+型コレクタ層のキャリア濃度によらず、ｐ+型コレクタ層のキャリアピーク濃度と、最もコレクタ側のｎ型層の、ｐ+型コレクタ層との境界のキャリア濃度との濃度差を所定値以上確保することができる。したがってオン電圧のばらつきを低減させることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、４つのｎ型層からなるｎ型フィールドストップ層を設けた場合を例に説明しているが、ｎ型フィールドストップ層を構成するｎ型層が２つや３つ、または５つ以上であっても同様の効果を奏する。
また、１つのｎ型層からなるｎ型フィールドストップ層を設ける場合であっても、ｎ型フィールドストップ層を形成するための水素イオン注入および炉アニール後に、ｎ型フィールドストップ層の、基板裏面から比較的浅い部分のキャリア濃度を低下させる場合には、本発明を適用可能である。また、上述した実施の形態では、トレンチゲート型ＩＧＢＴを例に説明しているが、本発明はプレーナゲート型ＩＧＢＴにも適用可能である。
以上のように、この発明にかかる半導体装置および半導体装置の製造方法は、ｎ型フィールドストップ層を備えた半導体装置に有用であり、特に基板裏面から深い位置にｎ型フィールドストップ層を配置したＩＧＢＴに適している。
１ ｎ-型ドリフト層
２ ｐ型ベース領域
３ トレンチ
４ ゲート絶縁膜
５ ゲート電極
６ ｎ+型エミッタ領域
７ 層間絶縁膜
８ エミッタ電極
９ ｐ+型コレクタ層
１０ ｎ型フィールドストップ層
１０ａ 第１ｎ型層
１０ｂ 第２ｎ型層
１０ｃ 第３ｎ型層
１０ｄ 第４ｎ型層
１１ コレクタ電極
１２ａ レーザーアニール後の第１ｎ型層の、ｐ+型コレクタ層との境界
１２ｂ 第１ｎ型層と第２ｎ型層のテール部との境界
１２ｃ 第２ｎ型層と第３ｎ型層のテール部との境界
１２ｄ 第３ｎ型層と第４ｎ型層のテール部との境界
１２ｅ 第４ｎ型層とｎ-型ドリフト層との境界
１２ｆ レーザーアニール前の第１ｎ型層のテール部の、ｐ+型コレクタ層との境界
２０ａ 第１ｎ型層のピーク位置
２０ｂ 第２ｎ型層のピーク位置
２０ｃ 第３ｎ型層のピーク位置
２０ｄ 第４ｎ型層のピーク位置
２２ レーザーアニール後の第１ｎ型層の、ピーク位置からコレクタ側の部分
３１ レーザーアニール前の第１ｎ型層の変曲点
３２ レーザーアニール前の第１ｎ型層の、ピーク位置から変曲点までの部分
３３ レーザーアニール前の第１ｎ型層のテール部
Ｃn1a レーザーアニール後の第１ｎ型層の、ｐ+型コレクタ層との境界のキャリア濃度
Ｃn1b レーザーアニール前の第１ｎ型層のテール部の、ｐ+型コレクタ層との境界のキャリア濃度
Ｃn2 第１ｎ型層と第２ｎ型層のテール部との境界のキャリア濃度
Ｃn3 第２ｎ型層と第３ｎ型層のテール部との境界のキャリア濃度
Ｃn4 第３ｎ型層と第４ｎ型層のテール部との境界のキャリア濃度
Ｃn5 ｎ-型ドリフト層のキャリア濃度
Ｃnpk1 第１ｎ型層のキャリアピーク濃度
Ｃnpk2 第２ｎ型層のキャリアピーク濃度
Ｃnpk3 第３ｎ型層のキャリアピーク濃度
Ｃnpk4 第４ｎ型層のキャリアピーク濃度
Ｃpn1 ｐ+型コレクタ層のキャリアピーク濃度と、第１ｎ型層のキャリアピーク濃度との濃度差（＝Ｃppk／Ｃnpk1）
Ｃpn2 ｐ+型コレクタ層のキャリアピーク濃度と、第１ｎ型層の、ｐ+型コレクタ層との境界のキャリア濃度との濃度差（＝Ｃppk／Ｃn1a）
Ｃppk ｐ+型コレクタ層のキャリアピーク濃度

Claims (18)

  1. 第１導電型の第１半導体層の一方の主面側に設けられたおもて面素子構造と、前記第１半導体層の他方の主面側の表面層に設けられた、前記第１半導体層よりもドナー濃度の高い第１導電型の第２半導体層と、前記第１半導体層の他方の主面側の表面層の、前記第２半導体層よりも浅い位置に設けられた第２導電型の第３半導体層と、を備えた半導体装置の製造方法であって、
    前記第１半導体層となる第１導電型の半導体基板の他方の主面側から水素原子を注入し、前記半導体基板の他方の主面側の表面層に、それぞれ前記半導体基板の他方の主面側から異なる深さにドナー濃度のピークを有する第１導電型の複数の前記第２半導体層を形成する第１注入工程と、
    第１熱処理により前記水素原子のドナー化を促進させる第１熱処理工程と、
    前記第１熱処理工程の後、前記半導体基板の他方の主面側から第２導電型不純物を注入し、前記半導体基板の他方の主面側の表面層の、前記第２半導体層よりも浅い位置に第２導電型の前記第３半導体層を形成する第２注入工程と、
    前記半導体基板の他方の主面側からのレーザー照射による第２熱処理により前記半導体基板を局所的に加熱し、前記第３半導体層を活性化させるとともに、最も前記第３半導体層側に配置された前記第２半導体層（以下「第１の第２半導体層」という）の、前記第３半導体層側の部分のドナー濃度を前記第２熱処理の前よりも低下させる第２熱処理工程と、
    を含み、
    前記第２熱処理工程では、
    前記第３半導体層のアクセプタ濃度のピーク濃度と、前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度と、の濃度差を、前記第２熱処理工程の前の前記第３半導体層のアクセプタ濃度のピーク濃度と、前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度と、の濃度差よりも大きくし、
    かつ、前記第１の第２半導体層のドナー濃度と、前記第３半導体層のアクセプタ濃度と、がほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度を、当該第１の第２半導体層に隣接する他の前記第２半導体層との境界のドナー濃度以下に低下させることを特徴とする半導体装置の製造方法。
  2. 前記第２熱処理工程では、前記半導体基板の他方の主面側を加熱して前記水素原子を消失させることにより、前記第１の第２半導体層のドナー濃度と、前記第３半導体層のアクセプタ濃度と、がほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度を低下させることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２熱処理工程では、前記第１の第２半導体層の、前記第３半導体層側の部分のドナー濃度を低下させることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２熱処理工程では、前記第１の第２半導体層の、ドナー濃度の前記ピークの位置よりも前記第３半導体層側の部分のドナー濃度を低下させることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第１熱処理工程では、前記ピークの位置から前記第３半導体層に向って減少するドナー濃度分布を有し、かつ前記ピークの位置から前記第３半導体層側に離れた所定位置までの第１部分のドナー濃度分布の勾配よりも、前記所定位置から前記第３半導体層側の第２部分のドナー濃度分布の勾配が緩やかな複数の前記第２半導体層を形成し、
    前記第２熱処理工程では、前記第１の第２半導体層の前記第２部分のドナー濃度を低下させることを特徴とする請求項３または４に記載の半導体装置の製造方法。
  6. 前記第２熱処理工程では、前記第１の第２半導体層の前記第２部分のドナー濃度分布の勾配を、前記第２熱処理前の状態よりも急峻にして前記第２部分を消失させることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第２熱処理工程では、前記第３半導体層のアクセプタ濃度のピーク濃度と、前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度と、の濃度差が５倍以上となるようにドナー濃度を低下させることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記第２熱処理工程では、前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度を、当該第１の第２半導体層と、当該第１の第２半導体層に隣接する他の前記第２半導体層のうちの最も前記第３半導体層側に配置された前記第２半導体層と、の境界のドナー濃度以下に低下させることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
  9. 前記第２熱処理工程では、前記第３半導体層のアクセプタ濃度のピーク濃度と、前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度と、の濃度差が５倍以上となるようにドナー濃度を低下させることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
  10. 前記第２注入工程では、前記第１の第２半導体層のドナー濃度のピーク濃度以上のアクセプタ濃度のピーク濃度を有する前記第３半導体層を形成することを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。
  11. 前記第２熱処理工程では、前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度を、前記第１半導体層のドナー濃度程度まで低下させることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置の製造方法。
  12. 第１導電型の第１半導体層の一方の主面側に設けられたおもて面素子構造と、
    前記第１半導体層の他方の主面側の表面層に設けられた、前記第１半導体層よりもドナー濃度が高く、かつそれぞれ前記第１半導体層の他方の主面側から異なる深さにドナー濃度のピークを有する第１導電型の複数の第２半導体層と、
    前記第１半導体層の他方の主面側の表面層の、前記第２半導体層よりも浅い位置に設けられた第２導電型の第３半導体層と、
    を備え、
    各前記第２半導体層は、各々の前記ピークの位置から前記第３半導体層に向って減少するドナー濃度分布を有し、
    最も前記第３半導体層側に配置された前記第２半導体層（以下「第１の第２半導体層」という）以外の前記第２半導体層は、各々の前記ピークの位置から前記第３半導体層側に離れた所定位置までの第１部分のドナー濃度分布の勾配よりも、前記所定位置から前記第３半導体層側の第２部分のドナー濃度分布の勾配が緩やかであり、
    前記第１の第２半導体層の前記第３半導体層側の部分のドナー濃度分布の勾配は、前記第２部分のドナー濃度分布の勾配よりも急峻であり、
    前記第１の第２半導体層のドナー濃度と、前記第３半導体層のアクセプタ濃度と、がほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度は、当該第１の第２半導体層に隣接する他の前記第２半導体層との境界のドナー濃度以下であることを特徴とする半導体装置。
  13. 前記第１の第２半導体層には、前記第２部分が形成されておらず、
    前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度は、当該第１の第２半導体層と、他の前記第２半導体層のうちの当該第１の第２半導体層に隣接する前記第２半導体層と、の境界のドナー濃度以下であることを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度は、当該第１の第２半導体層に隣接する他の前記第２半導体層のうちの最も前記第３半導体層側に配置された前記第２半導体層（以下「第２の第２半導体層」という）と、当該第２の第２半導体層に隣接する前記第２半導体層との境界のドナー濃度よりも低いことを特徴とする請求項１２または１３に記載の半導体装置。
  15. 前記第１の第２半導体層のドナー濃度と、前記第３半導体層のアクセプタ濃度と、がほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度は、前記第１半導体層のドナー濃度以上であることを特徴とする請求項１２または１３に記載の半導体装置。
  16. 前記第１の第２半導体層には、前記第２部分が形成されていないことを特徴とする請求項１５に記載の半導体装置。
  17. 前記第３半導体層のアクセプタ濃度のピーク濃度は、前記第１の第２半導体層のドナー濃度と前記第３半導体層のアクセプタ濃度とがほぼ等しい濃度の深さ位置となる境界の当該ドナー濃度または当該アクセプタ濃度の５倍以上であることを特徴とする請求項１２、１３、１５、１６のいずれか一つに記載の半導体装置。
  18. 前記おもて面素子構造は、
    前記第１半導体層の一方の主面の表面層に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に設けられた第１導電型の第２半導体領域と、
    前記第１半導体領域の、前記第１半導体層と前記第２半導体領域との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、からなり、
    前記第１半導体領域および前記第２半導体領域に接する第１電極と、
    前記第１半導体層の他方の主面に接する第２電極と、
    をさらに備えることを特徴とする請求項１２、１３、１５、１６のいずれか一つに記載の半導体装置。
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