CN106062961B - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

n型场截止层包括在不同深度具有载流子峰值浓度Cnpk1~Cnpk4的第一~第四n型层(10a~10d),最靠近集电侧的第一n型层(10a)的载流子峰值浓度Cnpk1最高。p+型集电层(9)的载流子峰值浓度Cppk为第一n型层(10a)的与p+型集电层(9)的边界(12a)的载流子浓度Cn1a的5倍以上。第一n型层(10a)的从峰值位置(20a)起的集电侧的部分(22)的载流子浓度分布的斜度比第二~第四n型层(10b~10d)的尾部的斜度陡峭。第一n型层(10a)的与p+型集电层(9)的边界(12a)的载流子浓度Cn1a为第一n型层(10a)与第二n型层(10b)的尾部的边界(12b)的载流子浓度Cn2以下。由此,能够减小导通电压的偏差。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
以往,公知有在漂移层的集电侧具备与漂移层相比载流子浓度高并且与漂移层同一导电型的场截止(FS:Field Stop)层的IGBT(Insulated Gated Bipolar Transistor:绝缘栅型双极晶体管)。场截止层具有开启(turn on)时抑制从发射极侧向集电侧延伸的耗尽层的扩张,并且增加残存于集电侧的载流子的功能。另外,通过设置场截止层,能够进行从集电侧向漂移层的载流子的注入控制,因此在减薄漂移层的厚度而实现低导通电压化的情况下也能够维持耐压。
作为具备该场截止层的IGBT(以下,称作FS-IGBT),以往提出有如下装置,该装置具备场截止层,该场截止层具有与漂移层的载流子浓度相比高的浓度峰值并且从该浓度峰值起向集电侧以及发射极侧载流子浓度变低的载流子浓度分布(例如,参照下述专利文献1(第三页右下栏第16~20行、第四页右上栏第5~11行、图1、图2)。)。在下述专利文献1中,场截止层的载流子浓度在与漂移层的边界面处与漂移层的载流子浓度相等,并以从与漂移层的边界面起向集电侧变高的方式表示峰值,并且从该峰值起向集电层缓缓减少。
作为形成具有这样的载流子浓度分布的场截止层的方法,以往公知有使用质子的施主化的效应形成场截止层的方法。在该方法中,通过质子照射,在从成为n-型漂移层的n-型半导体基板的背面起算的规定深度形成缺陷(空位(V))的层。照射到该缺陷的氢(H)原子和n-型半导体基板中的氧(O)原子结合,产生复合缺陷(VOH(Vacancy-Oxide-Hydrogen:空位-氧化-氢)缺陷)。该VOH缺陷作为供给电子的施主(以下,称作氢施主)而发挥作用,因此VOH缺陷的层作为n型场截止层而发挥功能。
并且,在上述的半导体装置中,通过在质子照射后进行热处理,能够增加VOH缺陷密度,提高氢施主浓度(VOH缺陷浓度)。用于提高该氢施主浓度的活性化工序可以通过400℃以下的低温退火来实现。因此,例如,在通过研磨使产品厚度变薄而成的薄型IGBT、薄型二极管的制作(制造)中,可以大幅度地缩短使半导体晶片的厚度变薄后的工序。另外,通过加速电压的不同的多次质子照射,能够形成由分别在不同深度具有载流子浓度的峰值的多个n型层构成的宽(深度方向的载流子浓度曲线宽度宽)的n型场截止层(例如,参照下述专利文献2。)。
另外,以往,作为利用质子照射进行的n型场截止层的形成方法,提出有如下方法:从半导体晶片的背面照射质子,并且同时照射两种不同波长的激光,从而形成使用了质子的施主化效应的n型场截止层之后,在半导体晶片的背面侧的、质子通过了的区域(以下,称作质子透过区域)形成p+型集电层(例如,参照下述专利文献3。)。在记载于下述专利文献3的技术中,n型场截止层的、靠近与p+型集电层之间的pn结的部分(尾部)的载流子浓度变得高于n-型漂移层的载流子浓度。
现有技术文献
专利文献
专利文献1:日本专利公开昭64-082563号公报
专利文献2:美国专利申请公开第2008/0001257号说明书
专利文献3:日本专利公开2009-176892号公报
发明内容
技术问题
然而,通过用于形成n型场截止层的质子照射,质子一旦通过了的基板背面侧的区域(质子透过区域)容易被氢施主化。因此,为了形成宽的n型场截止层,进行加速电压不同的多次质子照射的情况下,在构成宽的n型场截止层的多个n型层之中,最接近集电侧的n型层的载流子浓度变高。在该最接近集电侧的n型层的、与集电层的边界附近的载流子浓度高的情况下,在使IGBT的开关速度高速化时产生以下的问题。
即,在使IGBT的开关速度高速化中,为了抑制来自集电侧的空穴(hole)的注入效率,需要降低p+型集电层的载流子浓度,但存在在降低了p+型集电层的载流子浓度的情况下,由于与最接近集电侧的n型层的载流子浓度差变小,因此导通电压的偏差变大的问题。
另外,即使在通过磷(P)、硒(Se)等n型杂质的离子注入来形成n型场截止层的情况下,n型场截止层的、与集电层的边界附近的载流子浓度变高,因此产生相同的问题。
本发明的目的在于,为了消除上述以往技术引起的问题点,提供能够减小导通电压的偏差的半导体装置以及半导体装置的制造方法。
技术方案
为了解决上述课题,实现本发明的目的,本发明的半导体装置的制造方法是具备正面元件结构、第一导电型的第二半导体层和第二导电型的第三半导体层的半导体装置的制造方法,其具有以下特征。上述正面元件结构设于第一导电型的第一半导体层的一侧的主面侧。上述第二半导体层设于上述第一半导体层的另一侧的主面的表面层。上述第二半导体层的载流子浓度比上述第一半导体层的载流子浓度高。上述第三半导体层设于上述第一半导体层的另一侧的主面的表面层的比上述第二半导体层浅的位置。首先进行第一注入工序,其将氢原子从成为上述第一半导体层的第一导电型的半导体基板的另一侧的主面侧注入,在上述半导体基板的另一侧的主面的表面层形成分别在从上述半导体基板的另一侧的主面起算的不同深度具有载流子浓度的峰值的第一导电型的多个上述第二半导体层。接着,进行第一热处理工序,其通过第一热处理促进上述氢原子的施主化。接着,进行第二注入工序,其在上述第一热处理工序之后,将第二导电型杂质从上述半导体基板的另一侧的主面侧注入,在上述半导体基板的另一侧的主面的表面层的比上述第二半导体层浅的位置形成第二导电型的上述第三半导体层。接着,进行第二热处理工序,其通过第二热处理对上述半导体基板进行局部地加热,使上述第三半导体层活性化,并且使最靠近上述第三半导体层侧配置的上述第二半导体层的与上述第三半导体层的边界的载流子浓度降低。在上述第二热处理工序中,以使上述第三半导体层的载流子浓度的峰值的浓度相对于最靠近上述第三半导体层侧配置的上述第二半导体层的、与上述第三半导体层的边界的载流子浓度在规定值以上的方式降低载流子浓度。
另外,本发明的半导体装置的制造方法在上述的发明中,其特征在于,在上述第二热处理工序中,通过对上述半导体基板的另一侧的主面侧加热而使上述氢原子消失,从而使最靠近上述第三半导体层侧配置的上述第二半导体层的与上述第三半导体层的边界的载流子浓度降低。
另外,本发明的半导体装置的制造方法在上述的发明中,其特征在于,在上述第二热处理工序中,使比最靠近上述第三半导体层侧配置的上述第二半导体层的载流子浓度的上述峰值的位置更靠近上述第三半导体层侧的部分的载流子浓度降低。
另外,本发明的半导体装置的制造方法在上述的发明中,其特征在于,在上述第一热处理工序中,形成多个上述第二半导体层,多个上述第二半导体层具有从上述峰值的位置起向上述第三半导体层减少的载流子浓度分布,并且与从上述峰值的位置起到向上述第三半导体层侧分离的规定位置为止的第一部分的载流子浓度分布的斜度相比,从上述规定位置起的上述第三半导体层侧的第二部分的载流子浓度分布的斜度更平缓。而且,在上述第二热处理工序中,使最靠近上述第三半导体层侧配置的上述第二半导体层的上述第二部分的载流子浓度降低。
另外,本发明的半导体装置的制造方法在上述的发明中,其特征在于,在上述第二热处理工序中,使最靠近上述第三半导体层侧配置的上述第二半导体层的上述第二部分的载流子浓度分布的斜度与上述第二热处理前的状态相比变得更陡峭。
另外,本发明的半导体装置的制造方法在上述的发明中,其特征在于,在上述第二热处理工序中,将最靠近上述第三半导体层侧配置的上述第二半导体层的与上述第三半导体层的边界的载流子浓度降低到与邻接于该第二半导体层的其它的上述第二半导体层的边界的载流子浓度以下。
另外,本发明的半导体装置的制造方法在上述的发明中,其特征在于,在上述第二热处理工序中,以使上述第三半导体层的载流子浓度的峰值的浓度相对于最靠近上述第三半导体层侧配置的上述第二半导体层的与上述第三半导体层的边界的载流子浓度成为5倍以上的方式降低载流子浓度。
另外,本发明的半导体装置的制造方法在上述的发明中,其特征在于,在上述第二注入工序中,形成上述第三半导体层,该第三半导体层具有在最靠近上述第三半导体层侧配置的上述第二半导体层的载流子浓度的峰值以上的载流子浓度的峰值。
另外,本发明的半导体装置的制造方法在上述的发明中,其特征在于,在上述第二热处理工序中,使最靠近上述第三半导体层侧配置的上述第二半导体层的与上述第三半导体层的边界的载流子浓度降低到上述第一半导体层的载流子浓度的程度。
另外,为解决上述课题,实现本发明的目的,本发明的半导体装置具有如下特征。在第一导电型的第一半导体层的一侧的主面侧设有正面元件结构。在上述第一半导体层的另一侧的主面的表面层设有第一导电型的多个第二半导体层。上述第二半导体层与上述第一半导体层相比载流子浓度高,并且分别在从上述第一半导体层的另一侧的主面起算的不同深度具有载流子浓度的峰值。而且,上述第二半导体层具有从上述峰值的位置起向上述第三半导体层减少的载流子浓度分布。最靠近上述第三半导体层侧配置的上述第二半导体层以外的上述第二半导体层中,与从上述峰值的位置起到向上述第三半导体层侧分离的规定位置为止的第一部分的载流子浓度分布的斜度相比,从上述规定位置起的上述第三半导体层侧的第二部分的载流子浓度分布的斜度更平缓。在上述第一半导体层的另一侧的主面的表面层的比上述第二半导体层浅的位置设置有第二导电型的上述第三半导体层。
另外,本发明的半导体装置在上述的发明中,其特征在于,最靠近上述第三半导体层侧配置的上述第二半导体层的与上述第三半导体层的边界的载流子浓度为与邻接于该第二半导体层的其它的上述第二半导体层的边界的载流子浓度以下。
另外,本发明的半导体装置在上述的发明中,其特征在于,上述第三半导体层的载流子浓度的峰值为最靠近上述第三半导体层侧配置的上述第二半导体层的与上述第三半导体层的边界的载流子浓度的5倍以上。
另外,本发明的半导体装置在上述的发明中,其特征在于,上述正面元件结构包括第二导电型的第一半导体区、第一导电型的第二半导体区、栅极绝缘膜和栅电极,上述半导体装置还具备第一电极和第二电极。上述第一半导体区设置在上述第一半导体层的一侧的主面的表面层。上述第二半导体区设置在上述第一半导体区的内部。上述栅极绝缘膜以与上述第一半导体区的在上述第一半导体层和上述第二半导体区之间的区域接触的方式设置。上述栅电极夹着上述栅极绝缘膜而设置在与上述第一半导体区对置的一侧。上述第一电极与上述第一半导体区和上述第二半导体区接触。上述第二电极与上述第一半导体层的另一侧的主面接触。
根据上述发明,在第三半导体层的形成后,能够降低最靠近第三半导体层侧的第二半导体层的与第三半导体层的边界的载流子浓度。因此,不管第三半导体层的载流子浓度如何,都能够确保第三半导体层的载流子峰值浓度与最靠近第三半导体层侧的第二半导体层的与第三半导体层的边界的载流子浓度的浓度差在规定值以上。
发明效果
根据本发明的半导体装置以及半导体装置的制造方法,能够起到减小导通电压的偏差的效果。
附图说明
图1是表示实施方式的半导体装置的结构的剖面图。
图2是表示图1的切断线A-A’中的载流子浓度分布的特性图。
图3是放大表示图2的集电侧的载流子浓度分布的特性图。
图4是表示实施方式的半导体装置的导通电压的偏差的特性图。
图5是表示实施方式的半导体装置的制造方法的概要的流程图。
标记说明
1:n-型漂移层
2:p型基区
3:沟槽
4:栅极绝缘膜
5:栅电极
6:n+型发射区
7:层间绝缘膜
8:发射极
9:p+型集电层
10:n型场截止层
10a:第一n型层
10b:第二n型层
10c:第三n型层
10d:第四n型层
11:集电极
12a:激光退火后的第一n型层的、与p+型集电层的边界
12b:第一n型层与第二n型层的尾部的边界
12c:第二n型层与第三n型层的尾部的边界
12d:第三n型层与第四n型层的尾部的边界
12e:第四n型层与n-型漂移层的边界
12f:激光退火前的第一n型层的尾部的、与p+型集电层的边界
20a:第一n型层的峰值位置
20b:第二n型层的峰值位置
20c:第三n型层的峰值位置
20d:第四n型层的峰值位置
22:激光退火后的第一n型层的、从峰值位置起的集电侧的部分
31:激光退火前的第一n型层的拐点
32:激光退火前的第一n型层的、从峰值位置到拐点为止的部分
33:激光退火前的第一n型层的尾部
Cn1a:激光退火后的第一n型层的、与p+型集电层的边界的载流子浓度
Cn1b:激光退火前的第一n型层的尾部的、与p+型集电层的边界的载流子浓度
Cn2:第一n型层与第二n型层的尾部的边界的载流子浓度
Cn3:第二n型层与第三n型层的尾部的边界的载流子浓度
Cn4:第三n型层与第四n型层的尾部的边界的载流子浓度
Cn5:n-型漂移层的载流子浓度
Cnpk1:第一n型层的载流子峰值浓度
Cnpk2:第二n型层的载流子峰值浓度
Cnpk3:第三n型层的载流子峰值浓度
Cnpk4:第四n型层的载流子峰值浓度
Cpn1:p+型集电层的载流子峰值浓度与第一n型层的载流子峰值浓度的浓度差(=Cppk/Cnpk1)
Cpn2:p+型集电层的载流子峰值浓度与第一n型层的、与p+型集电层的边界的载流子浓度的浓度差(=Cppk/Cn1a)
Cppk:p+型集电层的载流子峰值浓度
具体实施方式
以下,参照附图,详细说明本发明的半导体装置及半导体装置的制造方法的优选的实施方式。在本说明书和附图中,对于标记了n或者p的层、区域,分别表示电子或者空穴为多数载流子。另外,对n、p附加的+和-分别表示与没有附加它们的层、区域相比为高载流子浓度和低载流子浓度。应予说明,在以下的实施方式的说明和附图中,对相同的构成标记相同的符号,并省略重复说明。
(半导体装置的结构)
对实施方式的半导体装置的结构进行说明。图1是表示实施方式的半导体装置的结构的剖面图。在图1中表示负责电流驱动的活性区域(导通状态时电流流过的区域)的一个单位单元(元件的功能单位),并且图示省略以与该单位单元邻接的方式反复配置的其它单位单元和/或包围活性区域周围的终端耐压结构。终端耐压结构为缓和n-型漂移层1的基板正面侧的电场并保持耐压的区域,并且具有例如保护环、场板以及RESURF等和/或将以上这些组合而成的耐压结构。
图1所示的半导体装置是在n-型漂移层1的集电侧具备载流子浓度比n-型漂移层1高的n型场截止层10的FS-IGBT。在本实施方式中,通过n-型漂移层1实现本发明的第一导电型的第一半导体层,通过n型场截止层10实现本发明的第一导电型的第二半导体层。另外,在本实施方式中,通过n-型漂移层1的集电侧实现另一侧的主面。
具体而言,在成为n-型漂移层1的n-型半导体基板(半导体芯片)的正面侧(一侧的主面侧)设有MOS栅结构,该MOS栅结构包括p型基区2、沟槽3、栅极绝缘膜4、栅电极5以及n+型发射区6。在本实施方式中,通过MOS栅结构实现本发明的正面元件结构。
p型基区2被设在n-型半导体基板的正面的表面层。沟槽3沿深度方向贯通p型基区2而到达n-型漂移层1。在沟槽3的内部,沿沟槽3的内壁设有栅极绝缘膜4,在栅极绝缘膜4的内侧设有栅电极5。
n+型发射区6以将设于沟槽3的侧壁的栅极绝缘膜4夹在中间而与栅电极5对置的方式被选择性地设于p型基区2的内部。也可以在p型基区2的内部,以与n+型发射区6接触的方式选择性地设置p+型接触区(未图示)。发射极8与p型基区2(或者p+型接触区)以及n+型发射区6接触,并且通过层间绝缘膜7而与栅电极5电绝缘。
在n-型半导体基板的背面的表面层设有p+型集电层9。在本实施方式中,通过p+型集电层9实现本发明的第二导电型的第三半导体层。n型场截止层10与p+型集电层9相比设置在从基板背面起算更深的位置。p+型集电层9被设置在用于形成后述的n型场截止层10的氢(H)的离子注入(以下,称作氢离子注入)时氢原子通过了的区域(以下,称作氢透过区域)。
集电极11与p+型集电层9接触。n型场截止层10包括多个n型层,所述多个n型层分别在从n-型半导体基板的背面起算的不同深度具有载流子浓度的峰值(以下,称作载流子峰值浓度)。在图1中,表示包括4个n型层的n型场截止层10。n型场截止层10具有宽(在深度方向宽度宽)的载流子浓度曲线。
以下,以n型场截止层10包括4个n型层(以下,称作第一~第四n型层)10a~10d的情况为例进行说明,其中,4个n型层在从n-型半导体基板的背面起算的不同深度具有载流子峰值浓度。第一n型层10a配置在最靠近集电侧,并与p+型集电层9接触。第二n型层10b与第一n型层10a相比配置在发射极侧,并与第一n型层10a接触。第三n型层10c与第二n型层10b相比配置在发射极侧,并与第二n型层10b接触。第四n型层10d与第三n型层10c相比配置在发射极侧,并与第三n型层10c接触。
在第一n型层10a中未形成后述的尾部。与形成有尾部的情况相比,第一n型层10a的、与p+型集电层9的边界的载流子浓度变低。在图1中,将在第一n型层10a不形成有尾部且p+型集电层9侧的载流子浓度变低的状态通过将第一n型层10a的、与p+型集电层9的边界附近不加阴影来表示。另一方面,在第二~第四n型层10b~10d分别形成有尾部。第二~第四n型层10b~10d的尾部分别与集电侧的第一~第三n型层10a~10c接触。第一~第四n型层10a~10d的厚度可以分别不同也可以相同。
接下来,参照图2~4对n型场截止层10(第一~第四n型层10a~10d)的载流子浓度分布进行说明。图2是表示图1的切断线A-A’中的载流子浓度分布的特性图。图3是放大表示图2的集电侧的载流子浓度分布的特性图。图4是表示实施方式的半导体装置的导通电压的偏差的特性图。在图3中表示从图2的基板背面(p+型集电层9与集电极11的接合界面)到第二n型层10b的尾部附近的深度(箭头21所表示部分)的载流子浓度分布。
另外,在图2、图3中,表示后述的实施方式的半导体装置的制造方法中的激光退火前后(无激光退火、有激光退火)的载流子浓度分布。“无激光退火”是激光退火前的状态,并且是制造中途的n型场截止层10的载流子浓度分布。“有激光退火”是激光退火后的状态,是装置(产品)完成时的n型场截止层10的载流子浓度分布。以下,对产品完成时的n型场截止层10的载流子浓度分布进行说明。
如图2、图3所示,n型场截止层10的第一~第四n型层10a~10d分别在从n-型半导体基板的背面起算的不同深度具有载流子峰值浓度Cnpk1~Cnpk4,并且具有从成为该载流子峰值浓度Cnpk1~Cnpk4的深度位置(以下,称作峰值位置)20a~20d向集电侧以及发射极侧变低的载流子浓度分布。第一~第四n型层10a~10d越靠近集电侧配置,载流子峰值浓度Cnpk1~Cnpk4变得越高(Cnpk1>Cnpk2>Cnpk3>Cnpk4)。即,在第一~第四n型层10a~10d的载流子峰值浓度Cnpk1~Cnpk4之中,最靠近集电侧配置的第一n型层10a的载流子峰值浓度Cnpk1最高。
第一n型层10a的载流子峰值浓度Cnpk1例如在p+型集电层9的载流子峰值浓度Cppk以下(Cppk/Cnpk1≥1)。在p+型集电层9的载流子峰值浓度Cppk小于第一n型层10a的载流子峰值浓度Cnpk1的情况下,虽然可以确保与集电极11的欧姆接触,但存在空穴的注入效率变得过低而使IGBT不工作的可能。
通过适当地设定p+型集电层9的载流子峰值浓度Cppk与第一n型层10a的载流子峰值浓度Cnpk1的浓度差Cpn1,从而抑制来自集电侧的空穴的注入效率。具体而言,例如,通过降低p+型集电层9的载流子峰值浓度Cppk,减小p+型集电层9的载流子峰值浓度Cppk与第一n型层10a的载流子峰值浓度Cnpk1的浓度差Cpn1,由此能够进行高速开关。
另外,第一n型层10a的载流子峰值浓度Cnpk1优选为在第一n型层10a的、与p+型集电层9的边界12a的载流子浓度Cn1a的10倍以上程度(Cnpk1/Cn1a≥10)。其理由在于能够进一步进行高速开关。第一n型层10a的、与p+型集电层9的边界12a是指,第一n型层10a的载流子浓度(施主浓度)Cn1a与p+型集电层9的载流子浓度(受主浓度)大致相等的位置。
考虑到为了小型化而使n-型半导体基板的厚度变薄,第一n型层10a的峰值位置20a的从基板背面起算的深度优选为尽可能远离第一n型层10a的、与p+型集电层9的边界12a。其理由在于能够降低导通电压的偏差ΔVon。
在第二~第四n型层10b~10d分别形成有尾部。第二~第四n型层10b~10d的尾部分别与集电侧的第一~第三n型层10a~10c接触。尾部是指,以从沿集电侧相对于峰值位置分离规定宽度的拐点(浓度斜度的变化点)开始朝向集电侧引出下摆的方式,以平缓的斜度使载流子浓度减少的部分。
具体而言,尾部是指,n型层的、从载流子浓度分布的拐点(=从峰值位置起向集电侧标准偏差为σ的浅的位置)起到与集电侧邻接的n型层为止的部分,该载流子浓度分布为以峰值位置为中心(平均值)并且从该峰值位置起向集电侧形成高斯分布曲线而减少。尾部的载流子浓度分布的斜度与从峰值位置起到拐点为止(峰值位置与尾部之间)的载流子浓度分布的斜度相比平缓地向集电侧减少。
第一n型层10a与第二n型层10b的尾部的边界12b的载流子浓度Cn2低于第一n型层10a的载流子峰值浓度Cnpk1,并且高于第二n型层10b与第三n型层10c的尾部的边界12c的载流子浓度Cn3。第二n型层10b与第三n型层10c的尾部的边界12c的载流子浓度Cn3高于第三n型层10c与第四n型层10d的尾部的边界12d的载流子浓度Cn4。第三n型层10c与第四n型层10d的尾部的边界12d的载流子浓度Cn4高于第四n型层10d与n-型漂移层1的边界12e的载流子浓度(即n-型漂移层1的载流子浓度Cn5)(Cnpk1>Cn2>Cn3>Cn4>Cn5)。
在第一n型层10a中未形成有尾部。即,第一n型层10a的、从峰值位置20a起的集电侧的部分22的载流子浓度从峰值位置20a起向集电侧以几乎恒定的斜度减少。第一n型层10a的、从峰值位置20a起的集电侧的部分22是指,第一n型层10a的、从峰值位置20a起到与p+型集电层9的边界12a为止的部分。第一n型层10a的、从峰值位置20a起的集电侧的部分22的载流子浓度分布的斜度与第二~第四n型层10b~10d的尾部的斜度相比变得陡峭。
另外,第一n型层10a的、从峰值位置20a起的集电侧的部分22的载流子浓度分布的斜度与无激光退火的状态中的第一n型层10a的尾部33的载流子浓度分布的斜度相比变得陡峭。在无激光退火的状态中,第一n型层10a的尾部33是指,第一n型层10a的、从沿集电侧相对于峰值位置20a分离规定宽度的拐点31起到与p+型集电层9的边界12a为止的部分。第一n型层10a的、与p+型集电层9的边界12a的载流子浓度Cn1a低于无激光退火的状态中的第一n型层10a的尾部33的、与p+型集电层9的边界12f的载流子浓度Cn1b(Cn1a<Cn1b)。
另外,优选为第一n型层10a的、与p+型集电层9的边界12a的载流子浓度Cn1a在第一n型层10a与第二n型层10b的尾部的边界12b的载流子浓度Cn2以下程度(Cn1a≤Cn2)。其理由在于能够增大p+型集电层9的载流子峰值浓度Cppk与第一n型层10a的、与p+型集电层9的边界的载流子浓度Cn1a的浓度差Cpn2(=Cppk/Cn1a)。
由此,即使在降低p+型集电层9的载流子峰值浓度Cppk而实现高速开关化的情况下,也能够减小导通电压的偏差ΔVon。在实现高速开关化的情况下的p+型集电层9的载流子峰值浓度Cppk在例如约1015/cm3以上且约1017/cm3以下(优选为约0.5×1017/cm3以下)程度。
具体而言,p+型集电层9的载流子峰值浓度Cppk在第一n型层10a的、与p+型集电层9的边界12a的载流子浓度Cn1a的例如5倍以上程度(Cppk/Cn1a≥5),优选可以为例如10倍以上程度(Cppk/Cn1a≥10)。通过这样设定p+型集电层9的载流子峰值浓度Cppk与第一n型层10a的、与p+型集电层9的边界12a的载流子浓度Cn1a的浓度差Cpn2,从而能够如图4所示那样将导通电压的偏差ΔVon抑制到例如5%以下程度。p+型集电层9的载流子峰值浓度Cppk与第一n型层10a的、与p+型集电层9的边界12a的载流子浓度Cn1a的浓度差Cpn2的上限值例如如上所述那样考虑开关速度来决定即可。
另外,第一n型层10a的、与p+型集电层9的边界12a的载流子浓度Cn1a能够降低到块状(bulk)基板的杂质浓度(即n-型漂移层1的载流子浓度Cn5)程度。块状基板是指通过直拉法(Czochraskimethod)、浮区熔法等通常的晶体生长法生长而成的块状单晶硅基板。即,第一n型层10a的、与p+型集电层9的边界12a的载流子浓度Cn1a可以比第一n型层10a与第二n型层10b的尾部的边界12b的载流子浓度Cn2、第二n型层10b与第三n型层10c的尾部的边界12c的载流子浓度Cn3、第三n型层10c与第四n型层10d的尾部的边界12d的载流子浓度Cn4低。
(半导体装置的制造方法)
接下来,对实施方式的半导体装置的制造方法进行说明。图5是表示实施方式的半导体装置的制造方法的概要的流程图。首先,通过通常的方法在成为n-型漂移层1的n-型半导体基板(半导体晶片)的正面侧形成包括MOS栅结构、层间绝缘膜7、发射极8、终端耐压结构(未图示)以及钝化膜(未图示)等的正面元件结构(步骤S1)。接下来,从背面侧逐渐研磨n-型半导体基板,直到研磨到作为半导体装置使用的产品厚度的位置(步骤S2)。
接下来,通过从n-型半导体基板的背面侧的氢离子注入,形成n-型漂移层1的内部的n型场截止层10(步骤S3)。在本实施方式中,通过步骤S3的工序,实现本发明的第一注入工序。在步骤S3中,以不同加速电压进行多次氢离子注入,形成将各氢离子注入的注入深度(即氢离子注入的射程Rp)的位置分别作为载流子峰值浓度Cnpk1~Cnpk4的峰值位置20a~20d的第一~第四n型层10a~10d。氢离子注入的注入深度比后述的在用于使p+型集电层9活性化的激光退火工序中从基板背面照射的激光的侵入深度深。
具体而言,步骤S3的氢离子注入也可以是例如质子注入(质子照射)。利用质子照射,在从成为n-型漂移层1的n-型半导体基板的背面起算的规定深度形成缺陷(空位(V))的层。照射到该缺陷的氢原子与n-型半导体基板中的氧(O)原子结合而产生复合缺陷(VOH缺陷)。该VOH缺陷作为供给电子的施主(氢施主)而发挥作用,因此VOH缺陷的层作为n型场截止层10而发挥功能。
接下来,进行用于增加VOH缺陷密度而提高氢施主浓度(VOH缺陷浓度)的炉退火(第一热处理)(步骤S4)。在本实施方式中,通过步骤S4的工序,实现本发明的第一热处理工序。通过步骤S4的炉退火,促进氢施主生成,在n-型漂移层1的内部形成具有比n-型半导体基板的载流子浓度Cn5高的载流子峰值浓度Cnpk1~Cnpk4的施主层。该施主层为第一~第四n型层10a~10d。
另外,通过步骤S3、S4的氢离子注入以及炉退火,在从基板背面起算比n型场截止层10浅的区域(集电侧),形成氢透过区域(未图示),该氢透过区域具有氢离子注入前、即制造工序投入前的n-型半导体基板(块状基板)的氢浓度以上的氢浓度。该氢透过区域也可以被施主化。
通过已经进行的工序,第一~第四n型层10a~10d的载流子浓度分布成为图2、图3的无激光退火的状态的载流子浓度分布。即,第一~第四n型层10a~10d全部形成有尾部33。然后,第一n型层10a的尾部33的、与p+型集电层9的边界12f的载流子浓度Cn1b变得高于第二~第四n型层10b~10d的尾部与分别邻接于其集电侧的第一~第三n型层10a~10c的边界12b~12d的载流子浓度Cn2~Cn4(Cn1b>Cn2>Cn3>Cn4)。
接下来,通过将例如硼等p型杂质从n-型半导体基板的研磨后的背面侧进行离子注入(以下,称作p型杂质离子注入),从而在n-型半导体基板的背面的表面层的比n型场截止层10浅的位置形成p+型集电层9(步骤S5)。具体而言,在基板背面的氢透过区域形成p+型集电层9。在本实施方式中通过步骤S5的工序实现本发明的第二注入工序。
接下来,将激光以从n-型半导体基板的背面起算的规定的侵入深度照射来进行激光退火(第二热处理)(步骤S6)。通过该激光退火使p+型集电层9活性化并且降低第一n型层10a的尾部33的、与p+型集电层9的边界12f附近的载流子浓度Cn1b。在本实施方式中通过步骤S6的工序来实现本发明的第二热处理工序。
具体而言,将从激光照射面(基板背面)起到较浅的例如2μm以上且3μm以下程度的深度为止的部分加热到1000℃以上程度(例如硅(Si)的熔点1416℃左右)而使其部分地熔融,使氢施主(VOH缺陷)消失,从而降低该加热部分中的载流子浓度。此时,降低第一n型层10a的、与p+型集电层9的边界12a附近的载流子浓度,使得p+型集电层9的载流子峰值浓度Cppk与激光退火后的第一n型层10a的、与p+型集电层9的边界的载流子浓度Cn1a的浓度差Cpn2成为上述范围内。由此,第一n型层10a的、从峰值位置20a起的集电侧的部分22的载流子浓度分布的斜度与激光退火前(无激光退火)相比变得陡峭。
更具体而言,例如,使第一n型层10a的尾部33消失,并令使第一n型层10a的尾部33消失的部分的载流子浓度分布的斜度比激光退火前陡峭。只要p+型集电层9的载流子峰值浓度Cppk与激光退火后的第一n型层10a的、与p+型集电层9的边界的载流子浓度Cn1a的浓度差Cpn2在上述范围内,就能够适当地设定使第一n型层10a的尾部33消失的部分的载流子浓度分布的斜度。例如,使第一n型层10a的尾部33消失的部分的载流子浓度分布的斜度与激光退火前的状态的从峰值位置20a起到拐点31为止的部分32的载流子浓度分布的斜度为几乎同等程度也是可以的。
在步骤S6中,例如,在能够使氢施主消失的500℃以上程度,以在能够对从激光照射面起比较浅的部分进行加热的条件下进行激光退火即可。另外,为了使从激光照射面起算第一n型层10a的峰值位置20a以上的深的部分中的氢施主不消失,例如,以100ns左右的短时间进行激光退火。
通过已经进行的工序,第一n型层10a的载流子浓度分布成为图2、图3的有激光退火的状态的载流子浓度分布。第二~第四n型层10b~10d的载流子浓度分布在激光退火前后几乎无变化。接下来,形成与p+型集电层9接触的集电极11作为背面电极(步骤S7)。其后,将半导体晶片切割(切断)成芯片状,由此完成图1所示的IGBT。
如上所述,根据实施方式,通过氢离子注入形成n型场截止层,因此能够通过其后的激光退火使基板背面的较浅部分的氢原子消失,从而降低n型场截止层的载流子浓度。由此,即使在为了实现高速开关化而形成载流子浓度的低的p+型集电层的情况下,也能够在p+型集电层的形成后通过激光退火降低n型场截止层的载流子浓度。即,不管p+型集电层的载流子浓度如何,都能够确保p+型集电层的载流子峰值浓度与最靠近集电侧的n型层的、与p+型集电层的边界的载流子浓度的浓度差在规定值以上。因此能够减小导通电压的偏差。
在以上本发明并不局限于上述的实施方式,在不脱离本发明的主旨的范围内可以进行各种变更。例如,在上述的实施方式中以设置了包括4个n型层的n型场截止层的情况为例进行说明,但在构成n型场截止层的n型层为2个、3个或5个以上的情况下也具有相同的效果。
另外,即使在设置包括一个n型层的n型场截止层的情况下,本发明也能够用于在用于形成n型场截止层的氢离子注入以及炉退火后,将n型场截止层的、从基板背面起算的较浅部分的载流子浓度降低的情况。另外,在上述的实施方式中以沟槽栅型IGBT为例进行了说明,但本发明也可用于平面栅型IGBT。
工业实用性
如上所述,本发明的半导体装置以及半导体装置的制造方法对于具备n型场截止层的半导体装置是有用的,特别是适用于在从基板背面起算的深的位置配置了n型场截止层的IGBT。

Claims (17)

1.一种半导体装置的制造方法,其特征在于,所述半导体装置具备:正面元件结构,设于第一导电型的第一半导体层的一侧的主面侧;第一导电型的第二半导体层,设于所述第一半导体层的另一侧的主面的表面层并且载流子浓度比所述第一半导体层高;以及第二导电型的第三半导体层,设于所述第一半导体层的另一侧的主面的表面层的比所述第二半导体层浅的位置,
所述半导体装置的制造方法包括:
第一注入工序,其将氢原子从成为所述第一半导体层的第一导电型的半导体基板的另一侧的主面侧注入,在所述半导体基板的另一侧的主面的表面层形成分别在从所述半导体基板的另一侧的主面起算的不同深度具有载流子浓度的峰值的第一导电型的多个所述第二半导体层;
第一热处理工序,其通过第一热处理促进所述氢原子的施主化;
第二注入工序,其在所述第一热处理工序之后,将第二导电型杂质从所述半导体基板的另一侧的主面侧注入,在所述半导体基板的另一侧的主面的表面层的比所述第二半导体层浅的位置形成第二导电型的所述第三半导体层;以及
第二热处理工序,其通过第二热处理对所述半导体基板进行局部地加热,使所述第三半导体层活性化,并且使最靠近所述第三半导体层侧配置的所述第二半导体层的与所述第三半导体层的边界的载流子浓度比所述第二热处理工序前低。
2.根据权利要求1所述的半导体装置的制造方法,其特征在于,在所述第二热处理工序中,通过对所述半导体基板的另一侧的主面侧加热而使所述氢原子消失,从而使最靠近所述第三半导体层侧配置的所述第二半导体层的与所述第三半导体层的边界的载流子浓度降低。
3.根据权利要求1或2所述的半导体装置的制造方法,其特征在于,在所述第二热处理工序中,使最靠近所述第三半导体层侧配置的所述第二半导体层的比载流子浓度的所述峰值的位置更靠近所述第三半导体层侧的部分的载流子浓度降低。
4.根据权利要求3所述的半导体装置的制造方法,其特征在于,在所述第一热处理工序中,形成多个所述第二半导体层,多个所述第二半导体层具有从所述第二半导体层的峰值的位置起向所述第三半导体层减少的载流子浓度分布,并且与从所述峰值的位置起到向第三半导体层侧分离的规定位置即浓度斜度的变化点为止的第一部分的载流子浓度分布的斜度相比,从所述规定位置起的所述第三半导体层侧的第二部分的载流子浓度分布的斜度更平缓,
在所述第二热处理工序中,使最靠近所述第三半导体层侧配置的所述第二半导体层的所述第二部分的载流子浓度降低。
5.根据权利要求4所述的半导体装置的制造方法,其特征在于,在所述第二热处理工序中,使最靠近所述第三半导体层侧配置的所述第二半导体层的所述第二部分的载流子浓度分布的斜度与所述第二热处理前的状态相比变得更陡峭。
6.根据权利要求1所述的半导体装置的制造方法,其特征在于,在所述第二热处理工序中,使最靠近所述第三半导体层侧配置的所述第二半导体层的与所述第三半导体层的边界的载流子浓度降低到所述第二半导体层的与邻接于该第二半导体层的其它的所述第二半导体层的边界的载流子浓度以下。
7.根据权利要求1所述的半导体装置的制造方法,其特征在于,在所述第二热处理工序中,以使所述第三半导体层的载流子浓度的峰值的浓度相对于最靠近所述第三半导体层侧配置的所述第二半导体层的、与所述第三半导体层的边界的载流子浓度在5倍以上的方式降低载流子浓度。
8.根据权利要求1所述的半导体装置的制造方法,其特征在于,在所述第二注入工序中,形成所述第三半导体层,所述第三半导体层具有最靠近所述第三半导体层侧配置的所述第二半导体层的载流子浓度的峰值以上的载流子浓度的峰值。
9.根据权利要求1所述的半导体装置的制造方法,其特征在于,在所述第二热处理工序中,使最靠近所述第三半导体层侧配置的所述第二半导体层的与所述第三半导体层的边界的载流子浓度降低到所述第一半导体层的载流子浓度的程度。
10.一种半导体装置,其特征在于,具备:
正面元件结构,其设置在第一导电型的第一半导体层的一侧的主面侧;
第一导电型的多个第二半导体层,其设置在所述第一半导体层的另一侧的主面的表面层,且载流子浓度比所述第一半导体层高,并且分别在从所述第一半导体层的另一侧的主面起算的不同深度具有载流子浓度的峰值;以及
第二导电型的第三半导体层,其设置在所述第一半导体层的另一侧的主面的表面层的比所述第二半导体层浅的位置;
所述第二半导体层具有从所述峰值的位置起向所述第三半导体层减少的载流子浓度分布,
第一个第二半导体层以外的所述第二半导体层中,与从所述峰值的位置起到向所述第三半导体层侧分离的规定位置即浓度斜度的变化点为止的第一部分的载流子浓度分布的斜度相比,从所述规定位置起的所述第三半导体层侧的第二部分的载流子浓度分布的斜度更平缓,其中,所述第一个第二半导体层是最靠近所述第三半导体层侧配置的所述第二半导体层,
所述第一个第二半导体层的载流子浓度分布的斜度比所述第二部分的载流子浓度分布的斜度陡峭,
所述第一个第二半导体层的与所述第三半导体层的边界的载流子浓度为所述第一个第二半导体层的与邻接于该第一个第二半导体层的其它的所述第二半导体层的边界的载流子浓度以下。
11.根据权利要求10所述的半导体装置,其特征在于,所述第一个第二半导体层的与所述第三半导体层的边界的载流子浓度为该第一个第二半导体层与邻接于该第一个第二半导体层的其它的所述第二半导体层之中的最靠近所述第三半导体层侧配置的所述第二半导体层的边界的载流子浓度以下。
12.根据权利要求10或11所述的半导体装置,其特征在于,所述第一个第二半导体层的与所述第三半导体层的边界的载流子浓度低于第二个第二半导体层与邻接于该第二个第二半导体层的所述第二半导体层的边界的载流子浓度,其中,所述第二个第二半导体层是邻接于该第一个第二半导体层的其它的所述第二半导体层之中的最靠近所述第一半导体层侧配置的所述第二半导体层。
13.根据权利要求10或11所述的半导体装置,其特征在于,所述第三半导体层的载流子浓度的峰值为所述第一个第二半导体层的与所述第三半导体层的边界的载流子浓度的5倍以上。
14.根据权利要求10或11所述的半导体装置,其特征在于,所述正面元件结构包括:
第二导电型的第一半导体区,设置在所述第一半导体层的一侧的主面的表面层;
第一导电型的第二半导体区,设置在所述第一半导体区的内部;
栅极绝缘膜,以与所述第一半导体区的在所述第一半导体层和所述第二半导体区之间的区域接触的方式设置;以及
栅电极,夹着所述栅极绝缘膜而设置在与所述第一半导体区对置的一侧,
所述半导体装置还具备:
第一电极,与所述第一半导体区和所述第二半导体区接触;以及
第二电极,与所述第一半导体层的另一侧的主面接触。
15.一种半导体装置,其特征在于,具备:
正面元件结构,其设置在第一导电型的第一半导体层的一侧的主面侧,
第一导电型的多个第二半导体层,其设置在所述第一半导体层的另一侧的主面的表面层,且载流子浓度比所述第一半导体层高,并且分别在从所述第一半导体层的另一侧的主面起算的不同深度具有载流子浓度的峰值,以及
第二导电型的第三半导体层,其设置在所述第一半导体层的另一侧的主面的表面层的比所述第二半导体层浅的位置,
所述第二半导体层具有从所述峰值的位置起向所述第三半导体层减少的载流子浓度分布,
第一个第二半导体层以外的所述第二半导体层中,与从所述峰值的位置起到向所述第三半导体层侧分离的规定位置即浓度斜度的变化点为止的第一部分的载流子浓度分布的斜度相比,从所述规定位置起的所述第三半导体层侧的第二部分的载流子浓度分布的斜度更平缓,其中,所述第一个第二半导体层是最靠近所述第三半导体层侧配置的所述第二半导体层,
所述第一个第二半导体层的载流子浓度分布的斜度比所述第二部分的载流子浓度分布的斜度陡峭,
所述第一个第二半导体层的与所述第三半导体层的边界的载流子浓度为所述第一半导体层的载流子浓度以上。
16.根据权利要求15所述的半导体装置,其特征在于,所述第三半导体层的载流子浓度的峰值为所述第一个第二半导体层的与所述第三半导体层的边界的载流子浓度的5倍以上。
17.根据权利要求15所述的半导体装置,其特征在于,所述正面元件结构包括:
第二导电型的第一半导体区,设置在所述第一半导体层的一侧的主面的表面层;
第一导电型的第二半导体区,设置在所述第一半导体区的内部;
栅极绝缘膜,以与所述第一半导体区的在所述第一半导体层和所述第二半导体区之间的区域接触的方式设置;以及
栅电极,夹着所述栅极绝缘膜而设置在与所述第一半导体区对置的一侧,
所述半导体装置还具备:
第一电极,与所述第一半导体区和所述第二半导体区接触;以及
第二电极,与所述第一半导体层的另一侧的主面接触。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN107710417B (zh) * 2015-06-16 2021-06-11 三菱电机株式会社 半导体装置的制造方法
DE102015119648B4 (de) * 2015-11-13 2022-11-10 Infineon Technologies Ag Verfahren zum herstellen einer halbleitervorrichtung
CN109417093B (zh) * 2017-01-17 2021-08-31 富士电机株式会社 半导体装置
JP7207512B2 (ja) * 2018-01-31 2023-01-18 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
DE102018123439B4 (de) 2018-09-24 2020-04-23 Infineon Technologies Ag Leistungshalbleitertransistor, Verfahren zum Verarbeiten eines Leistungshalbleitertransistors und Verfahren zum Produzieren eines Leistungshalbleitertransistors
DE102018010379B4 (de) 2018-09-24 2024-04-25 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleitertransistors
JP7099541B2 (ja) * 2018-11-16 2022-07-12 富士電機株式会社 半導体装置および製造方法
CN109712886A (zh) * 2018-12-17 2019-05-03 成都森未科技有限公司 一种功率半导体器件的背面加工工艺
JP2020188168A (ja) * 2019-05-15 2020-11-19 トヨタ自動車株式会社 絶縁ゲート型バイポーラトランジスタ
JP7215599B2 (ja) 2019-12-18 2023-01-31 富士電機株式会社 半導体装置および半導体装置の製造方法
US11817304B2 (en) * 2019-12-30 2023-11-14 Micron Technology, Inc. Method of manufacturing microelectronic devices, related devices, systems, and apparatus
CN113921395A (zh) * 2021-10-13 2022-01-11 南瑞联研半导体有限责任公司 一种低损耗igbt芯片集电极结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101494223A (zh) * 2008-01-23 2009-07-29 富士电机电子技术株式会社 半导体器件及其制造方法
CN103999225A (zh) * 2012-01-19 2014-08-20 富士电机株式会社 半导体装置及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6482563A (en) 1987-09-24 1989-03-28 Mitsubishi Electric Corp Semiconductor device
DE102004047749B4 (de) * 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
US7538412B2 (en) 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
US7989888B2 (en) * 2006-08-31 2011-08-02 Infineon Technologies Autria AG Semiconductor device with a field stop zone and process of producing the same
EP2045844A1 (en) 2007-10-03 2009-04-08 ABB Technology AG Semiconductor Module
WO2011052787A1 (ja) 2009-11-02 2011-05-05 富士電機システムズ株式会社 半導体装置および半導体装置の製造方法
JP5880690B2 (ja) * 2012-03-30 2016-03-09 富士電機株式会社 半導体装置の製造方法
EP2793268B1 (en) 2012-03-30 2020-06-03 Fuji Electric Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101494223A (zh) * 2008-01-23 2009-07-29 富士电机电子技术株式会社 半导体器件及其制造方法
CN103999225A (zh) * 2012-01-19 2014-08-20 富士电机株式会社 半导体装置及其制造方法

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