JP2012064717A - 半導体装置 - Google Patents
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Abstract
【課題】スナップバック現象の発生を抑制可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、n−型ベース層11の第1主面に形成のp+型ベース層12、p+型ベース層12の表面に選択的に形成のn+型エミッタ層14、並びにp+型ベース層12及びn+型エミッタ層14にオーミック接触されたエミッタ電極22を有する。n−型ベース層11、p+型ベース層12及びn+型エミッタ層14に接するゲート絶縁膜18を介して形成されたゲート電極19を有する。n−型ベース層11の第2主面に形成のn+型バッファ層15、n+型バッファ層15の表面に形成のp+型コレクタ層16及びp+型コレクタ層16にオーミック接触されたコレクタ電極25を備える。n+型バッファ層15は、内部に第2主面に沿って選択的に少数キャリアの拡散長の2倍以上の直径の円を含むことが可能な大きさの開口部27が設けられた欠陥層26を有する。
【選択図】 図1
【解決手段】実施形態によれば、半導体装置は、n−型ベース層11の第1主面に形成のp+型ベース層12、p+型ベース層12の表面に選択的に形成のn+型エミッタ層14、並びにp+型ベース層12及びn+型エミッタ層14にオーミック接触されたエミッタ電極22を有する。n−型ベース層11、p+型ベース層12及びn+型エミッタ層14に接するゲート絶縁膜18を介して形成されたゲート電極19を有する。n−型ベース層11の第2主面に形成のn+型バッファ層15、n+型バッファ層15の表面に形成のp+型コレクタ層16及びp+型コレクタ層16にオーミック接触されたコレクタ電極25を備える。n+型バッファ層15は、内部に第2主面に沿って選択的に少数キャリアの拡散長の2倍以上の直径の円を含むことが可能な大きさの開口部27が設けられた欠陥層26を有する。
【選択図】 図1
Description
本発明の実施形態は、ライフタイムが制御される半導体装置に関する。
従来、絶縁ゲートバイポーラトランジスタ(IGBT、Insulated Gate Bipolar Transistor)等のスイッチング素子においては、スイッチング速度の向上のために、少数キャリアのライフタイムの低減が重要な技術となっている。
少数キャリアのライフタイムを低減する方法として、例えば、プロトンなどの荷電粒子を照射して半導体基板中に結晶欠陥層を形成し、この結晶欠陥層を少数キャリアの再結合中心とする方法が知られている。この方法で結晶欠陥層の深さを制御することにより、効率よく少数キャリアのライフタイムを低減することが可能である。
IGBTでは、例えば、裏面のp型コレクタ層からのホールの注入量を制御するために、p型コレクタ層近傍のn型バッファ層またはn型ベース層内に結晶欠陥層を形成することが行われている。しかしながら、高速スイッチングのために結晶欠陥層を形成すると、オン電圧が高くなるという欠点がある。更に、p型コレクタ層からのホール注入が制限されると、特に低温では電流が流れ始めるためのキャリア(ホール)量が不足するために、低電流で一旦コレクタ電圧が高くなるいわゆるスナップバック(負性抵抗)現象が出現することがある。この負性抵抗、すなわち、スナップバック電圧にばらつきがあると、並列動作させた際に素子がオン(バイポーラモードで動作)するタイミングがばらつくために、立ち上がりの速い特定の素子に電流が集中して破壊する可能性がある。
本発明は、スナップバック現象の発生を抑制することが可能な半導体装置を提供する。
本発明の実施形態の半導体装置は、素子領域に、対向する第1主面及び第2主面を有する第1導電型ベース層を有する。前記第1導電型ベース層の前記第1主面に形成された第2導電型ベース層、前記第2導電型ベース層の表面に選択的に形成された第1導電型エミッタ層、並びに前記第2導電型ベース層及び前記第1導電型エミッタ層にオーミック接触されたエミッタ電極を有する。前記第1導電型ベース層、前記第2導電型ベース層及び前記第1導電型エミッタ層に接するゲート絶縁膜を介して形成されたゲート電極を有する。前記第1導電型ベース層の前記第2主面に形成された第1導電型バッファ層、前記第1導電型バッファ層の表面に形成された第2導電型コレクタ層、及び前記第2導電型コレクタ層にオーミック接触されたコレクタ電極を備える。前記第1導電型バッファ層は、内部に、前記第2主面に沿って並行に選択的に少数キャリアの拡散長の少なくとも2倍の直径の円を含むことが可能な大きさの開口部が設けられた欠陥層を有している。
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。なお、半導体装置において、エミッタ電極側を上、コレクタ電極側を下とする。
(実施形態)
本発明の実施形態に係る半導体装置について、図1乃至図3を参照しながら説明する。
本発明の実施形態に係る半導体装置について、図1乃至図3を参照しながら説明する。
図1に示すように、半導体装置1は、対向する第1主面及び第2主面を有する第1導電型ベース層であるn−型ベース層11の第1主面に、第2導電型ベース層であるp+型ベース層12が設けられている。p+型ベース層12の表面には、第1導電型エミッタ層であるn+型エミッタ層14が選択的に設けられている。p+型ベース層12及びn+型エミッタ層14の表面には、オーミック接触されたエミッタ電極22が設けられている。p+型ベース層12とエミッタ電極22との間に、p++型ベース層13が設けられることは好ましい。
n+型エミッタ層14からp+型ベース層12を通り、n−型ベース層11に達するトレンチ17が形成され、トレンチ17の内面に沿ってゲート絶縁膜18が形成され、ゲート絶縁膜18の内側にトレンチゲート電極19が埋め込まれている。つまり、トレンチゲート電極19は、ゲート絶縁膜18を介してn−型ベース層11、p+型ベース層12、及びn+型エミッタ層14に接し、上面側を絶縁膜21を介してエミッタ電極22に接する。
n−型ベース層11の第2主面には、第1導電型バッファ層であるn+型バッファ層15が設けられている。n+型バッファ層15の内部に、第2主面に並行して、結晶欠陥の未形成部分、すなわち開口部27、を有する欠陥層26が設けられている。
n+型バッファ層15の下方の表面には、第2導電型コレクタ層であるp+型コレクタ層16が設けられている。p+型コレクタ層16の下方の表面には、オーミック接触されたコレクタ電極25が設けられている。
欠陥層26及び欠陥層26の開口部27の部分を除いて、半導体装置1は、周知のIGBTと同様の製造方法によって製造することが可能である。なお、欠陥層26の結晶欠陥の分布のピークがn+型バッファ層15にあり、分布のテールの部分がn−型ベース層11にかかってもよい。
欠陥層26は、後述するように、例えば、プロトン(1H+)が照射されて、結晶欠陥が高濃度に形成され、少数キャリアの再結合を促す領域である。開口部27は、n+型バッファ層15がそのまま存在する領域である。
図2に示すように、半導体装置1は、平面視において、矩形をなしている。半導体装置1は、通電時に電流が流れる素子部からなる素子領域51を矩形の中央部に有し、素子領域51の外側を囲むように終端構造(図示略)を形成している。ここで、素子領域51は図1に示すような断面構造を有する。
図2は、欠陥層26に沿った平面的な構造であり、欠陥層26に囲まれたほぼ円形のn+型バッファ層15、すなわち開口部27、が分布する。欠陥層26は、素子領域51をカバーしているが、矩形をなす半導体装置1の縁辺部までカバーしてもよい。欠陥層26は、素子領域51中、2次元格子の格子点に開口部27を置いた形状をなしている。つまり、開口部27は行及び列方向にほぼ等間隔で配列し、繰返し単位53はほぼ正方形をなす。繰返し単位53の中には、1つの開口部27が存在している。開口部27の面積は、繰返し単位53の面積に対して約17%の場合であり、開口部27の円の直径は、少数キャリアの拡散長Lの2倍以上に設定されている。なお、素子領域51の面積に対する複数の開口部27で囲まれる面積の合計を開口率と定義したとき、開口率は約17%である。
開口部27の円の直径が拡散長Lの2倍以上に設定されている理由を説明する。キャリアの拡散長Lは、拡散係数をD、キャリアのライフタイムをτとすると、Dとτの積の平方根、すなわちL=(D×τ)1/2となる。ここで、例えば、n+型バッファ層15の不純物濃度が上がればライフタイムτが小さくなり、拡散長Lが短くなる。不純物濃度が下がれば、拡散長Lは長くなる。
拡散長Lは、注入されたキャリア密度が1/e(e:ネイピア数または自然対数の底)に減少するまでの距離である。コレクタ−エミッタ間の電圧がゼロまたはゼロに近い場合、p+コレクタ層16から注入されるキャリア(ホール)は、半径が拡散長Lより小さい開口部の場合、欠陥層26に捕獲される確率が大きくなる。一方、半径が拡散長Lより大きい開口部27の場合、開口部27の中心部は欠陥層26に対して拡散長Lより離れた位置にあり、中心部を通る少数キャリアは、n+型バッファ層15を通過する確率が大きくなる。開口部27が拡散長Lの2倍以上の最小幅を持つことは、コレクタ−エミッタ間の微小電圧においても、少数キャリアが、より確実に開口部27を通るための条件である。例えば、開口部27の直径は、数10μm〜数100μmに設定される。ここで、開口部27の幅が拡散長Lの2倍より小さくても、キャリア(ホール)は、一定の確率で開口部27を通ることになる。なお、トレンチゲート電極19は、数μmの間隔で配置されるので、開口部27の幅は、トレンチゲート電極19の繰返し方向に、トレンチゲート電極19の間隔の数倍〜数10倍である。
欠陥層26及び開口部27は、図示を省略するが、例えば、次のように製造される。半導体装置1になる予定の構造体は、欠陥層26を除いて、第1主面側にエミッタ電極22を、第2主面側にコレクタ電極25を形成してある。
開口部27を有する欠陥層26を形成するためのアルミニウム等の金属マスクを用意する。金属マスクは、図2に示す開口部27に相当する位置の厚さは厚く、その他の領域は薄く形成される。例えば、マスクの厚い領域は約200μm、薄い領域は約50μmである。
この金属マスクを、半導体装置1になる予定の構造体のコレクタ電極25の表面側に配置して、金属マスクを通してプロトンを照射する。プロトンのドーズ量は、欠陥層26を構成する結晶欠陥の濃度に基づいて決められ、また、加速エネルギーは、金属マスクの厚さの他、プロトンが通過するコレクタ電極25、p+型コレクタ層16、及びn+型バッファ層15の層厚等に基づいて決められる。なお、欠陥層26の厚さ及び深さ位置をより精度よく制御するために、欠陥層の半値幅のより小さい、例えば、ヘリウムイオン等を照射することは可能である。
図3に示すように、横軸にコレクタ−エミッタ間の電圧VCE、縦軸にコレクタ電流Icを取り、半導体装置1の電流−電圧特性(実線)を、開口部の設けられていない欠陥層を有する比較例(破線)と比較しながら説明する。比較例は、欠陥層に開口部が設けられていない他は、半導体装置1と同様の構造を有する。電流−電圧特性は、例えば、−40℃で測定される。
比較例は、電圧VCEを0Vから上げて行くと、立ち上がり電圧を超えても電流Icが立ち上がらず、電圧VCE(2)に達する(モードA1)と、電圧VCE(2)より低電圧の電圧VCE(1)まで電圧降下し(モードA2)、その後、急に電流Icが立ち上がる(モードA3)。このモードA2に見られる不連続な特性がスナップバック現象で、降下電圧(電圧VCE(2)−電圧VCE(1))は、スナップバック電圧といわれている。電流−電圧特性は、モードA2で、負性抵抗を示す。
比較例では、モードA1で、電圧VCEを0Vから上げて行くに連れて、ホールの注入量が徐々に増加して行くが、ホールの大部分はn+型バッファ層の中の欠陥層によって捕獲され、再結合により消滅する。そのために、半導体装置の中のバイポーラトランジスタ部分は、実質的に動作せず、IGBTとしては立ち上がらない状態となる。モードA1では、半導体装置の中のMOSFET部分が動作する。電圧VCEが更に上がり、モードA1の端部では、ホールの注入量が一層増加して、欠陥層によって捕獲されずに通過するホールの量が増えると、急激に、バイポーラトランジスタが立ち上がり、IGBTとして正常の動作状態となる。なお、低温になると、ホールの注入量が相対的に減少するので、スナップバック現象がより顕著に現れる。
一方、半導体装置1では、電圧VCEを0Vから上げて行くと、0.6V付近の立ち上がり電圧で、電流Icは急傾斜に変化して立ち上がる。電圧VCEが上がるに連れて、モードA1のMOSFET動作からモードA3のバイポーラ動作へ連続的に変化する。半導体装置1の電流−電圧特性は、実質的にスナップバック現象が出現しない、すなわち実質的にスナップバック現象が問題にならない程度に減少している。
半導体装置1では、電圧VCEを0Vから上げて行き、ホールの注入量が徐々に増加して行くに連れて、一定量のホールはn+型バッファ層15の中の開口部27を通過して、p+型ベース層12の方向へ流れる。一部のホールは欠陥層26によって捕獲され、再結合により消滅する。電圧VCEが更に上がると、ホールの注入量が一層増加して、開口部27を通過するホールも一層増加するので、スナップバック現象が問題にならない程度に抑制されてバイポーラトランジスタ、すなわちIGBTは立ち上がる。
半導体装置1は、n+型バッファ層15の中に欠陥層26を有しているので、オフ時、発生したキャリアを効率よく消滅することが可能である。開口部27を有しているので、キャリアを捕獲する確率は低下する。その結果、半導体装置1は、スイッチング速度を比較例の半導体装置ほどに上げることはできないが、所定のスイッチング速度を確保することは可能である。
欠陥層26の中の開口部27の比率(開口率)を如何に設定するかは、半導体装置1に要求される仕様に基づいて決められる。発明者の検討によれば、低温でのスナップバック現象を半導体装置1の素子の破壊がない程度に抑制するためには、開口率が5%以上必要であって、スイッチング速度の高速性を確保するためには、開口率が30%以下である必要があると求められている。つまり、開口率が5%〜30%であれば、スナップバック現象の抑制及びスイッチング速度の高速性を確保できる。
半導体装置1は、欠陥層26の中に開口部27を設けたことで、オン抵抗が下がり、オン電圧の低減が可能である。欠陥層26は結晶欠陥を高濃度で有するために抵抗が高くなるが、開口部27はn+型バッファ層15が有する比較的低抵抗な領域である。従って、半導体装置1は、開口率が上がるほど、オン抵抗が下がり、オン電圧の低減が可能である。
次に、本発明の実施形態の変形例1に係る半導体装置について、図4を参照しながら説明する。実施形態の半導体装置1に対して、開口部の形状がストライプ状であることが異なる。なお、実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
図4に示すように、半導体装置2は、n+型バッファ層15の中の欠陥層26が、矩形の縁辺部に並行な縦方向に長いストライプ状の開口部28を有している。開口部28の形状以外において、半導体装置2は、半導体装置1と同様な構造を有している。
ストライプ状の開口部28は、ストライプに垂直な短辺方向に拡散長Lの2倍以上の幅を持っている。開口部28は、素子領域51の相対向する端部まで連続して伸びているが、拡散長Lの2倍以上の長さを維持しつつ、途中で分割されてもよい。開口部28は、ストライプに垂直な短辺方向に、繰返し単位55で繰返して配置されている。開口率は、繰返し単位55に対する短辺方向の幅の比にほぼ等しく、5%〜30%となるように設定されている。
半導体装置2は、半導体装置1と比較して、スナップバック現象の発生の抑制と、スイッチング速度の高速性を再現性よく実現可能である。その他に、半導体装置2は、半導体装置1が有する効果を同様に有している。
なお、更に、開口部28と90度回転した開口部28とを組み合わせた十字に交差する開口形状とする変形は可能である。
次に、本発明の実施形態の変形例2に係る半導体装置について、図5を参照しながら説明する。実施形態の半導体装置1に対して、プレーナゲート構造を有することが異なる。なお、実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
図5に示すように、半導体装置3は、n−型ベース層11の第1主面に、p+型ベース層32が設けられている。p+型ベース層32の表面には、n+型エミッタ層34が選択的に設けられている。p+型ベース層32及びn+型エミッタ層34の表面には、オーミック接触されたエミッタ電極42が設けられている。
n+型エミッタ層34、p+型ベース層32、及びn−型ベース層11の表面にゲート絶縁膜18が形成され、ゲート絶縁膜38の上側にプレーナゲート電極39が設けられている。つまり、プレーナゲート電極39は、ゲート絶縁膜38を介してn−型ベース層11、p+型ベース層32、及びn+型エミッタ層34に接し、上面側を絶縁膜41を介してエミッタ電極42に接する。
n−型ベース層11の第2主面の側の構造は、実施形態の半導体装置1の構造と同様であり、n+型バッファ層15の内部に、第2主面に並行して、結晶欠陥の未形成部分、すなわち開口部27、を有する欠陥層26が設けられている。
欠陥層26及び欠陥層26の開口部27の部分を除いて、半導体装置3は、周知のIGBTと同様の製造方法によって製造することが可能である。プレーナゲート電極39は、数10μmの間隔で配置される場合がある。開口部27は、低電圧で少数キャリアの通り道として機能させるために、プレーナゲート電極39の繰返し方向に、プレーナゲート電極39の繰返し間隔より大きく設定してある。
半導体装置3は、半導体装置1と同様な開口部27を有する欠陥層26を有しているので、半導体装置1が有する効果を同様に備えている。なお、半導体装置3は、上述の開口部27を開口部28の形状に変更した変形例、更に、開口部27を開口部28と90度回転した開口部28とを組み合わせた十字に交差する開口部に変更した変形例等を同様に適用され得る。
以上において実施形態を述べたが、この実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な半導体装置は、種々の他の形態に具体化されても良いし、さらに、本発明の精神から逸脱することなくここにおいて述べた半導体装置の形態における種々の省略、置き換え及び変更を行っても良い。付随する請求項及びそれらの均等物は、本発明の範囲及び精神に入るようにそのような形態若しくは変形を含むことを意図している。
本実施例及び変形例においては、欠陥層をプロトンの照射またはヘリウムイオンの照射により形成する例を示したが、プロトンの他にデュトロン(2H+)、ヘリウムイオンはより具体的には、3He2+または4He2+の照射により形成するが可能である。
また、実施形態及び変形例において、第1導電型をn型、第2導電型をp型として説明をしたが、第1導電型をp型、第2導電型をn型としても実施可能である。
本発明は、以下の付記に記載されるような構成が考えられる。
(付記1) 対向する第1主面及び第2主面を有する第1導電型ベース層と、前記第1導電型ベース層の前記第1主面に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に選択的に形成された第1導電型エミッタ層と、前記第2導電型ベース層及び前記第1導電型エミッタ層にオーミック接触されたエミッタ電極と、前記第1導電型ベース層、前記第2導電型ベース層及び前記第1導電型エミッタ層に接するゲート絶縁膜を介して形成されたゲート電極と、前記第1導電型ベース層の前記第2主面に形成された第1導電型バッファ層と、前記第1導電型バッファ層の表面に形成された第2導電型コレクタ層と、前記第2導電型コレクタ層にオーミック接触されたコレクタ電極とを備えた素子領域を有し、前記第1導電型バッファ層は、内部に、前記第2主面に沿って並行に選択的に少数キャリアの拡散長の少なくとも2倍の直径の円を含むことが可能な大きさの開口部が設けられた欠陥層を有している半導体装置。
(付記1) 対向する第1主面及び第2主面を有する第1導電型ベース層と、前記第1導電型ベース層の前記第1主面に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に選択的に形成された第1導電型エミッタ層と、前記第2導電型ベース層及び前記第1導電型エミッタ層にオーミック接触されたエミッタ電極と、前記第1導電型ベース層、前記第2導電型ベース層及び前記第1導電型エミッタ層に接するゲート絶縁膜を介して形成されたゲート電極と、前記第1導電型ベース層の前記第2主面に形成された第1導電型バッファ層と、前記第1導電型バッファ層の表面に形成された第2導電型コレクタ層と、前記第2導電型コレクタ層にオーミック接触されたコレクタ電極とを備えた素子領域を有し、前記第1導電型バッファ層は、内部に、前記第2主面に沿って並行に選択的に少数キャリアの拡散長の少なくとも2倍の直径の円を含むことが可能な大きさの開口部が設けられた欠陥層を有している半導体装置。
(付記2) 前記欠陥層は、プロトンを照射して形成される付記1に記載の半導体装置。
(付記3) 前記ゲート電極は、トレンチゲート構造を有する付記1に記載の半導体装置。
(付記4) 前記ゲート電極は、プレーナゲート構造を有する付記1に記載の半導体装置。
1、2、3 半導体装置
11 n−型ベース層
12、32 p+型ベース層
13 p++型ベース層
14、34 n+型エミッタ層
15 n+型バッファ層
16 p+型コレクタ層
17 トレンチ
18、38 ゲート絶縁膜
19 トレンチゲート電極
21、41 絶縁膜
22、42 エミッタ電極
25 コレクタ電極
26 欠陥層
27、28 開口部
39 プレーナゲート電極
51 素子領域
53、55 繰返し単位
11 n−型ベース層
12、32 p+型ベース層
13 p++型ベース層
14、34 n+型エミッタ層
15 n+型バッファ層
16 p+型コレクタ層
17 トレンチ
18、38 ゲート絶縁膜
19 トレンチゲート電極
21、41 絶縁膜
22、42 エミッタ電極
25 コレクタ電極
26 欠陥層
27、28 開口部
39 プレーナゲート電極
51 素子領域
53、55 繰返し単位
Claims (5)
- 対向する第1主面及び第2主面を有する第1導電型ベース層と、
前記第1導電型ベース層の前記第1主面に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に選択的に形成された第1導電型エミッタ層と、
前記第2導電型ベース層及び前記第1導電型エミッタ層にオーミック接触されたエミッタ電極と、
前記第1導電型ベース層、前記第2導電型ベース層及び前記第1導電型エミッタ層に接するゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型ベース層の前記第2主面に形成された第1導電型バッファ層と、
前記第1導電型バッファ層の表面に形成された第2導電型コレクタ層と、
前記第2導電型コレクタ層にオーミック接触されたコレクタ電極と、
を備えた素子領域を有し、
前記第1導電型バッファ層は、内部に、前記第2主面に沿って並行に選択的に少数キャリアの拡散長の少なくとも2倍の直径の円を含むことが可能な大きさの開口部が設けられた欠陥層を有していることを特徴とする半導体装置。 - 前記欠陥層は、前記第2主面に並行に、繰返しの開口部パターンを有していることを特徴とする請求項1に記載の半導体装置。
- 前記欠陥層は、前記第1主面に沿った前記素子領域の面積に対して、5%以上30%以下の開口部面積を有していることを特徴とする請求項1または2に記載の半導体装置。
- 前記開口部は、前記ゲート電極の繰返し方向に、前記ゲート電極の繰返し間隔より大きいことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記欠陥層は、前記第2導電型コレクタ層の側から水素またはヘリウムを核とする荷電粒子を照射して形成されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
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