CN110462839B - Mosfet、mosfet的制造方法以及电力转换电路 - Google Patents

Mosfet、mosfet的制造方法以及电力转换电路 Download PDF

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Abstract

MOSFET100，具备：半导体基体110，在n型柱形区域113以及p型柱形区域115构成超结结构；以及栅极电极122，通过栅极绝缘膜120形成，其中，在半导体基体110中，当将提供作为MOSFET的主要运作的区域设为活性区域A1、将保持耐压的区域设为外周区域A3、以及将位于活性区域A1与外周区域A3中间的区域设为活性连接区域A2时，在半导体基体110的活性区域A1、活性连接区域A2以及外周区域A3中，晶格缺陷仅被生成于活性区域A1以及活性连接区域A2。此外，电力转换电路，具备：用于制造MOSFET100的制造方法以及MOSFET100。本发明的MOSFET100能够减少恢复损失，并且与以往的MOSFET相比难以产生振动。

Description

MOSFET、MOSFET的制造方法以及电力转换电路
技术领域
本发明涉及MOSFET、MOSFET的制造方法以及电力转换电路。
背景技术
以往，使用超结(Super Junction)结构的MOSFET形成有晶格缺陷已被普遍认知(例如，参照专利文献1)。
因此，将以下所示的MOSFET900作为以往的MOSFET来进行示例并说明。其中，MOSFET900是用于说明晶格缺陷而示例的，所以，在以下的说明中，并不代表其本质上为MOSFET900所具有的具体结构(例如，是否是沟槽栅极型、是否具备金属塞等)。
以往的MOSFET900如图14所示，具备：半导体基体910，具有n型柱形区域913以及p型柱形区域915，并且在n型柱形区域913以及p型柱形区域915构成超结结构；以及栅极电极922，通过栅极绝缘膜920形成于半导体基体910的第一主面侧。
此外，MOSFET900除了上述的构成要素以外，还具备：低电阻半导体层(漏极层)912；缓冲层914；基极区域916；源极区域924；层间绝缘膜926；金属塞930；源极电极934；以及漏极电极936。
MOSFET900即是所说的沟槽栅极型MOSFET。
其中，图14所示的是在以往的MOSFET900中所说的活性区域的一部分。
此外，在以往的MOSFET900中，晶格缺陷被生成于半导体基体910(参照图14的×印)。在MOSFET900中，在超结结构的最深部与低电阻半导体层912的上表面之间的深度(缓冲层914存在的深度)中，晶格缺陷的密度是显示最大值。
根据以往的MOSFET900，在体二极管的反向恢复时，能够使载流子通过晶格缺陷而重新结合(控制载流子的生命时间)，这样一来，即使载流子不移动至电极也能够使载流子消除。因此，以往的MOSFET900能够缩短反向恢复时间(Trr)来加快开关速度，这样一来，就能够减少反向恢复电载量(Qrr)，与具有超结结构并且没有生成晶格缺陷的MOSFET相比，其能够减少恢复损失。
其中，在以下单独记载为“减少恢复损失”的情况下，指的是与具有超结结构并且没有生成晶格缺陷的MOSFET相比后的情况。
【先行技术文献】
【专利文献1】特开2015-135987号公报
通常在具有超结结构的MOSFET中，由于超结结构的结电容会变大，在体二极管的反向恢复时耗尽层从pn结处迅速扩展，因此反向恢复电流(Irr)在超过峰值(Irp)后，会有急剧变小(dIr/dt会变大)的倾向。换句话说，会有成为恢复困难的倾向(参照后述的图4)。
此外，当晶格缺陷被生成于MOSFET的半导体基体时，会发生因载流子的生命时间变得过短，从而导致反向恢复电流(Irr)在超过峰值(Irp)后，进一步急剧变小的情况。特别是如以往的MOSFET900：在比超结结构的最深部更深的深度位置中，当晶格缺陷的密度是显示最大值时，反向恢复电流(Irr)在超过峰值(Irp)后进一步急剧变小的倾向会变得更为显著(参照后述的图4)。
一旦反向恢复电流(Irr)在超过峰值(Irp)后急剧变小，因寄生电感分量(Ls)而产生的感应电动势(V＝Ls×dIr/dt)会变大，从而会易于产生振动。也就是说，具有超结结构的MOSFET中会有易于产生振动的问题，并且在形成晶格缺陷后的MOSFET(例如以往的MOSFET900般的MOSFET)中会有更为易于产生振动的问题。
本发明为了解决上述问题，目的是提供一种MOSFET，其能够减少恢复损失，并且与以往的MOSFET(具有超结结构并且生成晶格缺陷的MOSFET)相比难以产生振动。此外，本发明目的也提供了一种MOSFET的制造方法，其用于制造能够减少恢复损失，并且与以往的MOSFET相比难以产生振动的MOSFET。并且，本发明目的还进一步提供了一种高品质的电力转换电路，其使用上述的能够减少恢复损失，并且与以往的MOSFET相比难以产生振动的MOSFET。
发明内容
【1】本发明的MOSFET，是一种具备：半导体基体，具有n型柱形区域以及p型柱形区域，并且在所述n型柱形区域以及所述p型柱形区域构成超结结构；以及栅极电极，通过栅极绝缘膜形成于所述半导体基体的第一主面侧的MOSFET，其特征在于：其中，在所述半导体基体中，当将提供作为所述MOSFET的主要运作的区域设为活性区域、将位于所述活性区域的外周侧并且保持所述MOSFET的耐压的区域设为外周区域、以及将位于所述活性区域与所述外周区域中间的区域设为活性连接区域时，在所述半导体基体的所述活性区域、所述活性连接区域以及所述外周区域中，晶格缺陷仅被生成于所述活性区域以及所述活性连接区域。
【2】在本发明的MOSFET中，理想的情况是：所述半导体基体进一步具有：第一导电型基极区域，形成于所述n型柱形区域以及所述p型柱形区域的所述第一主面侧；以及第二导电型源极区域，形成于所述基极区域的第一主面侧并且与所述栅极绝缘膜接触，所述MOSFET进一步具备：层间绝缘膜，形成为覆盖所述基极区域、所述栅极绝缘膜、所述栅极电极以及所述源极区域；以及源极电极，形成于所述层间绝缘膜的表面，并且与所述基极区域以及所述源极区域电连接，当在与所述半导体基体的深度方向平行的截面观看所述半导体基体时，在能够提供作为所述MOSFET的主要运作的所述源极区域与所述栅极电极中位于最外部的那一个的外端为所述活性区域与所述活性连接区域的边界，所述基极区域的外端为所述活性连接区域与所述外周区域的边界。
【3】在本发明的MOSFET中，理想的情况是：在平面观看所述半导体基体，将所述活性区域的总面积设为S1、将所述活性连接区域的总面积设为S2、将所述外周区域的总面积设为S3、将所述MOSFET的耐压设为VDSS时，满足S3＞(S1+S2+S3)×0.05×(VDSS/600)的关系。
【4】在本发明的MOSFET中，理想的情况是：所述晶格缺陷被生成为在沿深度方向观看时局部密度变高。
【5】在本发明的MOSFET中，理想的情况是：当将所述活性区域中的所述半导体基体的所述第一主面作为基准，将到达所述超结结构的最深部的深度设为Dp，将所述晶格缺陷的密度是显示最大值的深度设为Dd，将所述晶格缺陷的密度分布的半宽设为W时，满足0.25Dp≦Dd≦1.1Dp并且满足0.05Dp＜W＜0.5Dp的关系。
【6】本发明的MOSFET的制造方法，其特征在于：其中，按照此顺序包含：准备工序，准备的是具备了：具有n型柱形区域以及p型柱形区域，并且在所述n型柱形区域以及所述p型柱形区域构成超结结构的半导体基体、通过栅极绝缘膜形成于所述半导体基体的第一主面侧的栅极电极的规定的结构体；以及晶格缺陷生成工序，将晶格缺陷生成于所述半导体基体，在作为所述半导体基体中的MOSFET完成时，当将提供作为所述MOSFET的主要运作的区域设为活性区域、将位于所述活性区域的外周侧并且保持所述MOSFET的耐压的区域设为外周区域、以及将位于所述活性区域与所述外周区域中间的区域设为活性连接区域时，在所述晶格缺陷生成工序中，将所述晶格缺陷在所述半导体基体的所述活性区域、所述活性连接区域以及所述外周区域中，仅生成于所述活性区域以及所述活性连接区域。
【7】在本发明的MOSFET的制造方法中，理想的情况是：在所述准备工序中准备的所述规定的结构体的所述半导体基体，进一步具有：第一导电型基极区域，形成于所述n型柱形区域以及所述p型柱形区域的所述第一主面侧；以及第二导电型源极区域，形成于所述基极区域的第一主面侧并且与所述栅极绝缘膜接触，在所述准备工序中准备的所述规定的结构体，进一步具备：层间绝缘膜，形成为覆盖所述基极区域、所述栅极绝缘膜、所述栅极电极以及所述源极区域；以及源极电极，形成于所述层间绝缘膜的表面，并且与所述基极区域以及所述源极区域电连接，在所述晶格缺陷生成工序中，当在与所述半导体基体的深度方向平行的截面观看所述半导体基体时，将能够提供作为所述MOSFET的主要运作的所述源极区域与所述栅极电极中位于最外部的那一个的外端设为所述活性区域与所述活性连接区域的边界、将所述基极区域的外端作为所述活性连接区域与所述外周区域的边界来生成所述晶格缺陷。
【8】在本发明的MOSFET的制造方法中，理想的情况是：在所述准备工序中，在平面观看所述半导体基体，将所述活性区域的总面积设为S1、将所述活性连接区域的总面积设为S2、将所述外周区域的总面积设为S3、将应该制造的所述MOSFET的耐压设为VDSS时，作为所述规定的结构体准备满足S3＞(S1+S2+S3)×0.05×(VDSS/600)的关系的规定的结构体。
【9】在本发明的MOSFET的制造方法中，理想的情况是：在所述晶格缺陷生成工序中，将所述晶格缺陷生成为在沿深度方向观看时局部密度变高。
【10】在本发明的MOSFET的制造方法中，理想的情况是：在所述晶格缺陷生成工序中，当将所述活性区域中的所述半导体基体的所述第一主面作为基准，将到达所述超结结构的最深部的深度设为Dp，将所述晶格缺陷的密度是显示最大值的深度设为Dd，将所述晶格缺陷的密度分布的半宽设为W时，将所述晶格缺陷生成为满足0.25Dp≦Dd≦1.1Dp并且满足0.05Dp＜W＜0.5Dp的关系。
【11】在本发明的MOSFET的制造方法中，理想的情况是：在所述晶格缺陷生成工序中，通过He照射或者质子照射来生成所述晶格缺陷。
【12】本发明的电力转换电路，是一种具备：用于将正向电流流通于体二极管的MOSFET；开关元件；以及电感负载的电力转换电路，其特征在于：其中，使用的作为所述MOSFET，具备：半导体基体，具有n型柱形区域以及p型柱形区域，并且在所述n型柱形区域以及所述p型柱形区域构成超结结构；以及栅极电极，通过栅极绝缘膜形成于所述半导体基体的第一主面侧，在所述半导体基体中，当将提供作为所述MOSFET的主要运作的区域设为活性区域、将位于所述活性区域的外周侧并且保持所述MOSFET的耐压的区域设为外周区域、以及将位于所述活性区域与所述外周区域中间的区域设为活性连接区域时，在所述半导体基体的所述活性区域、所述活性连接区域以及所述外周区域中，晶格缺陷仅被生成在所述活性区域以及所述活性连接区域。
发明效果
根据本发明的MOSFET，由于晶格缺陷被生成于半导体基体，因此与以往的MOSFET相同，在体二极管的反向恢复时能够使载流子通过晶格缺陷而重新结合(控制载流子的生命时间)，这样一来，即使载流子不移动至电极也能够使载流子消除。因此，本发明的MOSFET能够缩短反向恢复时间(Trr)来加快开关速度，这样一来，就能够减少反向恢复电载量(Qrr)，从而就能够减少恢复损失。
此外，在本发明的MOSFET中，晶格缺陷在半导体基体的活性区域、活性连接区域以及外周区域中，仅被生成于活性区域以及活性连接区域，也就是说，由于晶格缺陷没有被生成于外周区域，因此在体二极管的反向恢复时，外周区域的载流子难以重新结合，所以在外周区域载流子变为在移动至电极后被抽出。
因此，在本发明的MOSFET中，由于外周区域的载流子的消除时间与活性区域以及活性连接区域的载流子的消除时间相比会变慢(参照后述的图5)，所以通过残存于外周区域的载流子的影响，反向恢复电流(Irr)会缓慢减少。换句话来说，能够将恢复波形软化。
这样一来，根据本发明的MOSFET，通过抑制反向恢复电流(Irr)在超过峰值(Irp)后急剧变小(dIr/dt会变大)，从而就能够抑制因寄生电感分量而产生的感应电动势变大。
也就是说，本发明的MOSFET与以往的MOSFET相比难以产生振动。
因此，本发明的MOSFET能够减少恢复损失，并且与以往的MOSFET相比难以产生振动。
根据本发明的MOSFET的制造方法，包含将晶格缺陷生成于半导体基体的晶格缺陷生成工序，并且在该晶格缺陷生成工序中，由于将晶格缺陷在半导体基体的活性区域、活性连接区域以及外周区域中，仅生成于活性区域以及活性连接区域，因此就能够制造上述般的能够减少恢复损失，并且与以往的MOSFET相比难以产生振动的MOSFET。
根据本发明的电力转换电路，由于具备在半导体基体的活性区域、活性连接区域以及外周区域中，晶格缺陷仅被生成于活性区域以及活性连接区域的MOSFET(本发明的MOSFET)，从而就能够设为是使用上述般的能够减少恢复损失，并且与以往的MOSFET相比难以产生振动的MOSFET的高品质电力转换电路。
附图说明
图1是展示实施方式中电力转换电路1的电路图。
图2是用于说明实施方式中的MOSFET100而展示的图。图2(a)是展示MOSFET100的一部分(大致相当于后述的图3中显示的S-S的截面，包含活性区域A1、活性连接区域A2以及外周区域A3的部分。以下，在单独称为“MOSFET的一部分”的情况下也相同)的截面图，图2(b)是展示MOSFET100中晶格缺陷的分布的图表。由于图2(a)是展示MOSFET100的一部分的截面图，因此图2(a)的左右两端不一定是展示MOSFET100的末端(在后述的图8～图13中也相同)。图2(b)的图表的纵轴是展示将半导体基体110的第一主面作为基准后的深度，横轴是展示晶格缺陷的密度。在图2(a)中，将×印(将晶格缺陷密度高的位置模式化地展示的标记)连结的虚线，是为了将晶格缺陷的密度是显示最大值的深度Dp在视觉上易于理解的辅助线。此外，图2(a)中的交替长短虚线是展示活性区域A1与活性连接区域A2的边界，或是展示活性连接区域A2与外周区域A3的边界的辅助线。图2(b)的图表是将晶格缺陷的密度分布模式化地展示后的图表，纵轴以及横轴不显示具体的数值。只是，图2(a)与图2(b)在半导体基体110的深度方向中相对应。
图3是实施方式中半导体基体110的平面图(上面图)。在图3中，为了将活性区域A1、活性连接区域A2以及外周区域A3的分布易于理解，对各区域以外的具体的构成要素等没有进行图示。此外，图3是模式图，图3所示的活性区域A1、活性连接区域A2以及外周区域A3的形状与面积比是不正确的。其中，在图3中用符号G显示的区域，是配置栅极焊盘的区域。
图4是用于说明在体二极管的反向恢复时，取决于有无晶格缺陷的反向恢复电流的差异的图表。图4的图表的纵轴是展示电流(将正向设为顺序方向，单位：安培)，横轴是展示时间(单位：秒)。在图4中各图表(波形)右侧的箭头，是展示各图表(波形)的大致dIr/dt(在超过反向恢复电流的峰值(Irp)后的图表的大致倾向)。在图4中添加符号P1的交替长短虚线是展示比较例1的反向恢复电流的峰值(Irp)的位置，添加符号P2的交替长短虚线是展示比较例2的反向恢复电流的峰值(Irp)的位置。其中，图4的图表是基于在考虑适当的条件下进行的实验的实际测值的图表。因此，虽然图4的图表不适用于全部的MOSFET，但是在众多的MOSFET(具有超结结构且没有生成晶格缺陷的MOSFET与以往的MOSFET)中，可以认为显示出基本上与图4所示的图表相同的倾向。
图5是用于说明在体二极管的反向恢复时，活性区域与外周区域的反向恢复电流的差异的图表。图5的图表的纵轴是展示电流(将正向设为顺序方向，单位：安培)，横轴是展示时间(单位：微秒)。图5的图表的纵轴左侧所示的数值是展示活性区域中关于反向恢复电流的电流值，纵轴右侧所示的数值是展示外周区域中关于反向恢复电流的电流值。在图5中添加符号P3的交替长短虚线是展示外周区域的反向恢复电流的峰值(Irp)的位置，添加符号P3的交替长短虚线是展示活性区域的反向恢复电流的峰值(Irp)的位置。其中，图5的图表是基于在考虑适当的条件下进行模拟后的图表。因此，虽然图5的图表不适用于全部的MOSFET，但是对于包含在本发明的MOSFET，可以认为显示出基本上与图5所示的图表相同的倾向。
图6是为了说明活性区域中载流子堆积，从而展示MOSFET190的活性区域A1的截面图。其中，在MOSFET190中，虽然晶格缺陷的密度是显示最大值的深度被记载为2个(参照符号Dd1以及符号Dd2)，但是，这是为了说明晶格缺陷的密度是显示最大值的深度Dd与易形成载流子堆积的区域C的位置关系。也就是说，这并非是代表MOSFET190中晶格缺陷的密度是显示最大值的深度为存在2个。
图7是为了说明活性区域中形成载流子堆积而展示的图。用符号R显示的区域是空穴(正孔)密度高的(载流子密度高的)区域，图7(a)～图7(e)是展示在此顺序下的时间经过。虽然图7所示的区域，是相当于在图6中用符号A所显示的区域，但是由于图6是模式图(为了优先易于理解的程度，所以展示的构造的尺寸与比例是不正确的图)，因此图6所示的构造与图7所示的构造并不严格一致。其中，在图7所示的模拟中，对于在本发明中不是必要要素的金属塞则没有考虑在内。图7是基于在考虑适当的条件下进行模拟结果后的图。因此，虽然图7的图不适用于全部的MOSFET，但是如果是使用了超结结构的MOSFET，都显示出与图7所示的相同的倾向。
图8是为了说明实施方式中MOSFET的制造方法而展示的图。图8(a)、图8(b)是各工序图。
图9是为了说明实施方式中MOSFET的制造方法而展示的图。图9(a)、图9(b)是各工序图。
图10是展示变形例1中MOSFET101的一部分结构的截面图。
图11是展示变形例2中MOSFET102的一部分结构的截面图。
图12是展示变形例3中MOSFET103的一部分结构的截面图。
图13是展示变形例4中MOSFET104的一部分结构的截面图。
图14是展示以往的MOSFET900的活性区域的结构的截面图。
具体实施方式
以下，将基于图中所示的实施方式，对本发明的MOSFET、MOSFET的制造方法以及电力转换电路进行说明。各附图是模式图，不一定严格反映出实际的构造与构成。以下说明的实施方式以及变形例，不限定权利要求中的发明。此外，对于本发明的解决手段不是必须限于在实施方式以及变形例中说明的各要素以及其全部的组合。在实施方式以及变形例中，对于基本构成与特征为相同的构成要素(包含形状与构成等为不是完全相同的构成要素)，使用相同符号，并且省略再次说明。
【实施方式】
1.电力转换电路1的构成
首先，对实施方式中的电力转换电路1进行说明。
实施方式中的电力转换电路1，是具有DC-DC转换器与变压器等构成要素的斩波电路(升压斩波电路)。实施方式中的电力转换电路1，如图1所示具备：用于将正向电流流通于体二极管的MOSFET100；开关元件200；电感负载(电抗器)300；电源400；以及平滑电容器500。在电力转换电路1的外部端子上，连接有负载600。
电力转换电路1中的MOSFET100，是后述的实施方式中的MOSFET100。MOSFET100在电压没有被施加于栅极电极122(后述)时(处于关闭状态时)，进行由电源400提供给电感负载300的电流的整流运作。也就是说，在电压没有被施加于栅极电极122时的MOSFET100，能够作为所说的续流二极管来处理。
开关元件200控制：由电源400提供给电感负载300的电流以及从电源400处提供的电流。实施方式中的开关元件200是MOSFET(与实施方式中的MOSFET100是不同的MOSFET)。
开关元件200响应从驱动电路(无图示)处向开关元件200的栅极电极施加的时钟信号后进行开关，并且一旦成为打开状态，就会使电感负载300与电源400间导通。
电感负载300是能够向通过电流形成的磁场积蓄能量的被动元件(感应器)。
电源400的阳极与电感负载300的一端电连接，电源400的负极与开关元件200的源极电极电连接。此外，开关元件200的漏极电极，与电感负载300的另一端以及相当于MOSFET100的体二极管中的阳极电极的源极电极134(后述)电连接。
2.MOSFET100的构成
接着，对实施方式中的MOSFET100进行说明。
在以下的说明中，在半导体基体110(后述)中，将提供作为MOSFET100的主要运作的区域设为活性区域A1、将位于活性区域A1的外周侧并且保持MOSFET100的耐压的区域设为外周区域A3、将位于活性区域A1与外周区域A3的中间的区域设为活性连接区域A2(参照后述的图3)。
其中，“提供作为MOSFET的主要运作的区域”是指，包含作为MOSFET运作(能够进行电流控制)的构成要素的区域。
实施方式中的MOSFET100如图2(a)所示，具备：半导体基体110，具有n型柱形区域113以及p型柱形区域115，并且在n型柱形区域113以及p型柱形区域115构成超结结构；以及栅极电极122，通过栅极绝缘膜120形成于半导体基体110的第一主面侧。
实施方式中的MOSFET100，是所说的沟槽栅极型MOSFET。
MOSFET100的耐压为大于等于300V，例如可以是600V。其中，在本说明书中，MOSFET的“耐压”是指“漏源耐压”。
本说明书中的“超结结构”是指，在规定的截面(例如，垂直于第一主面并且垂直于沟槽的形成方向的截面)进行观看时n型柱形区域与p型柱形区域是交替重合排列的构造。
实施方式中的半导体基体110除了n型柱形区域113以及p型柱形区域115以外，还进一步具有：低电阻半导体层112、缓冲层114、基极区域116、源极区域124、保护环118、以及沟道截断环119。
此外，实施方式中的MOSFET100除了半导体基体110以及栅极电极122以外，还进一步具备：层间绝缘膜126、金属塞130、源极电极134、漏极电极136、以及栅极布线138。
其中，本说明书中的“第一主面”是指，存在半导体基体(通过连续的半导体所构成的部分)的主要构造(栅极电极等)侧的表面。在MOSFET100中，基极区域116与层间绝缘膜126的边界面是第一主面。
由于上述的半导体基体110以及MOSFET100的构成要素都属于常识范畴的范围，所以在以下的说明中将对基本事项进行记载。
低电阻半导体层112是n+型。低电阻半导体层112的厚度是例如100μm～400μm的范围内。低电阻半导体层的掺杂物浓度是例如1×1019cm－3～1×1020cm－3的范围内。
n型柱形区域113以及p型柱形区域115具有各自相同的截面形状，并且以相等间隔排列。其中，只要可以获得作为超结结构的效果，n型柱形区域与p型柱形区域既可以不具有相同的截面形状，排列也可以为不相等间隔。
n型柱形区域113以及p型柱形区域115的掺杂物浓度是例如5×1013cm－3～1×1016cm－3的范围内。只要可以获得作为超结结构的效果，n型柱形区域113的掺杂物总量与p型柱形区域115的掺杂物总量既可以是相同，也可以是不相同。
在MOSFET100中n型柱形区域113与缓冲层114是一体形成的，从而构成n型半导体层。n型半导体层的厚度是例如5μm～120μm的范围内。
基极区域116是形成于n型柱形区域113以及p型柱形区域115的第一主面侧的第一导电型区域，具体的是p+型区域。在实施方式的MOSFET100中，第一导电型指的是p型(任意的浓度)。
当将活性区域A1中的半导体基体110的第一主面设为基准时，基极区域116的最深部的深度位置是例如0.5μm～4.0μm的范围内。基极区域116的掺杂物浓度是例如5×1016cm－3～1×1018cm－3的范围内。
保护环118是用于提高MOSFET100的耐压的构造。通过保护环118，将反向恢复时从pn结处扩展的耗尽层向外周区域扩展就能够提高耐压。实施方式中的保护环118在外周区域A3中，是形成为将活性区域A1以及活性连接区域A2包围的第一导电型区域，具体的是p+型区域。
其中，对于实施方式中的活性区域A1、活性连接区域A2以及外周区域A3会进行后述。
沟道截断环119是用于抑制反向恢复时耗尽层扩展的构造。实施方式中的沟道截断环119在外周区域A3中，是形成为将保护环118包围的第二导电型区域，具体的是n+型区域。
栅极电极122通过栅极绝缘膜120被埋设于沟槽(没有图示符号)的内周面，该沟槽形成在穿过基极区域116后到达n型柱形区域113的深度位置上。
沟槽的深度是例如3μm。
栅极绝缘膜120是例如由通过热氧化法形成的二氧化硅膜所构成，厚度是例如100nm。
栅极电极122是由通过CVD法以及离子注入法形成的低电阻多晶硅所构成。
源极区域124形成于基极区域116的第一主面侧并且与栅极绝缘膜120接触，也就是说，一部分是形成为露出于沟槽的内周面的第二导电型区域，具体的是n+型区域。在实施方式的MOSFET100中，第二导电型指的是n型(任意的浓度)。
当将活性区域A1中的半导体基体110的第一主面设为基准时，源极区域124的最深部的深度位置，例如能够设为0.1μm～0.4μm的范围内。源极区域124的掺杂物浓度是例如5×1019cm－3～2×1020cm－3的范围内。
层间绝缘膜126形成为覆盖基极区域116、栅极绝缘膜120、栅极电极122以及源极区域124。层间绝缘膜126是由在通过CVD法形成的且在活性区域A1中的厚度是例如1000nm的PSG膜所构成。
外周区域A3中的绝缘膜具有层间绝缘膜126是搭设在形成于半导体基体110的表面的场绝缘膜(没有图示符号)上的构造。因此，外周区域A3中的绝缘膜的厚度是两者的总和。也就是说，在外周区域A3中，绝缘膜形成为比活性区域A1厚。
场绝缘膜是厚度为500nm～1000nm的氧化膜。该场绝缘膜能够是例如通过热氧化来形成。
在MOSFET100中，场绝缘膜的端部是与活性连接区域A2和外周区域A3的边界大致一致。
其中，在展示如图2般的MOSFET的外周区域的截面图中，没有展示层间绝缘膜与场绝缘膜的边界。
金属塞130，是在穿过层间绝缘膜126后到达基极区域116的接触孔(没有图示符号)的内部填充规定的金属而构成的。在金属塞130的底面，也可以形成掺杂物浓度比基极区域116更高的p++型扩散区域。
接触孔以及金属塞130的条纹宽度是例如0.5μm。接触孔的内表面形成有屏障金属(无图示)。金属塞130通过该屏障金属，例如在接触孔的内部填充钨而构成。
源极电极134形成于层间绝缘膜126的表面，并且通过金属塞130与基极区域116以及源极区域124电连接。源极电极134是由通过溅射法形成的厚度为例如4μm的铝系金属(例如，铝-铜合金)所构成。
漏极电极136形成于低电阻半导体层112的表面(将形成有源极电极134侧的面设为表面时的里面)。漏极电极136通过Ti－Ni－Au等多层金属膜而形成。作为该多层金属膜整体的厚度是例如0.5μm。
栅极布线138是与栅极电极122电连接的布线，并且由金属构成。栅极布线138与成为MOSFET100的外部接点的栅极焊盘(无图示)连接。栅极布线138以及栅极焊盘被配置于活性连接区域A2。其中，栅极布线138不必配置为将活性区域A1整体包围。栅极布线有时也被称为栅极指状物。
其中，在实施方式的MOSFET100中，当在与半导体基体110的深度方向平行的截面观看半导体基体110时，在能够提供作为MOSFET100的主要运作的源极区域124与栅极电极122中位于最外部的那一个(在实施方式中，图2(a)所展示的栅极电极122)的外端为活性区域A1与活性连接区域A2的边界，基极区域116的外端为活性连接区域A2与外周区域A3的边界。
在本说明书中，“能够提供作为MOSFET的主要运作的源极区域与栅极电极”是指，通过栅极绝缘膜互相相接的源极区域与栅极电极。例如，与源极区域没有通过栅极绝缘膜相接的栅极电极，由于不是能够提供作为MOSFET的主要运作的栅极电极，因此该栅极电极所存在的区域不被包含在活性区域中。只是，当在与半导体基体的深度方向平行的截面观看半导体基体时，在源极区域仅存在于沟槽的一侧的情况下，为了方便起见，该截面中的栅极电极整体被设为包含在活性区域中(参照图2(a))。
在MOSFET100中，晶格缺陷在半导体基体110的活性区域A1、活性连接区域A2以及外周区域A3中，仅被生成于活性区域A1以及活性连接区域A2。也就是说，在MOSFET100中，晶格缺陷没有被形成于外周区域A3。
对于这样做的理由会进行后述。
如果平面观看MOSFET100的半导体基体110，其为如图3所示。此处，在平面观看半导体基体110，将活性区域A1的总面积设为S1、将活性连接区域A2的总面积设为S2、将外周区域A3的总面积设为S3、将MOSFET100的耐压设为VDSS时，满足S3＞(S1+S2+S3)×0.05×(VDSS/600)的关系。
其中，由于展示MOSFET的结构的各附图是模式图，因此与S1、S2以及S3相关的数值设定和图3的展示不正确对应。
此外，在MOSFET100中，晶格缺陷被生成为在沿深度方向观看时局部密度变高(参照图2(b))。
在MOSFET100中，当将活性区域A1中的半导体基体110的第一主面作为基准，将到达超结结构的最深部的深度设为Dp，将晶格缺陷的密度是显示最大值的深度(参照图2(a)的×印)设为Dd，将晶格缺陷的密度分布的半宽设为W时，满足0.25Dp≦Dd≦1.1Dp并且满足0.05Dp＜W＜0.5Dp的关系(参照图2(a)以及图2(b))。
对于设为0.25Dp≦Dd≦1.1Dp的理由，会进行后述。
设为W＜0.5Dp是因为在晶格缺陷的分布过宽的情况下，载流子在包括p型柱形区域以及n型柱形区域(存在缓冲层的情况下，也包含缓冲层)的宽广范围内进行重新结合，其结果会导致反向恢复电流(Irr)在超过峰值(Irp)后会进一步急剧变小(dIr/dt会变大)。
此外，设为0.05Dp＜W是因为在晶格缺陷的分布过窄的情况下，无法充分确保载流子进行重新结合的区域。
本说明书中的“到达超结结构的最深部的深度”是指，在将活性区域的半导体基体的第一主面作为基准时，到达n型柱形区域与p型柱形区域构成超结结构的区域的最深部的深度。因此，到达超结结构的最深部的实际深度，基本是与n型柱形区域以及p型柱形区域中到达最大深度是较浅的那一方的最深部相同。所以，在实施方式中，到达超结结构的最深部的深度与到达p型柱形区域115的最深部的深度相同。
其中，由于半导体基体110中的第一主面是基极区域116与层间绝缘膜126的边界面，因此超结结构的深度也包含基极区域116的深度。只是，由于基极区域的深度通常比超结结构的深度要浅很多，因此即使到达超结结构的最深部的深度包含基极区域116的深度也没有问题。
“在沿深度方向观看时局部密度变高的晶格缺陷”是如后述的MOSFET的制造方法中的记载般，通过He照射或者质子照射来生成的。
本说明书中的“照射”是指为了生成晶格缺陷，因此将电离的He与质子(氢离子)注入对象(半导体基体)中。
实施方式中的MOSFET100，理想的情况是：进一步满足0.25Dp≦Dd＜0.95Dp的关系，其更为理想的情况是：满足0.4Dp≦Dd＜0.9Dp的关系。
此外，实施方式中的MOSFET100，理想的情况是：也满足(Dp－Dd)＞0.5W的关系。
对于设为理想的情况是：满足0.25Dp≦Dd＜0.95Dp的关系、更为理想的情况是：满足0.4Dp≦Dd＜0.9Dp的关系的理由会进行后述。
作为理想的关系设为(Dp－Dd)＞0.5W是因为晶格缺陷的密度是显示最大值的深度在较深的情况下(Dp－Dd为较小时)作为晶格缺陷的密度分布的W一旦变大，在比超结结构更深的位置上也会存在较多的晶格缺陷，其结果会导致反向恢复电流(Irr)在超过峰值(Irp)后会进一步急剧变小(dIr/dt会变大)。
实施方式中的Dd，具体是0.6Dp。
实施方式中的W，具体是0.3Dp。
实施方式中的Dp－Dd具体是0.4Dp，而0.5W具体是0.15Dp。
其中，由于展示MOSFET的结构的各附图是模式图(特别是为了将第一主面侧的构造易于理解，将相对于超结结构深度的基极区域116的深度显示为比实际的更大)，因此与上述的Dd、W以及Dp－Dd相关的数值设定和图2(a)的展示不正确对应。
此处，在半导体基体110的活性区域A1、活性连接区域A2以及外周区域A3中，对晶格缺陷被设为仅生成于活性区域A1以及活性连接区域A2的理由进行说明。此外，对设为0.25Dp≦Dd≦1.1Dp、0.25Dp≦Dd＜0.95Dp以及0.4Dp≦Dd＜0.9Dp的理由也将进行说明。其中，以下说明中的MOSFET在除了有无晶格缺陷或者位置以外，具有与实施方式中的MOSFET100基本相同的结构。
图4所示的比较例1的图表是涉及具有超结结构，并且没有被生成晶格缺陷的MOSFET的恢复波形的图表。其中，比较例1的图表是包含活性区域、活性连接区域以及外周区域的全部区域的实际测量值。从比较例1的图表可以知道反向恢复电流(Irr)在超过峰值(Irp，参照比较例1的图表与用P1显示的长短虚线的交点)后，会急剧变小(dIr/dt会变大)。也就是说，会成为恢复困难。此外，从比较例1的图表还可以知道由于反向恢复电流的峰值(Irp)较大，反向恢复时间(Trr)也较长，因此反向恢复电载量(Qrr)也会较大。
图4所示的比较例2的图表是涉及具有超结结构，并且被生成晶格缺陷的MOSFET的恢复波形的图表。其中，比较例2的图表也是包含活性区域、活性连接区域以及外周区域的全部区域的实际测量值。该MOSFET是：晶格缺陷的密度是显示最大值的深度Dd比超结结构的最深部稍微靠近第一主面侧(Dd＝Dp～0.95Dp间，并且大致是0.95Dp)的与上述以往的MOSFET900结构相近的MOSFET。
从比较例2的图表可以知道：与比较例1相比反向恢复电流的峰值(Irp，参照比较例2的图表与用P2显示的长短虚线的交点)在变小的同时反向恢复时间(Trr)也会变短，虽然反向恢复电载量(Qrr)能够大为减少，但是与比较例1相比在超过反向恢复电流的峰值(Irp)后的反向恢复电流的时间变化率(dIr/dt)会变大，也就是说，会成为恢复困难。此外，从比较例2的图表的波形还可以知道会产生振动。
也就是说，单独仅仅生成晶格缺陷从抑制振动的观点来说是不利的。当晶格缺陷的密度是显示最大值的深度Dd在比0.95Dp更深时(上述以往的MOSFET900般的情况)，从抑制振动的观点来说会有更为不利的倾向。
其中，相反地当晶格缺陷的密度是显示最大值的深度Dd在过浅时，生成晶格缺陷的意义会降低(到达回收载流子的移动距离变长，反向恢复电载量(Qrr)无法减少太多)。
图5所示的外周区域的图表是涉及没有被生成晶格缺陷的外周区域的恢复波形的图表。此外，图5所示的活性区域的图表是涉及与上述外周区域的图表在相同的条件下进行模拟后的生成晶格缺陷的活性区域的恢复波形的图表。
如图5所示，外周区域的反向恢复电流的峰值略微缓慢于活性区域的反向恢复电流的峰值。这时因为在体二极管的反向恢复时，外周区域的载流子变得难以重新结合，因此在外周区域中载流子成为在移动至电极后被抽出的形式。
也就是说，在半导体基体的活性区域、活性连接区域以及外周区域中，晶格缺陷被通过仅生成在活性区域以及活性连接区域的方式，使外周区域的载流子消除的时间与活性区域以及活性连接区域的载流子消除的时间相比变得迟缓，从而通过残存于外周区域的载流子的影响来使反向恢复电流(Irr)缓慢减少。也就是说，能够将恢复波形软化，从而抑制产生振动。
其中，从通过存在没有被生成晶格缺陷的外周区域来将恢复波形软化的观点来说，理想的情况是：半导体基体中的外周区域具有一定程度的面积。因此，在将活性区域的总面积设为S1、将活性连接区域的总面积设为S2、将外周区域的总面积设为S3、将MOSFET的耐压设为VDSS时，理想的情况是：设为满足S3＞(S1+S2+S3)×0.05×(VDSS/600)的关系。
此外，通过将超过反向恢复电流的峰值(Irp)后的反向恢复电流的时间变化率(dIr/dt)充分变小，在减少反向恢复电载量(Qrr)后从而减少恢复损失，并且从通过活性区域的结构来抑制振动的观点来说，理想的情况是：到达超结结构的最深部的深度Dp以及晶格缺陷的密度是显示最大值的深度Dd是在0.25Dp≦Dd＜1.1Dp的范围内，较为理想的情况是：0.25Dp≦Dd＜0.95Dp的范围内，更为理想的情况是：0.4Dp≦Dd＜0.9Dp的范围内。
以下，在活性区域中的晶格缺陷的密度是显示最大值的深度Dd为大于等于0.95Dp，特别是在大于等于Dp的情况下，对于在超过反向恢复电流的峰值(Irp)后的反向恢复电流的时间变化率(dIr/dt)会进一步急剧变大，将使用图6以及图7来进行说明。其中，在以下说明中的MOSFET190以及涉及模拟的MOSFET在除了有无晶格缺陷或者位置以外，具有与实施方式中的MOSFET100基本相同的结构。
在超结结构的最深部附近与低电阻半导体层的上表面之间的深度区域(从p型柱形区域的底部附近到n型缓冲层的深度区域)中，通过以下说明的理由以及装置，来形成反向恢复时所说的“载流子堆积”。
图6所示的MOSFET190是用于说明晶格缺陷的密度是显示最大值的深度Dp与载流子堆积的关系。在图6的符号C所示的区域是易形成载流子堆积的区域。
对于形成载流子堆积，将使用图7来进一步说明。
首先，在体二极管被正向偏置并且流通正向电流时，通过电导率调制，使相同数量的电子与空穴分布为充满包括n型柱形区域、p型柱形区域以及缓冲层的全部区域(参照图7(a))。
接下来，一旦进入反向恢复过程，空穴流向第一主面侧、电子流向第一主面的相反侧(参照图7(b)～图7(e))。此处，由于空穴比电子的移动速度更慢，因此空穴成为限制载流子抽出速率的主要原因。由于空穴是从第一主面侧抽出，因此在与第一主面的相反侧相近(离第一主面较远)的区域，也就是在超结结构的最深部附近与低电阻半导体层的上表面之间的深度区域(从p型柱形区域的底部附近到n型缓冲层的深度区域)中，空穴会残留到最后(参照图7(e))。此外，为了满足电载中性条件，电子也在同样的深度区域中残留大致相同的数量。
通过以上的装置，残留后的空穴以及电子形成“载流子堆积”。
这时，在通过上述过程形成后的载流子堆积处，通过使载流子逐渐抽出，从而就能够将超过反向恢复电流的峰值(Irp)后的反向恢复电流的时间变化率(dIr/dt)变小。
只是，一旦残留在载流子堆积的电子与空穴重新结合，由于反向恢复电流(Irr)会急剧减少，因此超过峰值(Irp)后的反向恢复电流的时间变化率(dIr/dt)会变大，从而成为引起振动的原因。
因此，在晶格缺陷的密度是显示最大值的深度Dd为较大的情况下(参照图6的Dd2)，虽然在使用晶格缺陷来促进电子与空穴的重新结合，并且在缩短反向恢复时间(Trr)上有方便的一面，但是由于载流子堆积中的载流子生命时间变得过短，超过反向恢复电流的峰值(Irp)后的反向恢复电流的时间变化率(dIr/dt)会变大，因此就会易产生振动。
其中，在晶格缺陷的密度是显示最大值的深度Dd与易形成载流子堆积的区域重合的情况下，反向恢复特性被晶格缺陷的密度与位置强烈影响，并且因该密度与位置的波动而出现的影响会变大。因此，在将晶格缺陷的密度是显示最大值的深度Dd设为大于等于0.95Dp的情况下，特别是在比1.1Dp大的情况下，考虑到每个MOSFET的反向恢复特性都会发生较大变化，会不适合MOSFET的量产。
此外，仅在考虑活性区域的情况下，当将晶格缺陷的密度是显示最大值的深度Dd设为比0.95Dp小时，因为晶格缺陷存在于易产生载流子堆积的区域的第一主面侧(参照图6的Dd1)，由于晶格缺陷不会促进残存于载流子堆积中的载流子快速地重新结合，所以与以往的MOSFET相比，到达超结结构的最深部附近的载流子重新结合的时间会变得较长，从而在体二极管的反向恢复时就能够抑制耗尽层从pn结处迅速扩展。
这样一来，将晶格缺陷的密度是显示最大值的深度Dd设为比0.95Dp小的MOSFET，通过抑制反向恢复电流(Irr)在超过峰值(Irp)后会急剧变小(dIr/dt会变大),从而就能够抑制由于寄生电感分量所产生的感应电动势会变大，这样一来，与以往的MOSFET相比就会难以产生振动。
此外，在本发明的MOSFET中，由于没有形成晶格缺陷的外周区域抑制了振动的产生，所以即使晶格缺陷的密度是显示最大值的深度Dd大于等于0.95Dp，其也能够是难以产生振动的MOSFET。只是，在本发明的MOSFET中，理想的情况是：晶格缺陷的密度是显示最大值的深度Dd即使是与易形成载流子堆积的区域重合也是位于浅位置，具体的是晶格缺陷的密度是显示最大值的深度Dd是1.1Dp以下。
其中，当晶格缺陷到达至n+型低电阻半导体层112时，由于低电阻半导体层112原本就是载流子的生命时间较短的区域，因此无法实际获得进行生命时间控制的效果，从而失去形成晶格缺陷的意义。在这种情况下，可以想到是具有与没有生成晶格缺陷时大致相同的反向恢复特性。
通过以上的见解，能够妥当导出的Dd的范围设为0.25Dp≦Dd≦1.1Dp。此外，将0.25Dp≦Dd＜0.95Dp设为能够妥当导出的理想范围，将0.4Dp≦Dd＜0.9Dp设为能够妥当导出的更为理想范围。
作为慎重记载，如以往MOSFET般易产生振动的MOSFET并非在实用中无法使用。只是在MOSFET的构造或者用途(电路的构成等)中没有抑制产生振动的必要性或者其必要性较低，并且在反向恢复时间(Trr)、反向恢复的峰值电流(Irp)以及反向恢复电载(Qrr)越小越好的情况下，越能够在实用中充分使用。
例如，在电流不连续型或者电流临界型升压斩波器中，由于续流二极管的反向恢复电流路径通过电抗器，所以急剧的电流变化被通过电抗器抑制。在这种情况下，可以说抑制振动产生的必要性较低。
3.MOSFET的制造方法
接下来，对实施方式中的MOSFET的制造方法进行说明。
实施方式中的MOSFET的制造方法是用于制造实施方式中MOSFET100的方法。
实施方式中的MOSFET的制造方法，按照此顺序包含：准备工序S1、晶格缺陷生成工序S2、退火(anneal)工序S3、背磨(background)工序S4、以及漏极电极形成工序S5。
准备工序S1如图8(a)所示，是准备规定的结构体100a的工序，规定的结构体100a具备：半导体基体110，具有n型柱形区域113以及p型柱形区域115，并且在n型柱形区域113以及p型柱形区域115构成超结结构；以及栅极电极122，通过栅极绝缘膜120形成于半导体基体110的第一主面侧。
在准备工序S1中准备的规定的结构体100a的半导体基体110，进一步具有：成为低电阻半导体层112的部分112a、缓冲层114、基极区域116、源极区域124、保护环118、以及沟道截断环119。
此外，在准备工序S1中准备的规定的结构体100a，进一步具备：层间绝缘膜126、金属塞130、源极电极134、以及栅极布线138。
本说明书中的“规定的结构体”是指，与本发明的MOSFET相比至少没有被生成晶格缺陷。规定的结构体如果具备：在n型柱形区域以及p型柱形区域构成超结结构的半导体基体；以及通过栅极绝缘膜形成的栅极电极，那除了没有被生成晶格缺陷以外，也可以不具备应该存在于本发明的MOSFET中的构成要素。
实施方式中的规定的结构体100a与MOSFET100相比，除了没有被生成晶格缺陷以外也不具备漏极电极136。此外，作为MOSFET100时成为低电阻半导体层112的部分112a比MOSFET100的低电阻半导体层112厚。
其中，在准备工序S1中准备的规定的结构体100a的半导体基体110，与实施方式中的MOSFET100(也就是，在实施方式中的MOSFET的制造方法中制造的MOSFET)中的半导体基体110，在上述点中的构成是不同的。只是，由于两者的主要构成相同，所以添加相同符号进行说明。以下，对于MOSFET中的半导体基体也相同。
准备工序S1能够实施使用在已知的MOSFET的制造方法中使用的已知工序。作为其中一例，通过顺序实施：(1)准备成为半导体基体110原始构件的基体(具有能够构成超结结构的n型柱形区域113以及p型柱形区域155的基体)的工序；(2)在基体形成栅极电极122用沟槽的工序；(3)形成栅极绝缘膜120以及栅极电极122的工序；(4)在基体形成基极区域116、保护环118、以及沟道截断环119的工序；(5)在基体形成源极区域124的工序；(6)形成层间绝缘膜126的工序；(7)形成金属塞130用接触孔的工序；(8)形成金属塞130的工序；(9)形成源极电极134的工序，从而就能够准备规定的结构体100a。由于各工序能够通过已知的方法来实施，所以省略详细说明。
其中，在实施方式中，准备工序S1没有形成漏极电极136。
此外，成为低电阻半导体层112的部分112a的厚度，例如能够通过常规的背磨将形成为比必要厚度更厚的n+型半导体层进行磨削从而调节厚度。
在半导体基体110中，在作为MOSFET100完成时将提供作为MOSFET100的主要运作的区域设为活性区域A1、将位于活性区域A1的外周侧并且保持MOSFET100的耐压的区域设为外周区域A3、将位于活性区域A1与外周区域A3中间的区域设为活性连接区域A2。
在准备工序S1中，在平面观看半导体基体110，将活性区域A1的总面积设为S1、将活性连接区域A2的总面积设为S2、将外周区域A3的总面积设为S3、将应该制造的MOSFET100的耐压设为VDSS时，作为规定的结构体100a准备满足S3＞(S1+S2+S3)×0.05×(VDSS/600)的关系的规定的结构体。
晶格缺陷生成工序S2如图8(b)所示，是将晶格缺陷生成于半导体基体110的工序。
在晶格缺陷生成工序S2中，将晶格缺陷在半导体基体110的活性区域A1、活性连接区域A2以及外周区域A3中，仅生成在活性区域A1以及活性连接区域A2。
其中，在晶格缺陷生成工序S2中，当在与半导体基体110的深度方向平行的截面观看半导体基体110时，将能够提供作为MOSFET100的主要运作的源极区域124与栅极电极122中位于最外部的那一个的外端设为活性区域A1与活性连接区域A2的边界，将基极区域116的外端作为活性连接区域A2与外周区域A3的边界来生成晶格缺陷。
此外，在晶格缺陷生成工序S2中，将晶格缺陷生成为在沿深度方向观看时局部密度变高。
在晶格缺陷生成工序S2中，当将活性区域A1中的半导体基体110的第一主面作为基准，将到达超结结构的最深部的深度设为Dp，将晶格缺陷的密度是显示最大值的深度设为Dd，将晶格缺陷的密度分布的半宽设为W时，将晶格缺陷生成为满足0.25Dp≦Dd≦1.1Dp并且满足0.05Dp＜W＜0.5Dp的关系。
在晶格缺陷生成工序S2中，理想的情况是：将晶格缺陷生成为满足0.4Dp≦Dd＜0.9Dp的关系。
此外，在晶格缺陷生成工序S2中，理想的情况是：将晶格缺陷生成为满足(Dp－Dd)＞0.5W的关系。
在实施方式的晶格缺陷生成工序S2中，Dd具体的是0.6Dp。
在晶格缺陷生成工序S2中，通过He照射或者质子照射来生成晶格缺陷。
以覆盖不想生成晶格缺陷的区域(外周区域A3)的方式来配置掩膜(不让He或者质子通过的部件)700后通过进行He照射或者质子照射，晶格缺陷就能够在限定区域后生成。
此外，对于晶格缺陷的密度是显示最大值的深度Dd，例如能够通过He照射或者质子照射的能量与减震器702(通过使He或者质子通过来调节这些范围的部件)来进行调节。减震器702是例如由铝构成。
其中，对于调节晶格缺陷的密度是显示最大值的深度Dd(调节离子种类的范围)，也可以不一定要使用减震器702。
首先，将从成为低电阻半导体层112的部分112a的第一主面的相反的表面(里面)处到晶格缺陷的密度是显示最大值的深度Dd的沿深度方向的距离设为Dbd。在He照射或者质子照射的规定的照射能量中，当构成规定的结构体100a的物质(硅)中的范围Rp是与距离Dbd相等、或者在将成为低电阻半导体层112的部分112a的厚度调节为相等时，即使不使用减震器702，也能够在合适的深度生成晶格缺陷。
当满足Rp＞Dbd的关系时，需要减震器702。在这种情况下，所使用的减震器702的厚度满足：减震器702中的离子种类的减速量与有效地通过Rp－Dbd而寻求的厚度(通过换算系数而寻求的厚度)的硅中的减速量相同。
例如，在构成半导体基体110的物质是硅，并且作为减震器702是使用由铝构成的材料时，由于从硅到铝的换算系数是略低于1的程度，所以如上述般，减震器702的厚度设定为比通过Rp－Dbd而寻求的厚度略薄。
其中，在Rp＜Dbd的情况下，由于无法通过减震器702来适当地调节晶格缺陷的密度是显示最大值的深度Dd，所以必须将成为低电阻半导体层112的部分112a的厚度使用背磨等来变薄。
此外，对于晶格缺陷的密度分布的半宽，能够通过He照射或者质子照射的能量来调节。通过缩小该能量就能够将晶格缺陷的密度分布的半宽变小，通过放大就能够将晶格缺陷的密度分布的半宽变大。
He照射或者质子照射的剂量是5×1010个/cm2～2×1012个/cm2的范围内。
虽然He照射或者质子照射的能量根据规定的结构体100a的厚度与使用的离子种类而不同，但是一般例如能够设为1MeV～40MeV的范围内。
作为能够用于He照射的主要离子种类，能够指出3He2+、4He2+、3He+以及4He+。
退火工序S3是在300℃～500℃下进行退火的工序(没有图示)。通过退火，在使因He照射或者质子照射而引起的不想要的晶格缺陷消除的同时，还能够调节晶格缺陷的密度。从充分得到退火效果的观点以及充分保留晶格缺陷的观点来说，退火时间的理想情况是：设为0.5小时～5小时，更为理想的情况是：设为1小时～2小时。
其中，在聚酰亚胺树脂被用于规定的结构体100a(特别是周边区域)的第一主面侧的情况下，为了防止聚酰亚胺树脂的变质等，理想的情况是：将退火的温度设为350℃以下。
背磨工序S4如图9(a)所示，是将成为低电阻半导体层112的部分112a的厚度减少后成为低电阻半导体层112的工序。在背磨工序S4中也具有将低电阻半导体层112的表面清洁化的效果。
其中，在成为低电阻半导体层112的部分112a的厚度已经与低电阻半导体层112的厚度相等，并且在成为低电阻半导体层112的部分112a的表面(露出面)是十分清洁(污垢的粘附等十分少)的情况下，也可以省略本工序。
漏极电极形成工序S5如图9(b)所示，是在低电阻半导体层112上将金属膜成膜后，形成漏极电极136的工序。
通过以上的工序，就能够制造实施方式中的MOSFET100。
4.实施方式中的MOSFET100、MOSFET的制造方法以及电力转换电路的效果
以下，对实施方式中的MOSFET100、MOSFET的制造方法以及电力转换电路的效果进行记载。
根据实施方式中的MOSFET100，由于晶格缺陷被生成于半导体基体110，因此与以往的MOSFET相同，在体二极管的反向恢复时，能够使载流子通过晶格缺陷而重新结合(控制载流子的生命时间)，这样一来，即使载流子不移动至电极也能够使载流子消除。因此，实施方式中的MOSFET100能够缩短反向恢复时间(Trr)来加快开关速度，这样一来，就能够减少反向恢复电载量(Qrr)，从而能够减少恢复损失。
此外，在实施方式的MOSFET100中，晶格缺陷在半导体基体110的活性区域A1、活性连接区域A2以及外周区域A3中，仅被生成于活性区域A1以及活性连接区域A2，也就是说，由于晶格缺陷没有被生成于外周区域A3，因此在体二极管的反向恢复时，外周区域A3的载流子难以重新结合，所以在外周区域A3载流子变为在移动至电极后被抽出。
因此，在实施方式的MOSFET100中，外周区域A3的载流子的消除时间与活性区域A1以及活性连接区域A2的载流子的消除时间相比会变慢，通过残存于外周区域A3的载流子的影响，反向恢复电流(Irr)会缓慢减少(能够将恢复波形软化)。
这样一来，根据实施方式的MOSFET100，通过抑制反向恢复电流(Irr)在超过峰值(Irp)后急剧变小(dIr/dt会变大)，从而就能够抑制由于寄生电感分量所产生的感应电动势会变大。
也就是说，实施方式的MOSFET100与以往的MOSFET相比难以产生振动。
因此，实施方式的MOSFET100能够减少恢复损失，并且与以往的MOSFET相比难以产生振动。
此外，根据实施方式的MOSFET100，半导体基体110进一步具有：基极区域116、源极区域124，MOSFET100进一步具备：层间绝缘膜126、源极电极134，当在与半导体基体110的深度方向平行的截面观看半导体基体110时，由于在能够提供作为MOSFET100的主要运作的源极区域124与栅极电极122中位于最外部的那一个的外端为活性区域A1与活性连接区域A2的边界，并且基极区域116的外端为活性连接区域A2与外周区域A3的边界，所以就能够在明确各区域的边界后提高晶格缺陷生成的精度，从而就能够减少恢复损失以及精确地控制不易产生振动的程度。
根据实施方式的MOSFET100，由于满足S3＞(S1+S2+S3)×0.05×(VDSS/600)的关系，所以就能够将半导体基体110中的外周区域A3所占据的比例进行充分地扩大，从而就能够充分地确保抑制振动产生的效果。
根据实施方式的MOSFET100，由于晶格缺陷被生成为在沿深度方向观看时局部密度变高，因此与在半导体基体110上均匀地生成晶格缺陷的情况相比，就能够防止由于载流子在包括p型柱形区域以及n型柱形区域的宽广范围进行重新结合从而导致反向恢复电流(Irr)在超过峰值(Irp)后会进一步急剧变小(dIr/dt会变大)，并且还能够适当地确保晶格缺陷的分布并充分地控制载流子的生命时间。
根据实施方式的MOSFET100，由于满足0.25Dp≦Dd≦1.1Dp的关系，因此能够将到达超结结构的最深部附近的载流子重新结合的时间设为较长，从而在体二极管的反向恢复时就能够更为精确地抑制耗尽层从pn结处迅速扩展。这样一来，实施方式中的MOSFET通过更为精确地抑制反向恢复电流(Irr)在超过峰值(Irp)后急剧变小(dIr/dt会变大)，从而就能够抑制因寄生电感分量而产生的感应电动势变大，这样一来，就是更为难以产生振动的MOSFET。
根据实施方式的MOSFET100，由于满足0.05Dp＜W＜0.5Dp的关系，因此就能够更为精切地防止由于载流子在包括p型柱形区域以及n型柱形区域的宽广范围进行重新结合从而导致反向恢复电流(Irr)在超过峰值(Irp)后会进一步急剧变小(dIr/dt会变大)，并且还能够适当地确保晶格缺陷的分布并更为精确地控制载流子的生命时间。
根据实施方式的MOSFET的制造方法，包含将晶格缺陷生成于半导体基体110的晶格缺陷生成工序S2，并且在该晶格缺陷生成工序S2中，由于将晶格缺陷在半导体基体110的活性区域A1、活性连接区域A2以及外周区域A3中，仅生成于活性区域A1以及活性连接区域A2，因此就能够制造如上述般能够减少恢复损失，并且与以往的MOSFET相比是难以产生振动的MOSFET100。
此外，根据实施方式的MOSFET的制造方法，在准备工序S1中准备的规定的结构体100a的半导体基体110，进一步具有：基极区域116、源极区域124，在准备工序S1中准备的规定的结构体100a，进一步具备：层间绝缘膜126、源极电极134，在晶格缺陷生成工序S2中，当在与半导体基体110的深度方向平行的截面观看半导体基体110时，将能够提供作为MOSFET100的主要运作的源极区域124与栅极电极122中位于最外部的那一个的外端设为活性区域A1与活性连接区域A2的边界，将基极区域116的外端作为活性连接区域A2与外周区域A3的边界来生成晶格缺陷，所以就能够在明确各区域的边界后提高晶格缺陷生成的精度，从而就能够减少恢复损失以及精确地控制不易产生振动的程度。
根据实施方式的MOSFET的制造方法，由于作为规定的结构体100a准备满足S3＞(S1+S2+S3)×0.05×(VDSS/600)的关系的规定的结构体，因此就能够将半导体基体110中的外周区域A3所占据的比例进行充分地扩大，从而就能够在制造的MOSFET100中充分地确保抑制振动产生的效果。
根据实施方式的MOSFET的制造方法，在晶格缺陷生成工序S2中，由于将晶格缺陷生成为在沿深度方向观看时局部密度变高，因此在制造的MOSFET100中，与在半导体基体110上均匀地生成晶格缺陷的情况相比，就能够防止由于载流子在包括p型柱形区域以及n型柱形区域的宽广范围进行重新结合从而导致反向恢复电流(Irr)在超过峰值(Irp)后会进一步急剧变小(dIr/dt会变大)，并且还能够适当地确保晶格缺陷的分布并充分地控制载流子的生命时间。
根据实施方式的MOSFET的制造方法，在晶格缺陷生成工序S2中，由于将晶格缺陷生成为满足0.25Dp≦Dd≦1.1Dp的关系，因此在制造的MOSFET100中，能够将到达超结结构的最深部附近的载流子重新结合的时间设为较长，从而在体二极管的反向恢复时就能够更为精确地抑制耗尽层从pn结处迅速扩展。这样一来，通过更为精确地抑制反向恢复电流(Irr)在超过峰值(Irp)后急剧变小(dIr/dt会变大)，从而就能够抑制因寄生电感分量而产生的感应电动势变大，这样一来，就能够制造更为难以产生振动的MOSFET100。
根据实施方式的MOSFET的制造方法，在晶格缺陷生成工序S2中，由于将晶格缺陷生成为满足0.05Dp＜W＜0.5Dp的关系，因此在制造的MOSFET100中，就能够更为精确地防止由于载流子在包括p型柱形区域以及n型柱形区域的宽广范围进行重新结合从而导致反向恢复电流(Irr)在超过峰值(Irp)后会进一步急剧变小(dIr/dt会变大)，并且还能够适当地确保晶格缺陷的分布并更为精确地控制载流子的生命时间。
根据实施方式的MOSFET的制造方法，在晶格缺陷生成工序S2中，由于通过He照射或者质子照射来生成晶格缺陷，因此就能够生成适于控制生命时间的合适的晶格缺陷。
根据实施方式的电力转换电路1，由于具备：在半导体基体110的活性区域A1、活性连接区域A2以及外周区域A3中，晶格缺陷仅被生成于活性区域A1以及活性连接区域A2的MOSFET100，因此就能够是使用如上述般能够减少恢复损失，并且与以往的MOSFET相比是难以产生振动的MOSFET100的高品质电力转换电路。
以上，虽然是基于上述的实施方式来说明本发明，但是本发明不被上述的实施方式所限定。在不脱离其主旨的范围内能够在各种方式中进行实施，例如下面的变形也能够进行实施。
(1)在上述实施方式中记载的构成要素的形状、数量、位置等是示例，在不破坏本发明的效果的范围内能够进行变更。
(2)在上述实施方式中，虽然将晶格缺陷的密度是显示最大值的深度Dd设为0.6Dp(Dp是到达超结结构的最深部的深度)、将晶格缺陷的密度分布的半宽W设为0.3Dp，但是本发明不限于此。在不破坏本发明的效果的范围内，能够自由设定晶格缺陷的密度是显示最大值的深度Dd以及晶格缺陷的密度分布的半宽W。只是，由于一旦将这些设为较为极端的值，本发明的效果被破坏的可能性会变高，如上述般，对于晶格缺陷的密度是显示最大值的深度Dd，理想的情况是：满足0.25Dp≦Dd≦1.1Dp的关系，较为理想的情况是：满足0.25Dp≦Dd＜0.95Dp的关系，更为理想的情况是：满足0.4Dp≦Dd＜0.9Dp的关系。此外，对于晶格缺陷的密度分布的半宽W，理想的情况是：满足0.05Dp＜W＜0.5Dp的关系。
(3)本发明的MOSFET也可以如图10的变形例1中的MOSFET101般，进一步具备：与源极电极电连接的源极布线(参照图10的源极布线139)。在这种情况下，源极布线被配置在活性连接区域。
(4)在本发明的MOSFET中，如图11的变形例2中的MOSFET102般，场绝缘膜的端部(绝缘膜开始变厚的部位)也可以被包含在活性连接区域A2中(参照图11中添加层间绝缘膜127符号的附近部位)。也就是说，对于场绝缘膜，有想到与基极区域116重合和不重合的两种情况，并且两种情况都被包含在本发明的范围内。
(5)在上述实施方式中，虽然MOSFET100的半导体基体110作为用于确保耐压的构造，在外周区域A3中具有保护环118，但是本发明不限于此。本发明的MOSFET还可以具备除保护环以外的用于确保耐压的构造(例如，场板)并以此来替代保护环，也可以与保护环同时具备。此外，本发明的MOSFET在仅通过存在外周区域就能够充分地确保耐压的情况下，也可以不具备用于在外周区域确保耐压的特别构造。
(6)在上述实施方式中，虽然在低电阻半导体层112与n型柱形区域113以及p型柱形区域115(超结结构)间存在n型缓冲层114，但是本发明不限于此。如图12所示，低电阻半导体层112与n型柱形区域113以及p型柱形区域115也可以直接相接。
(7)在上述实施方式中，虽然在晶格缺陷生成工序S2中是从第一主面的相反侧处进行He照射或者质子照射，但是本发明不限于此。在晶格缺陷生成工序中也可以从第一主面侧处进行He照射或者质子照射。只是，在这种情况下，由于通过照射对第一主面侧的栅极绝缘膜、层间绝缘膜以及钝化膜的品质会有出现影响的可能性，因此理想的情况是：如上述实施方式般从第一主面的相反侧处进行He照射或者质子照射。
(8)在上述实施方式中，虽然是在晶格缺陷生成工序S2之后实施背磨工序S4与漏极电极形成工序S5，但是本发明不限于此。既可以在晶格缺陷生成工序之前实施背磨工序，也可以在实施背磨构成的情况下实施漏极电极形成工序。只是，由于通过照射对漏极电极侧的构造会有出现影响的可能性，因此理想的情况是：如上述实施方式般在晶格缺陷生成工序之后实施背磨工序与漏极电极形成工序。
(9)在上述实施方式中，虽然使用了所说的沟槽栅极型MOSFET100来说明本发明，但是本发明不限于此。例如图13所示，本发明也能够适用于所说的平面栅极型MOSFET。其中，图13的变形例4中的MOSFET104具备：与平面栅极型MOSFET对应的半导体基体111、栅极绝缘膜150、栅极电极152以及层间绝缘膜154。
(10)在上述各实施方式中，虽然使用了具备金属塞130的MOSFET100来说明本发明，但是本发明不限于此。本发明也能够适用于不具备金属塞的MOSFET。
(11)即使在上述各实施方式与n型和p型是相反的情况下，本发明也成立。
【符号说明】
1...电力转换电路，100、101、102、103、104、190...MOSFET，100a...规定的结构，110、111...半导体基体，112...低电阻半导体层，112a...成为低电阻半导体层的部分，113...n型柱形区域，114...缓冲层，115...p型柱形区域，116...基极区域，118...保护环，119...沟道截断环，120、150...栅极绝缘膜,122、152...栅极电极，124...源极区域，126、127、154...层间绝缘膜，130...金属塞，134...源极电极，136...漏极电极，138...栅极布线，139...源极布线，200...开关元件，300...电感负载，400...电源，500...平滑电容器，600...负载，700...掩膜，702...减震器，A1...活性区域，A2...活性连接区域，A3...外周区域，C...易形成载流子堆积的区域，R...空穴的高密度(载流子的高密度)区域

Claims (6)

1.一种MOSFET，包括：半导体基体，具有n型柱形区域以及p型柱形区域，并且在所述n型柱形区域以及所述p型柱形区域构成超结结构；以及栅极电极，通过栅极绝缘膜形成于所述半导体基体的第一主面侧，其特征在于：
其中，在所述半导体基体中，当将提供作为所述MOSFET的主要运作的区域设为活性区域、将位于所述活性区域的外周侧并且保持所述MOSFET的耐压的区域设为外周区域、以及将位于所述活性区域与所述外周区域中间的区域设为活性连接区域时，
在所述半导体基体的所述活性区域、所述活性连接区域以及所述外周区域中，晶格缺陷仅被生成于所述活性区域以及所述活性连接区域，
其中，所述晶格缺陷被生成为在沿深度方向观看时局部密度变高，
当将所述活性区域中的所述半导体基体的所述第一主面作为基准，将到达所述超结结构的最深部的深度设为Dp，将所述晶格缺陷的密度是显示最大值的深度设为Dd，将所述晶格缺陷的密度分布的半宽设为W时，满足0.25Dp≦Dd≦1.1Dp并且满足0.05Dp＜W＜0.5Dp的关系，
在平面观看所述半导体基体，将所述活性区域的总面积设为S1、将所述活性连接区域的总面积设为S2、将所述外周区域的总面积设为S3、将所述MOSFET的耐压设为VDSS时，满足S3＞(S1+S2+S3)×0.05×(VDSS/600)的关系。
2.根据权利要求1所述的MOSFET，其特征在于：
其中，所述半导体基体进一步具有：
第一导电型基极区域，形成于所述n型柱形区域以及所述p型柱形区域的所述第一主面侧；以及
第二导电型源极区域，形成于所述基极区域的第一主面侧并且与所述栅极绝缘膜接触，
所述MOSFET进一步包括：
层间绝缘膜，形成为覆盖所述基极区域、所述栅极绝缘膜、所述栅极电极以及所述源极区域；以及
源极电极，形成于所述层间绝缘膜的表面，并且与所述基极区域以及所述源极区域电连接，
当在与所述半导体基体的深度方向平行的截面观看所述半导体基体时，
在能够提供作为所述MOSFET的主要运作的所述源极区域与所述栅极电极中位于最外部的那一个的外端为所述活性区域与所述活性连接区域的边界，
所述基极区域的外端为所述活性连接区域与所述外周区域的边界。
3.一种MOSFET的制造方法，其特征在于，依次包括：
准备工序，准备的是具备了：具有n型柱形区域以及p型柱形区域，并且在所述n型柱形区域以及所述p型柱形区域构成超结结构的半导体基体、通过栅极绝缘膜形成于所述半导体基体的第一主面侧的栅极电极的规定的结构体；以及
晶格缺陷生成工序，将晶格缺陷生成于所述半导体基体，其中，在作为所述半导体基体中的MOSFET完成时，当将提供作为所述MOSFET的主要运作的区域设为活性区域、将位于所述活性区域的外周侧并且保持所述MOSFET的耐压的区域设为外周区域、以及将位于所述活性区域与所述外周区域中间的区域设为活性连接区域时，
在所述晶格缺陷生成工序中，将所述晶格缺陷在所述半导体基体的所述活性区域、所述活性连接区域以及所述外周区域中，仅将所述晶格缺陷生成于所述活性区域以及所述活性连接区域，
其中，在所述晶格缺陷生成工序中，将所述晶格缺陷生成为在沿深度方向观看时局部密度变高，
在所述晶格缺陷生成工序中，当将所述活性区域中的所述半导体基体的所述第一主面作为基准，将到达所述超结结构的最深部的深度设为Dp，将所述晶格缺陷的密度是显示最大值的深度设为Dd，将所述晶格缺陷的密度分布的半宽设为W时，将所述晶格缺陷生成为满足0.25Dp≦Dd≦1.1Dp并且满足0.05Dp＜W＜0.5Dp的关系，
在所述准备工序中，在平面观看所述半导体基体，将所述活性区域的总面积设为S1、将所述活性连接区域的总面积设为S2、将所述外周区域的总面积设为S3、将应该制造的所述MOSFET的耐压设为VDSS时，作为所述规定的结构体准备满足S3＞(S1+S2+S3)×0.05×(VDSS/600)的关系的规定的结构体。
4.根据权利要求3所述的MOSFET的制造方法，其特征在于：
其中，在所述准备工序中准备的所述规定的结构体的所述半导体基体进一步具有：
第一导电型基极区域，形成于所述n型柱形区域以及所述p型柱形区域的所述第一主面侧；以及
第二导电型源极区域，形成于所述基极区域的第一主面侧并且与所述栅极绝缘膜接触，
在所述准备工序中准备的所述规定的结构体进一步包括：
层间绝缘膜，形成为覆盖所述基极区域、所述栅极绝缘膜、所述栅极电极以及所述源极区域；以及
源极电极，形成于所述层间绝缘膜的表面，并且与所述基极区域以及所述源极区域电连接，
在所述晶格缺陷生成工序中，当在与所述半导体基体的深度方向平行的截面观看所述半导体基体时，将能够提供作为所述MOSFET的主要运作的所述源极区域与所述栅极电极中位于最外部的那一个的外端设为所述活性区域与所述活性连接区域的边界、将所述基极区域的外端作为所述活性连接区域与所述外周区域的边界来生成所述晶格缺陷。
5.根据权利要求3或者4中任意一项所述的MOSFET的制造方法，其特征在于：
其中，在所述晶格缺陷生成工序中，通过He照射或者质子照射来生成所述晶格缺陷。
6.一种电力转换电路，包括：用于将正向电流流通于体二极管的MOSFET；开关元件；以及电感负载，其特征在于：
其中，所述MOSFET包括：
半导体基体，具有n型柱形区域以及p型柱形区域，并且在所述n型柱形区域以及所述p型柱形区域构成超结结构；以及
栅极电极，通过栅极绝缘膜形成于所述半导体基体的第一主面侧，
在所述半导体基体中，当将提供作为所述MOSFET的主要运作的区域设为活性区域、将位于所述活性区域的外周侧并且保持所述MOSFET的耐压的区域设为外周区域、以及将位于所述活性区域与所述外周区域中间的区域设为活性连接区域时，
在所述半导体基体的所述活性区域、所述活性连接区域以及所述外周区域中，晶格缺陷仅被生成在所述活性区域以及所述活性连接区域，
其中，所述晶格缺陷被生成为在沿深度方向观看时局部密度变高，
当将所述活性区域中的所述半导体基体的所述第一主面作为基准，将到达所述超结结构的最深部的深度设为Dp，将所述晶格缺陷的密度是显示最大值的深度设为Dd，将所述晶格缺陷的密度分布的半宽设为W时，满足0.25Dp≦Dd≦1.1Dp并且满足0.05Dp＜W＜0.5Dp的关系，
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