JPWO2016120999A1 - 半導体装置 - Google Patents

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Abstract

本発明は、安定的な耐圧特性、オフ時におけるリーク電流の低減化に伴う低オフロス化、ターンオフ動作の制御性向上、及びターンオフ時の遮断能力の向上を図ることができる半導体装置の構造を提供することを目的とする。そして、本発明は、ＩＧＢＴやダイオード等の縦型の半導体装置であって、Ｎ−ドリフト層（１４）に対し下面側にＮ−ドリフト層（１４）に隣接して形成されるＮバッファ層（１５）を有し、Ｎバッファ層（１５）のバッファ層の主要部において、上面から下面に向かう方向において、深さ量をＴＢ（μｍ）、不純物濃度をＣＢ（ｃｍ−３）とした変位により導出される濃度勾配δは｛０．０３≦δ≦０．７｝で規定される濃度勾配条件を満足している。

Description

この発明は、ＩＧＢＴ、ダイオード等のパワー半導体素子を有する半導体装置に関する。
従来のトレンチゲート型ＩＧＢＴ及びＰＩＮダイオード等の縦型の半導体装置は縦構造領域を有している。縦構造領域として、例えば、ＩＧＢＴの場合、Ｎ型のドリフト層にＮ型のバッファ層及びＰ型のコレクタ層を含む領域、ダイオードではＮ型のドリフト層にＮ型のバッファ層,Ｎ＋カソード層を含む領域が考えられる。縦構造領域を有するＩＧＢＴとして例えば特許文献１に開示されている。
また、縦構造領域を有するＩＧＢＴ及びダイオード等の従来の縦型の半導体装置では、半導体装置を製造するＳｉウエハをエピタキシャル成長で製造されるウエハを用いている。
その際、ウエハの縦構造領域は、例えば、ＩＧＢＴにおいて、Ｎ型のバッファ層の不純物プロファイルは、Ｎ型のドリフト層との接合部にかけて急峻な不純物の勾配を持ちかつ高濃度となるプロファイルとなっている。
国際公開第２０１４／０５４１２１号パンフレット
このような、縦構造の有する半導体装置においけるバッファ層の不純物濃度プロファイルでは、ターンオフ動作の制御性が悪くかつターンオフ時の遮断能力の低下を招く等、種々の問題点があった。
本発明では、上記のような問題点を解決し、安定的な耐圧特性、オフ時におけるリーク電流の低減化に伴う低オフロス化、ターンオフ動作の制御性向上、及びターンオフ時の遮断能力の向上を図ることができる半導体装置の構造を提供することを目的とする。
この発明における半導体装置は、一方主面及び他方主面を有し、第１の導電型のドリフト層を主要構成部として含む半導体基体と、前記半導体基体内において、前記ドリフト層に対し他方主面側に前記ドリフト層に隣接して形成される第１の導電型のバッファ層と、前記半導体基体の他方主面上に形成される、第１及び第２の導電型のうち少なくとも一つの導電型を有する活性層と、前記半導体基体の一方主面上に形成される第１の電極と、前記活性層上に形成される第２の電極とを備え、前記バッファ層の主要部において、一方主面から他方主面に向かう方向における濃度勾配δは、深さ量をＴＢ（μｍ）、不純物濃度をＣＢ（ｃｍ−３）とした変位により以下の式(1)で表され、前記濃度勾配δは｛０．０３≦δ≦０．７｝で規定される濃度勾配条件を満足している。
Figure 2016120999
この発明における導体装置は、バッファ層の主要部において、一方主面から他方主面に向かう方向における濃度勾配δが濃度勾配条件を満足するため、安定的な耐圧特性、オフ時におけるリーク電流の低減化に伴う低オフロス化、ターンオフ動作の制御性向上、及びターンオフ時の遮断能力の向上を図ることができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の基本構造となるトレンチゲート型のＩＧＢＴの構造を示す断面図である。 本発明の基本構造となるＰＩＮ型のダイオードの構造を示す断面図である。 図１及び図２で示した縦型の半導体装置の平面構造を模式的に示す説明図である。 図１及び図２で示した縦構造領域における不純物プロファイルを示す説明図である。 図４中の領域ＲＡの拡大図である。 本発明の提案する縦構造領域の考え方を示す説明図である。 本発明の提案する縦構造領域の考え方を示す説明図である。 本発明の提案する縦構造領域の考え方を示す説明図である。 本発明の提案する縦構造領域の考え方を示す説明図である。 活性セル領域におけるトレンチゲート構造ＩＧＢＴおよびダイオード構造を示す断面図である。 第２種ダイオードにおいて、Ｎバッファ層１５の濃度勾配δ及びＮバッファ層１５の形成深さの影響に関するシミュレーション結果を示すグラフである。 第２種ダイオードにおいて、Ｎバッファ層１５の濃度勾配δ及びＮバッファ層１５の形成深さの影響に関するシミュレーション結果を示すグラフである。 ダイオードのシミュレーションによるターンオフ動作時の波形の事例を示すグラフである。 ダイオードのシミュレーションによるターンオフ動作時の波形の事例を示すグラフである。 ダイオードのシミュレーションによるターンオフ動作時の波形の事例を示すグラフである。 ＩＧＢＴのシミュレーションによるターンオフ動作時の波形の事例を示すグラフである。 第２種ダイオードに本実施の形態のＮバッファ層１５の形成深さの影響を示すグラフである。 図１７中のリーク電流と動作温度との関係を示すグラフである。 第２種ダイオードのリカバリー動作時のスナップオフ電圧と電源電圧との関係を示すグラフである。 第２種ダイオードにおけるリカバリー動作時の安全動作領域を示すグラフである。 第２種ダイオードにおけるオン電圧とリカバリー動作時のロスとのトレードオフ特性を示すグラフである。 濃度勾配δ及びＮバッファ層の形成深さに関する第２種ダイオードのデバイス特性との関係を示すグラフである。 濃度勾配δ及びＮバッファ層の形成深さに関する第２種ダイオードのデバイス特性との関係を示すグラフである。 濃度勾配δ及びＮバッファ層の形成深さに関する第２種ダイオードのデバイス特性との関係を示すグラフである。 実施の形態２の第１の態様によるＮバッファ層の不純物プロファイルを示すグラフである。 実施の形態２の第２の態様によるＮバッファ層の不純物プロファイルを示すグラフである。 実施の形態２の第３の態様によるＮバッファ層の不純物プロファイルを示すグラフである。 実施の形態２の第４の態様によるＮバッファ層の不純物プロファイルを示すグラフである。 実施の形態２の第５の態様によるＮバッファ層の不純物プロファイルを示すグラフである。 実施の形態２の第６の態様によるＮバッファ層の不純物プロファイルを示すグラフである。 実施の形態２の第７の態様によるＮバッファ層の不純物プロファイルを示すグラフである。 ＩＧＢＴの構造にてドーズ量比率Ｔαの影響を示すグラフである。 耐圧とＮバッファ層のピーク濃度との関係に関し、Ｎ補助層の有無の影響を示すグラフである。 実施の形態１（実施の形態２）におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１におけるＩＧＢＴの製造方法を示す断面図である。 実施の形態１（実施の形態２）における第２種ダイオードの製造方法を示す断面図である。 実施の形態１における第２種ダイオードの製造方法を示す断面図である。 実施の形態１における第２種ダイオードの製造方法を示す断面図である。 実施の形態１における第２種ダイオードの製造方法を示す断面図である。 実施の形態１における第２種ダイオードの製造方法を示す断面図である。 実施の形態１における第２種ダイオードの製造方法を示す断面図である。 実施の形態１における第２種ダイオードの製造方法を示す断面図である。 実施の形態１における第２種ダイオードの製造方法を示す断面図である。 実施の形態３の半導体装置における第１の態様を示す断面図である。 実施の形態３の半導体装置における第２の態様を示す断面図である。 実施の形態３の半導体装置における第３の態様を示す断面図である。 実施の形態３の半導体装置における第４の態様を示す断面図である。 実施の形態３の半導体装置における第５の態様を示す断面図である。 実施の形態３の第１の態様の構造を有するＩＧＢＴを採用した場合のターンオフ遮断能力の安全動作領域を示すグラフである。 実施の形態３の第３及び第４の態様の構造を有する第２種ダイオードを採用した場合のターンオフ遮断能力の安全動作領域を示すグラフである。
＜発明の原理＞
本発明は、パワーモジュール(耐圧（定格電圧）が６００Ｖ以上)のキーコンポーネントであるパワー半導体素子であるＩＧＢＴ及びダイオードで代表される、バイポーラ系パワー半導体素子を有する半導体装置において、以下の特徴(a) 〜(c)を有する縦構造領域に関している。
(a) オフ状態の電圧遮断能力を上げ、かつ高温でのリーク電流を低減し低オフロスや高温動作を実現する縦構造領域、
(b) ターンオフ動作終焉での電圧跳ね上がり現象(以下、「snap-off現象」と略記する)や、それをトリガーとする発振現象抑制する縦構造領域、
(c) ターンオフ動作時の遮断能力向上する縦構造領域である。
なお、特徴(a) のオフ状態の電圧遮断能力とは、電流が流れていない静的(static)な状態での電圧保持能力を意味し、(c) のターンオフ動作時の遮断能力は、電流が流れている動的(dynamic)な状態での電圧保持能力を示している。
半導体材料としてＳｉのみならず炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドバンドギャップ材料を用いた半導体デバイスに対しても効果が得られる。かつ、以下で述べる実施の形態では、１７００〜６５００Ｖの高耐圧クラスの半導体装置を例に示すが、耐圧クラスに関わらず上記目的に対して効果が得られる。
図１は本発明の基本構造となるトレンチゲート型のＩＧＢＴの構造を示す断面図である。図２は本発明の基本構造となるＰＩＮ型のダイオードの構造を示す断面図である。
図１において、活性セル領域(active cell area)Ｒ１の構造について説明する。Ｎ−ドリフト層１４の下面（他方主面）には、Ｎバッファ層１５が形成されている。Ｎ−ドリフト層１４に対し下面側にＮ−ドリフト層１４に隣接して形成されるＮバッファ層１５が形成される。
Ｎバッファ層１５の下面にはＰ型のＰコレクタ層１６が形成されている。Ｐコレクタ層１６の下面にコレクタ電極２３Ｃ（第２の電極）が形成されている。なお、以下では、Ｎ型（第１の導電型）のドリフト層であるＮ−ドリフト層１４とＮ型のバッファ層であるＮバッファ層１５とを少なくとも含む構造部分を「半導体基体」と呼ぶ場合ある。
Ｎ−ドリフト層１４の上層部にＮ層１１が形成されている。Ｎ層１１の上面にはＰベース層９が形成されている。Ｐベース層９とＮ層１１を縦方向に貫くようにポリシリコンからなるトレンチ構造の埋め込みゲート電極１３を埋め込んでいる。埋め込みゲート電極１３はゲート絶縁膜１２を介してＮ−ドリフト層１４、Ｎ層１１、Ｐベース層９、及びＮ＋エミッタ層３６と対向している。したがって、埋め込みゲート電極１３、Ｎ＋エミッタ層７、Ｐベース層９及びＮ層１１により、ＩＧＢＴにおける絶縁ゲート型トランジスタ構造が形成される。
Ｐベース層９の表面にゲート絶縁膜１２と接するようにＮ型のＮ＋エミッタ層７が形成されている。Ｐベース層９の表面にさらにＰ＋層８が形成されている。埋め込みゲート電極１３上には層間絶縁膜６が形成され、Ｐ＋層８と電気的に接続するようにＮ−ドリフト層１４の上面（一方主面）上にエミッタ電極５Ｅ（第１の電極）が形成される。なお、図１において、２本の埋め込みゲート電極１３のうち左側が本来のゲート電極として寄与し、右側の埋め込みゲート電極１３は本来のゲート電極として寄与せずエミッタ電位となるダミーゲート電極である。
次に、中間領域(interface area)Ｒ２について説明する。Ｎ−ドリフト層１４の上層部にＰ領域２２が形成され、このＰ領域２２は活性セル領域Ｒ１側に延びてダミー電極の埋め込みゲート電極１３より深く形成される。このＰ領域２２はガードリングとして機能する。
Ｎ−ドリフト層１４の上面上に絶縁膜２５が形成され、絶縁膜２５上に層間絶縁膜６及び埋め込みゲート電極１３の一部（表面ゲート電極部）が形成され、層間絶縁膜６，６間の上記表面ゲート電極部上にゲート電極として機能する電極５Ｘが形成される。この電極５Ｘは活性セル領域Ｒ１のエミッタ電極５Ｅと同時にエミッタ電極５Ｅと独立して形成される。
次に、終端領域（edge termination area)Ｒ３について説明する。Ｎ−ドリフト層１４の上層部に選択的にＰ領域２２が形成される。このＰ領域２２はフィールドリングとして機能する。また、活性セル領域Ｒ１の絶縁ゲート型トランジスタ構造と同様な構造も併せて形成される。
このように、Ｐ領域２２は中間領域Ｒ２及び終端領域Ｒ３それぞれにおいて耐圧保持機能を発揮させる領域として設けられる。なお、終端領域Ｒ３の絶縁ゲート型トランジスタ構造におけるＮ＋エミッタ層７及びＮ層１１は、Ｐ領域２２とＮ−ドリフト層１４とのＰＮ接合部から延びる空乏層の延びを止めるために設けられている。
Ｎ−ドリフト層１４の上面上に絶縁膜２５及び層間絶縁膜６の積層構造が選択的に形成され、Ｐ領域２２及び埋め込みゲート電極１３に電気的に接続してフローティング電極となる電極５Ｙが形成される。この電極５Ｙは活性セル領域Ｒ１のエミッタ電極５Ｅと同時にエミッタ電極５Ｅ及び電極５Ｘと独立して形成される。
そして、活性セル領域Ｒ１、中間領域Ｒ２及び終端領域Ｒ３にかけてエミッタ電極５Ｅ、電極５Ｘ及び５Ｙ上にパッシベーション膜２０が形成され、パッシベーション膜２０及び活性セル領域Ｒ１のエミッタ電極５Ｅの一部上にパッシベーション膜２１が形成される。
また、活性セル領域Ｒ１、中間領域Ｒ２及び終端領域Ｒ３間で共通にＩＧＢＴ用の縦構造領域２７Ｇが形成される、縦構造領域２７Ｇは半導体基体を構成するＮ−ドリフト層１４及びＮバッファ層１５と、Ｐコレクタ層１６及びコレクタ電極２３Ｃとによる積層構造である。
図２において、活性セル領域Ｒ１の構造について説明する。Ｎ−ドリフト層１４の下面（他方主面）には、Ｎバッファ層１５が形成されている。Ｎバッファ層１５の下面にはＮ＋カソード層１７が形成されている。Ｎ＋カソード層１７の下面にカソード電極２３Ｋ（第２の電極）が形成されている。
Ｎ−ドリフト層１４の上層部にＰアノード層１０（一方電極領域）が形成されている。Ｐアノード層１０とＮ−ドリフト層１４、Ｎバッファ層１５及びＮ＋カソード層１７によりＰＩＮ型のダイオード構造が形成される。そして、Ｐアノード層１０の上面（一方主面）上にアノード電極５Ａ（第１の電極）が形成される。
次に、中間領域Ｒ２について説明する。Ｎ−ドリフト層１４の上層部にＰ領域２２が形成され、このＰ領域２２は活性セル領域Ｒ１側に延びてＰアノード層１０と連結する、この際、Ｐ領域２２はＰアノード層１０より深く形成される。このＰ領域２２がガードリングとして機能する。
Ｎ−ドリフト層１４の上面上に絶縁膜２５が形成され、絶縁膜２５上に層間絶縁膜６が形成され、層間絶縁膜６上の一部に電極５Ｚが形成される。電極５Ｚは活性セル領域Ｒ１のアノード電極５Ａと同時にアノード電極５Ａと独立して形成される。
次に、終端領域Ｒ３について説明する。Ｎ−ドリフト層１４の上層部に選択的にＰ領域２２が形成される。このＰ領域２２はフィールドリミッティングリングとして機能する。また、Ｎ−ドリフト層１４の表面にＰ領域２２とは独立してＮ＋層２６が選択的に形成される。Ｎ＋層２６はＰ層２２とＮドリフト層１４の接合部が延びる空乏層の延びを止める目的で設けられる。Ｐ領域２２は、耐圧クラスが高くなるほどＰ領域２２の本数が増加する構造となる。
Ｎ−ドリフト層１４上面上に絶縁膜２５及び層間絶縁膜６の積層構造が選択的に形成され、Ｐ領域２２及びＮ＋層２６に電気的に接続して電極５Ｚが形成される。
そして、中間領域Ｒ２及び終端領域Ｒ３にかけてアノード電極５Ａ及び電極５Ｚ上にパッシベーション膜２０が形成され、パッシベーション膜２０及び中間領域Ｒ２のアノード電極５Ａの一部上にパッシベーション膜２１が形成される。
また、活性セル領域Ｒ１、中間領域Ｒ２及び終端領域Ｒ３間で共通にダイオード用の縦構造領域２７Ｄが形成される、縦構造領域２７Ｄは半導体基体となるＮ−ドリフト層１４及びＮバッファ層１５と、Ｎ＋カソード層１７及びカソード電極２３Ｋとによる積層構造である。
図３はＩＧＢＴやダイオード等の縦型の半導体装置の平面構造を模式的に示す説明図である。同図に示すように、中央部に複数の活性セル領域Ｒ１が形成され、活性セル領域Ｒ１，Ｒ１間に表面ゲート配線部Ｒ１２が設けられ、さらに、一部の領域にゲートパッド部Ｒ１１が設けられる。
活性セル領域Ｒ１、ゲートパッド部Ｒ１１、及び表面ゲート配線部Ｒ１２の周辺を囲って中間領域Ｒ２が形成され、中間領域Ｒ２の周辺をさらに囲んで終端領域Ｒ３が設けられる。なお、図１及び図２で示した構造は図３のＡ１−Ａ１断面に相当する。
上述した活性セル領域Ｒ１は、パワー半導体チップの基本性能を保障する領域であり、中間領域Ｒ２は、活性セル領域Ｒ１と終端領域Ｒ３とがジョイントする領域でパワー半導体のダイナミック動作時の破壊耐量を保障し活性セル領域Ｒ１（における半導体素子）の本来の性能をサポートする領域である。
また、終端領域Ｒ３は、静的（static）な状態での耐圧保持、耐圧特性の安定性及び信頼性面の保障およびダイナミック動作時の破壊耐量不良抑制し、活性セル領域Ｒ１の本来の性能をサポートする領域である。
縦構造領域２７（縦構造領域２７Ｇ，縦構造領域２７Ｄ）は、トータルロス(オン状態のロスとターンオフ状態のロスとを加えたロス)性能や静的な状態での耐圧保持、耐圧特性の安定性、高温でのリーク特性安定性、信頼性面の保障およびダイナミック動作時の制御性や破壊耐量を保障しパワー半導体の基本性能をサポートする領域となる。
図４は図１及び図２で示した縦構造領域２７（縦構造領域２７Ｇ及び縦構造領域２７Ｄ）における不純物プロファイルを示す説明図である。
従来のＩＧＢＴ及びダイオード等の縦型の半導体装置では、半導体装置を製造するＳｉウエハをエピタキシャル成長で製造されるウエハを用いている。その結果、図４に示す不純物プロファイルＰＲのように、Ｎバッファ層１５の不純物プロファイルは、Ｎバッファ層１５からＮ−ドリフト層１４及びＮバッファ層１５の接合部Ｊ２０にかけて急峻な不純物の勾配を持ちかつ高濃度でかつ左下に直角状のとなるBoxライクな特徴的なプロファイルとなっている。
このような不純物プロファイルＰＲのバッファ層１５（Ｎref(15)）を設けた場合、ＩＧＢＴ及びダイオードそれぞれのターンオフ動作のようなダイナミック動作時に、デバイス内部のキャリアプラズマ状態と電界強度分布との関係から、Ｎバッファ層１５〜Ｎ−ドリフト層１４／Ｎバッファ層１５の接合部付近のキャリアプラズマ層が枯渇する。なお、キャリアプラズマ層は、電子およびホール濃度がほぼ同じ高キャリア濃度の中性層を意味し、Ｎ型あるいはＰ型（第２の導電型）のキャリア密度が１０１６ｃｍ−３を超えており、 Ｎ−ドリフト層１４のドーピングキャリア濃度から２〜３桁高い高キャリア濃度層を意味する。
Ｎ−ドリフト層１４／Ｎバッファ層１５の接合部の電界強度の上昇やターンオフ波形上にsnap-off現象およびその後に発振現象が発生したり、snap-off現象にてデバイスが破壊したりする。
その結果、従来の縦型のＩＧＢＴ, ダイオードでは、ターンオフ動作の制御性が悪く、かつターンオフ時の遮断能力の低下を招く。さらに、snap-off現象およびその後に発振現象が起きるようなＩＧＢＴ, ダイオードを搭載するパワーモジュールを含むインバーターシステムでは、ノイズ発生の要因を含み誤動作の原因となる。
これまでの上記問題点の解決の一手段として、ターンオフ動作時に空乏層がＮバッファ層１５に当たらないようにＮ−ドリフト層１４の厚みを厚くしたり、Ｎ−ドリフト層１４の不純物濃度を上げそのバラツキを小さくしたりするなどのＮ−ドリフト層１４のパラメータを適正化する手法が選択されていた。
しかしながら、Ｎ−ドリフト層１４の厚みを厚くすると、ＩＧＢＴ,ダイオードともオン電圧が上昇し、トータルロス増加という反作用を示す。一方、Ｎ−ドリフト層１４の不純物濃度のバラツキを小さくするということは、Ｓｉウエハ製造技術や用いるＳｉウエハに関し制限を加えることになり、Ｓｉウエハコストの高騰を招く。このように、従来のＩＧＢＴ,ダイオードには、デバイス性能を向上する上で、ジレンマともいうべき技術課題が存在する。
また、上記従来のエピタキシャル成長で製造されるウエハでは、高耐圧(≧１７００Ｖ)にある場合、Ｎ−ドリフト層１４が厚くなりエピタキシャル法で形成すると、エピタキシャル法で形成するＳｉ厚みに依存する結果、Ｓｉウエハコストが非常に高くなるというデメリットが存在する。
加えて、耐圧が１７００Ｖクラス以下でも上記Ｓｉウエハを用いるとＩＧＢＴ, ダイオード等のチップコストが高く、市場から切望する性能パフォーマンスを上げながらコストパフォーマンスの良いチップへの要求に応えられない状態となっている。
そこで、まずは用いるＳｉウエハ材料として、上述した従来のエピタキシャル成長で製造されるウエハでなく、ＦＺ(Floating Zone)法でかつ耐圧クラスごとに必要なＮ−ドリフト層１４の濃度から半導体基体の不純物濃度を設定し、かつ耐圧クラスにてＳｉウエハコストが変化しないＳｉウエハを適用できないかの検討が必要となる。
従来の縦型のＩＧＢＴ及びダイオードは、前述のようにダイナミック動作時に、デバイス内部のキャリアプラズマ状態と電界強度分布との関係から、Ｎ−ドリフト層１４／Ｎバッファ層１５の接合部付近のキャリアプラズマ層が枯渇し、Ｎ−ドリフト層１４／Ｎバッファ層１５の接合部の電界強度の上昇やターンオフ波形上にてsnap-off現象及びその後に発振現象が発生したり、snap-off現象にてデバイスが破壊したりする。その結果、ＩＧＢＴ,ダイオードともターンオフ動作の制御性が悪くかつターンオフ時の遮断能力が低下する。
このように、従来のＩＧＢＴ, ダイオード技術では、ダイナミック動作時のデバイス内部状態を制御しながら、ターンオフ動作の制御性及びターンオフ遮断能力を向上し、パワー半導体の基本性能であるオン電圧の低オン電圧化、安定的な耐圧特性保障を実現することが難しい。また、チップコスト面においてエピタキシャル成長により作製されるウエハでなく、ＦＺ法で作製されるＦＺウエハを用いての上記課題を解決する縦構造領域(特に、Ｎバッファ層１５の構造)が重要であると考えた。
本発明は、上記したＦＺウエハを用い、従来のＩＧＢＴ,及びダイオードが保有するデバイス性能面のジレンマを解決し、低オン電圧、安定的な耐圧特性、オフ時の低リーク電流による低オフロス化、ターンオフ動作の制御性向上やターンオフ遮断能力の大幅な向上を目的とする。
図６〜図９は本発明の提案する縦構造領域の考え方を示す説明図である。図６はオン状態(under on-state)におけるキャリア濃度ＣＣ、不純物プロファイル（ドーピングプロファイル）ＤＰ２を示し、図７及び図８は電圧遮断状態(under blocking voltage state)及び動的状態(dynamic state)におけるキャリア濃度ＣＣ、不純物プロファイルＤＰ２、及び電解領域ＤＦを示している。なお、図６〜図８において、上部に示した数字は図２で示したＰアノード層１０等のダイオードの構成要素を示している。
また、図９は半導体装置がＩＧＢＴにおける不純物プロファイルＤＰ１を示している。なお、図９において、上部に示した数字はＮ＋エミッタ層７等の図１で示したＩＧＢＴの構成要素を示している。
従来のＩＧＢＴ及びダイオードに関する縦構造領域２７の問題点に起因した上記技術課題に関し、以下のような縦構造領域２７(特に、Ｎバッファ層１５の構造)を実現すれば解決できると考える。以下に示すコンセプトは、縦型のＩＧＢＴ,ダイオード間で共通である。すなわち、図１で示すＩＧＢＴ構造、図２で示すダイオード構造に共通に適用可能なコンセプトである。
本発明の提案する縦構造領域２７（縦構造領域２７Ｇ及び縦構造領域２７Ｄ）を構成するＮバッファ層１５の構造に考え方は以下の(i)〜(iii)に示す通りである。
(i) ターンオフ動作時のＮ−ドリフト層１４／Ｎバッファ層１５の接合部付近のキャリアプラズマ層の枯渇現象に関して、図６の領域Ａ１１や図８の領域Ａ１２に示すようにキャリアプラズマ層が残存するように、Ｎバッファ層１５の内部でもデバイスオン状態の伝導度変調現象が発生し、キャリアプラズマ層が存在するようにＮバッファ層１５の低濃度化を行う。その濃度は、キャリアプラズマ層の濃度は１０１６ｃｍ−３以上の高濃度層のため、それ以下の(１０１５ｃｍ−３オーダー)とする。このように、Ｎバッファ層１５にキャリアプラズマ層が残存する程度の低さに、Ｎバッファ層１５の不純物濃度を低くしている。
(ii) 図７の領域Ａ２１や図８の領域Ａ２２に示すように、静的な状態で電界強度をＮバッファ層１５の内部で止め、ダイナミック動作時はＮバッファ層１５内部を空乏層が緩やかに伸びるように、Ｎ−ドリフト層１４／Ｎバッファ層１５の接合部付近の濃度勾配は緩やかにする。
(iii) 低濃度で濃度傾斜があり深い（厚い）Ｎバッファ層１５とすることにより、ＩＧＢＴやダイオード（後述する第２種ダイオード）に内蔵するＰＮＰバイポーラトランジスタの電流増幅率（αpnp）を下げてオフ時の低リーク電流による低オフロス化を実現する。
このように、本発明において、縦構造領域２７におけるＮバッファ層１５を、デバイス内部のキャリアプラズマ状態をデバイス動作時に制御する役割を担う重要な層として、不純物濃度や形成深さの最適化を図ったのが本願発明である。
＜実施の形態１＞
実施の形態１の半導体装置は、ＩＧＢＴ及びダイオードで代表される縦型半導体装置の縦構造領域２７（縦構造領域２７Ｇ及び縦構造領域２７Ｄ）におけるＮバッファ層１５に関する技術であり、ターンオン動作時のsnap-off現象やその後の発振現象の抑制効果を有し、オフ状態の耐圧遮断能力を上げ、かつ高温でのリーク電流低減し、低オフロスや高温動作を実現する。
図１０は、図３中の活性セル領域Ｒ１内のＡ２−Ａ２断面における本発明の技術を含むトレンチゲート構造ＩＧＢＴおよびダイオード構造を示す断面図である。なお、図１０(b) のＥ−Ｅ断面が、発明の原理で述べた図６〜図８の形成深さ(depth)の横軸に相当する。
同図(a) は図１で示した構造のＩＧＢＴを示し、同図(b) は図２で示したダイオードを示し、同図(c) は図２で示したダイオードにおいて、Ｎ＋カソード層１７をＰカソード層１８（第２の部分活性層）及びＮ＋カソード層１９（第１の部分活性層，他方電極領域）の組み合わせに置き換えたダイオードを示している。以下、図１０(b) で示すダイオードを「第１種ダイオード」、図１０(c) で示すダイオードを「第２種ダイオード」と呼ぶ場合がある。
図１０に示すＮ−ドリフト層１４は、不純物濃度が１．０×１０１２〜１．０×１０１５ｃｍ−３で、ＦＺ(Floating Zone)法で作製されたＦＺウエハを用い形成される。
図１０中のＩＧＢＴ及びダイオードそれぞれの各拡散層は以下のパラメータになるように、実際のウエハプロセスにてイオン注入およびアニーリング技術を用いて形成する。
Ｐベース層９：ピーク濃度は、１．０×１０１６〜１．０×１０１８ｃｍ−３に設定され、形成深さは、Ｎ＋エミッタ層７より深く、Ｎ層１１より浅くなる接合深さで形成される。
Ｎ層１１：ピーク（不純物）濃度は、１．０×１０１５〜１．０×１０１７ｃｍ−３に設定され、形成深さは、Ｐベース層９より０．５〜１．０μｍ深くなる接合深さで形成される。
Ｎ＋エミッタ層７：ピーク濃度は、１．０×１０１８〜１．０×１０２１ｃｍ−３に設定され、形成深さは、０．２〜１．０μｍで形成される。
Ｐ＋層８：表面（不純物）濃度は、１．０×１０１８〜１．０×１０２１ｃｍ−３に設定され、形成深さは、Ｎ＋エミッタ層７と同じかもしくは深くなる形成深さで形成される。
Ｎバッファ層１５（ＩＧＢＴ及びダイオード共通）：ピーク濃度ＰＣは、２．０×１０１４〜１．０×１０１６ｃｍ−３に設定され、形成深さｔＮＢは、４．０〜５０μｍで形成される。
Ｐコレクタ層１６：表面濃度は、１．０×１０１６〜１．０×１０２０ｃｍ−３に設定され、形成深さは、０．３〜１．０μｍで形成される。
Ｐアノード層１０：表面濃度は、１．０×１０１６ｃｍ−３以上、 ピーク濃度は、２．０×１０１６〜１．０×１０１８ｃｍ−３に設定され、形成深さは、２．０〜１０．０μｍで形成される。
Ｎ＋カソード層１７：表面濃度は、１．０×１０１８〜１．０×１０２１ｃｍ−３に設定され、形成深さは、０．３〜１．０μmで形成される。
Ｐカソード層１８：表面濃度は、１．０×１０１６〜１．０×１０２０ｃｍ−３に設定され、形成深さは、０．３〜１．０μｍで形成される。
図１０(c) で示す第２種ダイオードは、図７で示す第１種ダイオードに比べ、カソード側の電界強度を緩和する電界緩和現象等、特許第5256357号や特開2012-9811号に示すようなダイオード性能面での特徴的な効果が得られる。
なお、上記した「形成深さ」は、図１０に示すように、Ｐコレクタ層１６（Ｎ＋カソード層１７，Ｐカソード層１８及びＮ＋カソード層１９を含む、以下、Ｐコレクタ層１６を代表して標記）及びＮバッファ層１５の場合、Ｐコレクタ層１６の下面である基準位置ＳＰ１から、Ｐコレクタ層１６の上面及びＮバッファ層１５の上面までの距離を意味する。言い換えれば、Ｎバッファ層１５の形成深さｔＮＢは、Ｎ−ドリフト層１４とＮバッファ層１５との接合部（界面）からコレクタ電極２３Ｃ（カソード電極２３Ｋ）とＰコレクタ層１６との接合面までの距離となる。
他の領域（Ｐベース層９、Ｎ層１１、Ｎ＋エミッタ層７等）は、Ｎ−ドリフト層１４の最上面を基準位置ＳＰ２として、基準位置ＳＰ２からＰベース層９、Ｎ層１１及びＮ＋エミッタ層７等の下面までの距離を意味する。
また、図１０において、ｔＮＢはＮバッファ層１５の形成深さを示し、「ｔ１４」はＮ−ドリフト層１４の形成深さを示している。また、デバイス長ｔＤはＩＧＢＴあるいはダイオードの縦方向の長さ（厚み）を示している。
前述した図４において、図１０(a) 中のＢ−Ｂ断面、図１０(b) 中のＣ−Ｃ断面、図１０(c) 中のＤ−Ｄ断面における深さ方向に関する不純物プロファイルを示している。
図４の横軸の０μmポイントが、図１０中のＩＧＢＴあるいはダイオードの活性層となる、Ｐコレクタ層１６、Ｎ＋カソード層１７、あるいはＰカソード層１８及びＮ＋カソード層１９の下面である。以下、主としてＩＧＢＴのＰコレクタ層１６を活性層の代表として説明する。図中には、従来の同様な箇所の不純物プロファイルＰＲ及び実施の形態１の不純物プロファイルＤＰ１を示している。なお、図４の縦軸はＮ−ドリフト層１４の不純物濃度を１０１として規格した不純物濃度の軸である。
図４の領域ＲＡにおいて、Ｎバッファ層１５の主要領域における従来の不純物プロファイルＰＲと、実施の形態１の不純物プロファイルＤＰ１（実線）とが示されている。
実施の形態１の半導体装置におけるＮバッファ層１５の不純物プロファイルＤＰ１は、従来のＮバッファ層１５の不純物プロファイルＰＲに対し、低濃度でかつＮ−ドリフト層１４／Ｎバッファ層１５の接合部Ｊ２１に向けて深さ方向に緩い濃度傾斜を有している。さらに、本実施の形態のＮバッファ層１５は、Ｎ−ドリフト層１４との接合部が従来の接合部Ｊ２０より上方（図中右側）にシフトして接合部Ｊ２１になるように、従来より深く、すなわち、Ｐコレクタ層１６の下面からＮバッファ層１５の上面までの距離が長くなるように形成されている。
図５は、図４中の領域ＲＡの拡大図である。図５には、本実施の形態のＮバッファ層１５の特徴である深さ方向に濃度傾斜が緩いことによるダイオードの電気特性との関係を定量的に示すために、Ｎバッファ層１５における主要領域の濃度勾配δは次の式(1)により表現される。
Figure 2016120999
式(1)において、分母は膜厚変位ΔＴＢ（μｍ）、分子は濃度変位Δlog10ＣＢ（ｃｍ−３）を意味する。濃度変位Δlog10ＣＢにおいて、Ｎバッファ層１５の不純物濃度ＣＢの変化量, logは底が10の常用対数の濃度(concentration)変化であり、膜厚変位ΔＴＢはＮバッファ層１５の深さ方向の変化量である。
また、本実施の形態では、Ｎ−ドリフト層１４／Ｎバッファ層１５の接合部に関し、図５に示す濃度勾配線Ｌδの延長線とＮ−ドリフト層１４の不純物濃度の延長線とが交差するポイントを正確な接合部Ｊ２１と定義している。
図１１及び図１２は、それぞれ図１０(c) で示した第２種ダイオードを用いて耐圧が１７００Ｖクラスにおける「ＪＲ（電流密度：Ａ／ｃｍ２） vs. ＶＲ（逆方向電圧：Ｖ）」特性へのＮバッファ層１５の濃度勾配δ（の値）及びＮバッファ層１５の形成深さｔＮＢの影響に関するシミュレーション結果（動作温度２９８Ｋ）を示すグラフである。
なお、図１１において、特性曲線Ｌ５０は従来構造の特性を示し、特性曲線Ｌ１Ｈは濃度勾配δが比較的高い場合の特性を示し、特性曲線Ｌ１Ｌは濃度勾配δが比較的低い場合の特性を示している。なお、濃度勾配δが比較的高いとは、例えば、δ＝０．４７の場合を意味し、濃度勾配δが比較的低いとは、例えば、δ＝０．０８３の場合を意味する。以降で濃度勾配δについて比較的高い、比較的低いと述べる場合も同様である。
また、図１２において、特性曲線Ｌ２１〜Ｌ２４はＮバッファ層１５の形成深さ（Ｐカソード層１８及びＮ＋カソード層１９の下面からＮバッファ層１５の上面までの距離）が１．０、７．５、３０．０及び５０．０（μｍ）の場合を示している。
これらの図に示すように、Ｎバッファ層１５の濃度勾配δ及び形成深さというパラメータは、静的な遮断耐圧(ＢＶRRM)にも影響するも、「ＪＲ ｖｓ．ＶＲ」特性の大電流密度領域に見られる二次降伏現象(“Ｓ字曲線”，静的な遮断耐圧(ＢＶRRM)より大電流領域の耐圧が低下する現象)への影響が顕著である。
図１１及び図１２に示すように、「ＪＲ ｖｓ．ＶＲ」特性上に二次降伏現象が発生するのは、以下の理由による。ダイオード構造にて、空乏層が図２で示す縦構造領域２７Ｄの方へ伸び耐圧保持するようになると主接合部(Ｐアノード層１０／Ｎ−ドリフト層１４の接合部)の電界強度が高電界化する。
その結果、上記主接合部にてインパクトイオン化現象が発生し、インパクトイオン化により発生する電子がＮ−ドリフト層１４中の高電界によりカソード側(縦構造領域２７Ｄの方向)へＮ−ドリフト層１４中を走る。このため、Ｎバッファ層１５へ電子が注入され、その濃度がＮバッファ層１５中のキャリア濃度よい高濃度化するとカソード側の電界強度が高くなる。
その結果、上記主接合部に加えカソード側の電界強度も高くなり、「ＪＲ ｖｓ．ＶＲ」特性において、矢印ＰＪ１〜ＰＪ３に示すような二次降伏発生ポイントが発生し、耐圧を低下させる二次降伏現象が生じる。
本現象は、ＰＮＰバイポーラトランジスタ構造を内蔵する第２種ダイオードやＩＧＢＴにて顕著に発生する。「ＪＲ ｖｓ．ＶＲ」特性の大電流密度領域に見られる二次降伏の内側（特性曲線Ｌ１Ｈ等の特性曲線の図中左側）が、ＩＧＢＴ, ダイオードいずれのデバイスでもターンオフ動作時の遮断可能な領域を示している。
二次降伏後の電圧低下挙動は小さい方がより遮断能力が向上する。また、図１１に示す二次降伏発生ポイントＰＪ１〜ＰＪ３は高電流密度ほど、ダイオードとしてターンオフ動作時の遮断可能な電流密度増加や、静的な状態のアバランシェ時の破壊耐量向上が見込める。
よって、図１１及び図１２で示す「ＪＲ ｖｓ．ＶＲ」特性の大電流領域で観察される二次降伏は、可能なかぎり小さくかつ、二次降伏は発生ポイントの大電流密度化を図った高性能な第２種ダイオードであることが望ましい。つまり、着目しているＮバッファ層１５のパラメータである濃度勾配δは小さく、形成深さは深い方が二次降伏現象を抑制する効果がある。
図１３〜図１５及び図１６は、それぞれダイオード及びＩＧＢＴのシミュレーションによるターンオフ動作時の波形の事例を示すグラフである。
図１３，図１４及び図１５は、それぞれ耐圧が１７００Ｖ及び４５００Ｖクラスのダイオードの事例である。図１６は、耐圧が４５００ＶクラスＩＧＢＴの事例である。各ＩＧＢＴ,（第１種及び第２種）ダイオードの構造は、図１０に示すデバイス構造である。図１３は１７００Ｖの図１０(b) で示す第１種ダイオードの構造である。図１４は１７００Ｖの図１０(c) で示す第２種ダイオードの構造である。図１５は４５００Ｖの第２種ダイオードである。
図１３において、電圧変化Ｌ３１及びＬ３２はＮバッファ層１５の形成深さｔＮＢが１．０及び５０．０（μｍ）の場合のアノード・カソード間電圧ＶＡＫ（Ｖ）の変化を示しており、電流密度変化Ｌ４１及びＬ４２はＮバッファ層１５の形成深さｔＮＢが１．０及び５０．０（μｍ）の場合の（アノード）電流密度ＪＡ（Ａ／ｃｍ２）を示している。
図１４において、電圧変化Ｌ３０は従来構造（及び不純物濃度）のアノード・カソード間電圧ＶＡＫを示し、電圧変化Ｌ３Ｌ及びＬ３ＨはＮバッファ層１５の濃度勾配δが比較的低濃度及び比較的高濃度な場合のアノード・カソード間電圧ＶＡＫ（Ｖ）の変化を示している。また、電流密度変化Ｌ４０は従来構造の電流密度ＪＡを示しており、電流密度変化Ｌ４Ｌ及びＬ４Ｈは濃度勾配δが比較的低濃度及び比較的高濃度な場合の電流密度ＪＡを示している。
図１５において、電圧変化Ｌ５０は従来構造のアノード・カソード間電圧ＶＡＫを示し、電圧変化Ｌ５ＬはＮバッファ層１５の濃度勾配δが比較的低濃度な場合のアノード・カソード間電圧ＶＡＫ（Ｖ）の変化を示している。また、電流密度変化Ｌ６０は従来構造の電流密度ＪＡを示しており、電流密度変化Ｌ５Ｌは濃度勾配δが比較的低濃度な場合の電流密度ＪＡを示している。
図１６において、電圧変化Ｌ７０は従来構造のコレクタ・エミッタ間電圧ＶＣＥ（Ｖ）を示し、電圧変化Ｌ７１はＮバッファ層１５の濃度勾配δが比較的低濃度な場合の第１の態様（後述する実施の形態２のＮ補助層２９を有さない、図１０(a) で示す構造）のコレクタ・エミッタ間電圧ＶＣＥを、電圧変化Ｌ７２はＮバッファ層１５の濃度勾配δが比較的低濃度な場合の第２の態様（後述するＮ補助層２９を有する、後述する図２５で示す構造等）のコレクタ・エミッタ間電圧ＶＣＥを示している。また、電流密度変化Ｌ８０は従来構造の電流密度ＪＡ（Ａ／ｃｍ２）を示しており、電流密度変化Ｌ８１及びＬ８２は濃度勾配δが比較的低濃度な場合の上記第１及び第２の態様の電流密度ＪＡを示している。
また、図１３は、スイッチング条件として、動作電圧Ｖccは１１００Ｖ、電流密度ＪＦが２０Ａ／ｃｍ２（０．１ＪＡ）、ｄｊ／ｄｔ＝４３００Ａ／ｃｍ２μｓ、浮遊インダクタンスＬＳが１．０μＨ、動作温度が２９８Ｋの場合のスナップリカバリー波形を示している。
図１４は、スイッチング条件として、動作電圧ＶＣＣは１２００Ｖ、電流密度ＪＦが２０Ａ／ｃｍ２（０．１ＪＡ）、ｄｊ／ｄｔ＝４２００Ａ／ｃｍ２μｓ、ＬＳ＝１．０μＨ、動作温度２９８Ｋの場合のスナップリカバリー波形を示している。
図１５は、スイッチング条件として、動作電圧Ｖccは３５００Ｖ、電流密度ＪＦが９．６Ａ／ｃｍ２（０．１ＪＡ）、ＬＳ＝２．０μＨ、動作温度２９８Ｋの場合のスナップリカバリー波形を示している。
図１６は、スイッチング条件として、動作電圧Ｖccは２８００Ｖ、（コレクタ）電流密度ＪＣが５６Ａ／ｃｍ２、ＬＳ＝２．４８μＨ、動作温度３９８Ｋの場合のターンオフ波形を示している。
図１３には、ダイオードのターンオフ動作時(リカバリー動作時)の性能指数であるスナップオフ電圧Ｖsnap-off（リカバリー動作時のオーバーシュート電圧(overshoot voltage)）およびdj/dt(dj/dt:リカバリー動作時の電流密度ＪＡ波形の傾き)およびdjr/dt(djr/dt：リカバリー動作終焉時での電流密度ＪＡ波形の傾き)が示されている。スナップオフ電圧Ｖsnap-off値は、小さいほどダイオードのターンオフ動作の制御性に優れ、snap-off現象およびその後に発振現象の抑制効果があることを示す。スナップオフ電圧Ｖsnap-offの値の目安として、静的な耐圧(ＢＶRRM)より低いことがダイオードのリカバリー動作時のsnap-off現象によるデバイス破壊抑制の観点から望まれる。dj/dtは、大きいほどダイオードとして高速のリカバリー動作可能となりターンオフ動作時の破壊耐量や安全動作領域ＳＯＡ(Safe Operating Area)が大きいことを示す。
djr/dtは、大きいほど本発明の目的(i)に示すターンオフ動作時のカソード領域の残留するキャリアプラズマ層が高濃度であることを意味し、低いスナップオフ電圧Vsnap-offに寄与する。
図１３〜図１６に示すように、従来のＩＧＢＴ,ダイオードでは、それぞれのターンオフ動作時に上述するsnap-off現象およびその後に発振現象発生していることがわかる。特に、図１４、図１５及び図１６に示すように、従来構造は、snap-off現象が激しく発生し、スナップオフ電圧Ｖsnap-off値が大きくなりターンオフ動作時の制御性が悪くなる可能性や本デバイスがパワーモジュールに搭載されるとシステムとしてノイズの原因となることが推定できる。
一方、本発明の濃度勾配δを有するＮバッファ層１５を用いることにより、図１３〜図１６に示すように、いずれの耐圧クラスのＩＧＢＴ,ダイオードでもsnap-off現象時のスナップオフ電圧Ｖsnap-off値は小さくもしくはsnap-off現象を抑制している。よって、本実施の形態のＮバッファ層１５を用いると、ターンオフ動作時の制御性がよくなることがわかる。図１３より、本発明のＮバッファ層１５の形成深さｔＮＢはより深い方が、djr/dtが大きくなりスナップオフ電圧Ｖsnap-offの低減効果があることがわかる。
図１７は、試作した耐圧が４５００Ｖのダイオード（ダイオード構造は図１０(c) で示した第２種ダイオード）における「ＪＲ ｖｓ．ＶＲ特性」への本実施の形態のＮバッファ層１５の形成深さｔＮＢの影響を示すグラフである。
同図において、電流密度変化Ｌ９１１〜Ｌ９１３はＮバッファ層１５の深さｔＮＢを１．０μｍとした動作温度３９８Ｋ、４２３Ｋ及び４４８Ｋの場合の「ＪＲ ｖｓ．ＶＲ特性」を示している。電流密度変化Ｌ９２１〜Ｌ９２３はＮバッファ層１５の形成深さｔＮＢを２５．０μｍとした動作温度３９８Ｋ、４２３Ｋ及び４４８Ｋの場合の電流密度ＪＲを示している。電流密度変化Ｌ９３１〜Ｌ９３３はＮバッファ層１５の形成深さｔＮＢを４０．０μｍとした動作温度３９８Ｋ、４２３Ｋ及び４４８Ｋの場合お「ＪＲ ｖｓ．ＶＲ特性」を示している。なお、図１７の横軸は逆方向電圧ＶＲ（Ｖ）である。
図１８は、図１７中のＶＲ＝４５００Ｖでのリーク電流密度（Ａ／ｃｍ２）と動作温度(Operating Temperature)（Ｋ）との関係を示すグラフである。同図において、電流密度変化Ｌ１０１〜Ｌ１０３はＮバッファ層１５の深さｔＮＢがそれぞれ１．０、２５．０及び４０．０（μｍ）の場合の電流密度ＪＲを示している。なお、図１８の横軸は動作温度（Ｋ）である。
図１７及び図１８に示すように、Ｎバッファ層１５の形成深さｔＮＢは、ダイオードのリーク特性にも影響し、形成深さｔＮＢが１．０μｍでは動作温度４４８Ｋにてチップ自身の熱暴走(thermal runaway)による熱破壊現象を起こすが、Ｎバッファ層１５の深さｔＮＢをより深く形成することによりオフ時のリーク電流低減し低オフロス化及び高温での動作が可能である。
このように、リーク電流にＮバッファ層１５による影響が生じるのは、図１０(c)で示す第２種ダイオードには、ＰＮＰバイポーラトランジスタ( Ｐアノード層１０＋Ｎ−ドリフト層１４及びＮバッファ層１５＋Ｐカソード層１８)がＰＩＮダイオードに並列で組み込まれ、Ｎバッファ層１５の形成深さｔＮＢが深くなると、ＰＮＰバイポーラトランジスタのベース幅が大きくなり、電流増幅率αpnpが小さくなる結果と考えられる。よって、第２種ダイオードの構造では高温で動作させるには内蔵するＰＮＰバイポーラトランジスタが動作しないようにするという観点から、Ｎバッファ層１５の形成深さｔＮＢが重要になり、より深く形成することが望ましい。同様なことは、ＰＮＰトランジスタを内蔵するＩＧＢＴ（図１０(a)）でもあてはまる。
図１９は、試作した耐圧が４５００Ｖのダイオード（ダイオード構造は図１０(c)で示す第２種ダイオード）におけるリカバリー動作時のスナップオフ電圧Ｖsnap-off（Ｖ）と電源電圧ＶＣＣ（Ｖ）との関係を示すグラフである。縦軸は、図１３に示すリカバリー動作時のスナップオフ電圧Ｖsnap-off値を示しており、横軸がＶＣＣを示している。
同図において、電圧変化Ｌ１２０は第１種ダイオードの従来構造の場合、及び電圧変化Ｌ１２Ｌ及びＬ１２Ｈは第１種ダイオードの実施の形態１の構造における濃度勾配δが比較的低濃度及び比較的高濃度な場合のスナップオフ電圧Ｖsnap-offを示している。電圧変化Ｌ１３Ｌ及びＬ１３Ｈは第２種ダイオードにおける濃度勾配δが比較的低濃度及び比較的高濃度な場合のスナップオフ電圧Ｖsnap-offを示している。
図１９における丸枠に×印は、デバイス破壊したポイント(destruction point)を示す。第１種ダイオード及び第２種ダイオードによる「スナップオフ電圧Ｖsnap-off vs. ＶＣＣ」関係の挙動への影響は例えば特許第5256357号に開示されているように、カソード側の電界強度を緩和する電界緩和現象等のダイオード性能面でのメカニズムによる影響である。
電圧変化Ｌ１２０に示す従来のＮバッファ層１５を用いた従来構造と、電圧変化Ｌ１２Ｌ、Ｌ１２Ｈ、Ｌ１３Ｌ及びＬ１３Ｈで示す、濃度勾配δを有する本実施の形態のＮバッファ層１５を用いるサンプルとで比較すると、実施の形態１のＮバッファ層１５を用いる方がスナップオフ電圧Ｖsnap-offが小さくなり、破壊に至る電源電圧ＶＣＣの向上、すなわち、破壊耐量が向上することがわかる。
つまり、本実施の形態のＮバッファ層１５は、図６〜図９で示したＮバッファ層１５の作用(i),(ii)を示す結果、図１９のように、従来の電圧変化Ｌ１２０との違いを示す。第２種ダイオードの構造では、Ｐカソード層１８によるリカバリー動作時のホール注入によるＮ−ドリフト層１４／Ｎバッファ層１５の接合部付近の電界緩和による効果でリカバリー動作時のsnap-off現象抑制するため、第１種ダイオードほど、Ｎバッファ層１５の濃度勾配δの高低差による効果が見られない。ただし、第２種ダイオードでは、図１７及び図１８に示すように高温でのオフロス低減という観点から本発明のＮバッファ層１５の効果が見られる。
図２０は、試作した耐圧が４５００Ｖのダイオード(ダイオード構造は図１０(c) で示す第２種ダイオード)におけるリカバリー動作時の安全動作領域ＳＯＡを示すグラフである。縦軸は、図１３に示すリカバリー動作時の遮断可能な最大dj/dt値（×１０９Ａ／ｃｍ２ｓｅｃ）を示し、横軸は電源電圧ＶＣＣ（Ｖ）を示す。図２０におけるリカバリー動作の条件は、アノード電流ＩＡが１５０Ａ（定格電流ＩＦの２．２倍）、浮遊インダクタンスＬＳが２．０ＨμＨ、動作温度が４２３Ｋである。
同図において、特性変化Ｌ１４０は第１種ダイオードの従来構造の場合、及び、特性変化Ｌ１４Ｌ及びＬ１４Ｈは第１種ダイオードの実施の形態１の構造における濃度勾配δが比較的低濃度及び比較的高濃度な場合の最大dj/dt値を示している。特性変化Ｌ１５Ｌ及びＬ１５Ｈは第２種ダイオードにおける濃度勾配δが比較的低濃度及び比較的高濃度な場合の最大dj/dt値を示している。
図中の各変化線の下方の領域が、リカバリー動作時の安全動作領域ＳＯＡとなる。図２０より、従来のＮバッファ層１５を用いるより、実施の形態１のＮバッファ層１５を用いる方がダイオードの安全動作領域ＳＯＡがより、リカバリー特性評価時における電源電圧ＶＣＣ（Ｖ）が高い領域に拡大していることがわかる。
図２１は、耐圧が４５００Ｖダイオード(ダイオード構造は図１０(c) で示す第２種ダイオード)におけるオン電圧ＶＦ（Ｖ）とリカバリー動作時のロス(エネルギーロスＥＲＥＣ（×１０−３Ｊ／Ａｐｕｌｓｅ）)とのトレードオフ特性を示すグラフである。なお、動作条件は、電源電圧ＶＣＣが２８００Ｖ、は電流密度ＪＦが９５．６Ａ／ｃｍ２、dj/dt＝４００Ａ／ｃｍ２μsec、ＬＳ＝２．０μＨ、動作温度が３９８Ｋの場合である。
同図において、エネルギーロス変化Ｌ１６０は第２種ダイオードの従来構造の場合、エネルギーロス変化Ｌ１６１及びＬ１６Ｈは第２種ダイオードの実施の形態１の構造における濃度勾配δが比較的低濃度及び比較的高濃度な場合のエネルギーロスＥＲＥＣを示している。
同図に示すように、第２種ダイオードの本特性は、デバイス中（中間領域Ｒ２及び終端領域Ｒ３を含む）のキャリアライフタイムを電子線,白金，Ｈｅ,プロトン等のライフタイムキラーにて制御することで動かすことが可能になるデバイス特性である。図２１より、本実施の形態のＮバッファ層１５は、従来構造のＮバッファ層１５よりも「オン電圧ＶＦ vs. エネルギーロスＥＲＥＣ」トレードオフ特性を大きく変化させることができ、さらに高いオン電圧ＶＦで、かつ低くエネルギーロスＥＲＥＣを抑えることが可能となる。
ＩＧＢＴ、ダイオード等のバイポーラ系パワー半導体素子の大きな特徴は、同じデバイス構造でオン電圧とターンオフロスのトレードオフ特性を制御できることである。つまり、図２１から、本実施の形態のＮバッファ層１５は従来構造のＮバッファ層１５に比べ上記したパワー半導体素子の大きな特徴の上記トレードオフ特性の制御に関して、大きな可動範囲を実現できることが分かる。
図２２〜図２４は、図１０(c) に示す第２種ダイオードにおけるそれぞれ本実施の形態のＮバッファ層１５の特徴を示す２つのパラメータである、「Ｎバッファ層１５の主要部における濃度勾配δ」及び「Ｎバッファ層１５の形成深さｔＮＢ」に関するダイオードのデバイス特性との関係を示すグラフである。
図２２において、オン電圧変化Ｌ１７１は電流密度ＪＦが９５．６Ａ／ｃｍ２、動作温度３９８Ｋの場合のオン電圧ＶＦ（Ｖ）の変化を示している。耐圧変化Ｌ１７２は動作温度２９８Ｋの場合の遮断電圧ＢＶRRMを示している。スナップオフ電圧変化Ｌ１７３は電源電圧ＶＣＣが３６００Ｖ、アノード電流ＩＡが７Ａ（定格電流ＩＦの０．１倍）、dj/dt値が５９０Ａ／ｃｍ２μｓ、浮遊インダクタンスＬＳが２．０ＨμＨ、動作温度が２９８Ｋとなる場合のスナップオフ電圧Ｖsnap-off（Ｖ）の変化を示している。最大電流密度変化Ｌ１７４はアノード電流ＩＡが１５０Ａ（定格電流ＩＦの２．２倍、電流密度２１４．３Ａ／ｃｍ２）、ＬＳ＝２．０μＨ、動作温度が４２３Ｋの場合の最大dj/dt値（Ａ／ｃｍ２ｓｅｃ）を示している。最大電力密度変化Ｌ１７５はアノード電流ＩＡが１５０Ａ（定格電流ＩＦの２．２倍）、ＬＳ＝２．０μＨ、動作温度が４２３Ｋの場合の最大電力密度変化（max.Power Density）（Ｗ／ｃｍ２）を示している。
図２３及び図２４において、耐圧変化Ｌ１８１Ｈ及びＬ１８２ＨはＮバッファ層１５の濃度勾配δが比較的高濃度に設定され、動作温度が２９８Ｋ及び３９８Ｌにおける遮断電圧ＢＶRRM（Ｖ）の変化を示している。図２３において、スナップオフ電圧変化Ｌ１９１は、電源電圧ＶＣＣが１１００Ｖ、電流密度ＪＦが２００Ａ／ｃｍ２、dj/dt値が１５４０Ａ／ｃｍ２μｓ、ＬＳ＝５．０ＨμＨ、動作温度が３９８Ｋとなる場合のスナップオフ電圧Ｖsnap-off（Ｖ）の変化を示している。
図２４において、耐圧変化Ｌ１８１Ｌ及びＬ１８２ＬはＮバッファ層１５の濃度勾配δが比較的低濃度に設定され、動作温度が２９８Ｋ及び３９８Ｋにおける遮断電圧ＢＶRRM（Ｖ）を示している。また、スナップオフ電圧変化Ｌ２０１は電源電圧ＶＣＣが１１００Ｖ、電流密度ＪＦが２０Ａ／ｃｍ２（０．１ＪＡ）、dj/dt値が４３００Ａ／ｃｍ２μｓ、ＬＳ＝１．０μＨ、動作温度が２９８Ｋとなる場合のスナップオフ電圧Ｖsnap-off（Ｖ）の変化を示している。
図２２は、耐圧が４５００Ｖクラスでの試作結果であり、図２３及び図２４はシミュレーションによる結果である。ダイオード構造は図１０(c) で示した第２種ダイオードの構造である。図２２中に示す遮断電圧ＢＶRRM（Ｖ）(動作温度２９８Ｋ)でのターゲット耐圧５２００Ｖ（耐圧基準ＴＢＶ）は、耐圧４５００Ｖクラスとして動作温度２１３Ｋにて保障する耐圧４５００Ｖを保持する観点から、遮断電圧ＢＶRRMの温度依存性より算出した値である。
図２２から、形成深さ一定の場合に、Ｎバッファ層１５の濃度勾配δ、０．０３〜０．７（decade ｃｍ−３/μm）である必要がある。Ｎバッファ層１５の濃度勾配δは小さすぎると、静的な状態での耐圧保持時に空乏層がＮバッファ層１５を伸びすぎＰカソード層１８にパンチスルーし、耐圧低下を招く。なお、"decade"は、"ｌｏｇ１０"を意味する。
また、上記ターゲット耐圧値をクリアする観点（ＢＶRRM≧ＴＢＶ）から濃度勾配δの最小値（０．０３）を設定する。また、Ｎバッファ層１５の濃度勾配δが大きくなりすぎると、ダイナミック状態のターンオフ動作時にカソード側の残留キャリアプラズマ層を形成する電子およびホールが早く抜けたり、Ｎバッファ層１５内部を空乏層が緩やかに伸びなくなったりして、snap-off現象時の電圧が大きくなりターンオフ動作の制御性低下を招く。
図２２には、スナップオフ電圧Ｖsnap-offの最大値として、４５００Ｖクラスより耐圧定格値の４５００Ｖ（基準耐圧ＴＶＳ）を最大値と設定する。スナップオフ電圧Ｖsnap-offの最大値が４５００Ｖより低くなるように濃度勾配δの最大値（０．７）を設定する必要がある。
よって、式(1)で規定される濃度勾配δにはデバイス性能面より、上記適切な許容範囲が存在する。つまり、本発明の解決する技術課題や実現するデバイス性能から、図２２よりすべてのダイオード性能がＮバッファ層１５の濃度勾配δに依存しない領域を濃度勾配δの設定範囲とする。
以上より、濃度勾配δの許容範囲は、｛０．０３≦δ≦０．７（decade ｃｍ−３/μm）｝で規定される濃度勾配条件を満足することが必要であり、他の電気的特性（Ｌ１７１，Ｌ１７２，Ｌ１７５）が劣化しないことを考慮すると、｛０．０３≦δ≦０．２（decade ｃｍ−３/μm）｝で規定される最適濃度勾配条件を満足することが望ましい。
実施の形態１の半導体装置は、Ｎバッファ層１５の主要部において、Ｎ−ドリフト層１４を主要構成部とする半導体基体（Ｎ−ドリフト層１４＋Ｎバッファ層１５）の上面から下面に向かう方向における式(1)の濃度勾配δが上記濃度勾配条件を満足するため、安定的な耐圧特性、オフ時におけるリーク電流の低減化に伴う低オフロス化、ターンオフ動作の制御性向上、及びターンオフ時の遮断能力の向上を図ることができる効果を奏する。
以下、ＩＧＢＴ、第１種ダイオード及び第２種ダイオードに対応して具体的に説明する。
図１及び図１０(a)に示すように、素子形成領域である活性セル領域Ｒ１において、Ｎ−ドリフト層１４の上層部にＮ型の絶縁ゲート型のトランジスタ形成領域（Ｎ＋エミッタ層７、Ｐベース層９、Ｎ層１１、ゲート絶縁膜１２及び埋め込みゲート電極１３）が形成される。そして、上記トランジスタ形成領域、前Ｎバッファ層１５、Ｐコレクタ層１６、エミッタ電極５Ｅ、コレクタ電極２３ＣによりＩＧＢＴが形成される。このようにＩＧＢＴを有する半導体装置において、上述した効果を発揮することができる。
また、図２及び図１０(b)に示すように、活性セル領域Ｒ１におけるＮ−ドリフト層１４の上層部に一方電極領域であるＰアノード層１０が形成される。そして、Ｐアノード層１０、Ｎバッファ層１５、Ｎ＋カソード層１７、アノード電極５Ａ及びカソード電極２３Ｋにより第１種のダイオードが形成される。このような第１種ダイオードを有する半導体装置において、上述した効果を発揮することができる。
さらに、図２及び図１０(c)に示すように、活性セル領域Ｒ１におけるＮ−ドリフト層１４の上層部に一方電極領域であるＰアノード層１０が形成される。そして、Ｐアノード層１０、Ｎバッファ層１５、Ｐカソード層１８、Ｎ＋カソード層１９（他方電極領域）、アノード電極５Ａ及びカソード電極２３Ｋにより第２種のダイオードが形成される。このような第２種ダイオードを有する半導体装置において、上述した効果を発揮することができる。
実施の形態１の半導体装置は、さらに、上記最適濃度勾配条件を満足することにより、より良好な電気的特性を得ることができる。
加えて、実施の形態１の半導体装置は上述した効果の低オフロスによって、装置の冷却システムの簡素化により、冷却システムを含む装置の減量化及び装置の省エネルギー化を図り、また、上述した効果のターンオフ遮断能力向上によって、パワー半導体素子の通電可能な電流密度を上昇させることができる分、半導体装置の小型化を図ることができる。その結果、さらに装置の包装の減量化及び小型化も図ることができる。
さらに、実施の形態１の半導体装置の上述した効果における安定的な耐圧特性及びターンオフ遮断能力の向上によって、半導体装置の長寿命化を図ることができる。
加えて、実施の形態１の半導体装置の上述した効果における安定的な耐圧特性、ターンオフ動作の制御性向上及びターンオフ遮断能力の向上によって、半導体装置の歩留り向上を図ることができる。
図２３から、Ｎバッファ層１５の濃度勾配δが一定でＮバッファ層１５の形成深さｔＮＢは、上記ターゲット耐圧値をクリアする観点（Ｖsnap-off≦ＢＶRRM）から、４.０μｍ以上あれば良いことがわかる。
すなわち、図２３から、スナップオフ電圧Ｖsnap-off値が静的な耐圧（ＢＶRRM）より低くすべく、本実施の形態の濃度勾配δを有するＮバッファ層１５では４．０μｍ以上の形成深さｔＮＢが必要となる。
図２４から、本実施の形態のＮバッファ層１５間でも濃度勾配δが比較的小さい方がほぼ同じ耐圧ＢＶRRM耐圧を保障しながらよりリカバリー動作時のスナップオフ電圧Ｖsnap-off値が小さくなり、ターンオフ動作時の制御性向上という観点から望ましいことがわかる。
また、本実施の形態のＮバッファ層１５は形成深さｔＮＢが深くなりすぎると、残存するキャリアプラズマ層が高濃度化するため、ＩＧＢＴ、ダイオードそれぞれのターンオフ動作終焉時のテール電流増加によるターンオフロスを招き、トータルロス増加という反作用を示す。このような反作用を示さない深さや、製造技術面からＮバッファ層１５の形成深さｔＮＢの許容範囲は５０μｍと考える。
上述したように、実施の形態１の半導体装置は、Ｎバッファ層１５の形成深さｔＮＢ（Ｎ−ドリフト層１４とＮバッファ層１５との界面からコレクタ電極２３Ｃ（カソード電極２３Ｋ）とＰコレクタ層１６（Ｎ＋カソード層１７，Ｐカソード層１８及びＮ＋カソード層１９を含む）との接合面までの距離）は、｛４．０≦ＪＤ≦５０．０（μｍ）｝で規定される形成深さ条件を満足することにより、安定的な耐圧特性、オフ時におけるリーク電流の低減化に伴う低オフロス化、高温での動作、ターンオフ動作の制御性向上、及びターンオフ時の遮断能力の向上を図ることができる。
図２２〜図２４は、図１０(c) に示す第２種ダイオードを用いての結果である。同様な結果は、図１０(a) 及び(b) に示すＩＧＢＴ及び第１種ダイオードの性能とＮバッファ層１５の濃度勾配δとの関係にも存在する。
以上から、図４及び図５に示すような不純物プロファイルＤＰ１の特徴を有する本実施の形態のＮバッファ層１５は、本発明の解決するための技術目標である、安定的な耐圧特性, オフ時の低リーク電流による低オフロス化、熱暴走制御し高温での動作保証、ターンオフ動作の制御性向上やターンオフ遮断能力の大幅な向上を実現可能な技術となる。
＜実施の形態２＞
実施の形態２として、実施の形態１と同じ効果の得られるＮバッファ層１５の構造技術を説明する。
図２５〜図３１は実施の形態２の第１〜第７の態様によるＮバッファ層１５の不純物（濃度）プロファイルを示すグラフである。これら第１〜第７の態様は、図４及び図５に示す実施の形態１でのＮバッファ層１５の不純物プロファイルを設定する場合、同様もしくはそれ以上のデバイス特性への効果を奏している。
図２５〜図３１の横軸の０μmポイントが図１０中のＰコレクタ層１６, Ｎ＋カソード層１７（１９）及びＰカソード層１８の下面を示す。また、図２５〜図３１の縦軸は常用対数表示の不純物濃度を示す。
図２５で示す第１の態様は、実施の形態１のＮバッファ層１５に加え、図１０(a) 〜(c) 中のＰコレクタ層１６、Ｎ＋カソード層１７、あるいはＰカソード層１８及びＮ＋カソード層１９とＮバッファ層１５との間に、Ｎバッファ層１５よりピーク濃度が高濃度のＮ補助層２９（バッファ補助層）をさらに設けたことを特徴としている。すなわち、Ｎ補助層２９は、Ｎバッファ層１５に対し下面側にＮバッファ層１５に隣接して形成され。Ｎ補助層２９上にＰコレクタ層１６（Ｎ＋カソード層１７，あるいはＰカソード層１８及びＮ＋カソード層１９）を介してコレクタ電極２３Ｃ（カソード電極２３Ｋ）が形成される。なお、本明細書では、Ｎ−ドリフト層１４、Ｎバッファ層１５に加え、半導体基体にＮ補助層２９を含むものとする。
第１の態様のＮ補助層２９は、静的な耐圧保持時や動的（ダイナミック）な状態でのＮバッファ層１５へ伸びてくる空乏層を止め、Ｐコレクタ層１６、あるいはＰカソード層１８に空乏層が達してパンチスルー現象防止する役割がある。
ここで、第１種及び第２集ダイオードの場合、Ｎ＋カソード層１７（１９）／Ｎ補助層２９の接合部とＮ補助層２９／Ｎバッファ層１５の接合部に関して、図２５のような常用対数表示の不純物濃度と深さとの関係で、以下のように定義する。
Ｎ＋カソード層１７／Ｎ補助層２９接合部：Ｎ＋カソード層１７からの不純物濃度プロファイル勾配が負から正へ変化するポイント(例えば、図２５に示すように接線が右斜め傾斜方向から左斜め傾斜方向への変化するポイントＪ０)とする。
Ｎ補助層２９／Ｎバッファ層１５接合部：Ｎ補助層２９部からの不純物濃度プロファイル勾配が負から正へ変化するポイント(例えば、図２５に示すように接線が右斜め傾斜方向から左斜め傾斜方向への変化するポイントＪ１)とする。
図３２は、図１０(a) に示すＩＧＢＴの構造にて、耐圧が４５００Ｖクラスのデバイスを想定した場合の３９８Ｋでの耐圧（ＢＶCES）（Ｖ）とＮバッファ層１５の形成深さｔＮＢ（μｍ）との関係に関するＮバッファ層１５とＮ補助層２９のトータル注入量に占めるＮ補助層２９の注入量の割合(α)をパラメータの影響をシミュレーションにて検討した結果を示すグラフである。
ここで、Ｎバッファ層１５のＮ型の不純物の注入量であるドーズ量（／ｃｍ２）を「Ｄｏｓｅ・ＮＢ１」とし、Ｎ補助層２９のＮ型の不純物の注入量であるドーズ量（／ｃｍ２）を「Ｄｏｓｅ・ＮＢ２」として、Ｎ補助層２９のドーズ量比率Ｔαを以下の式(2)で定義する。
Figure 2016120999
図３２において、耐圧変化Ｌ２１０はＮ補助層２９が無い場合、耐圧変化Ｌ２１１〜Ｌ２１４は、ドーズ量比率Ｔαが０．３、０．５、０．７、及び０．９の場合の耐圧ＢＶCESを示している。なお、耐圧変化Ｌ２１０において、ドーズ量はＮバッファ層１５とＮ補助層２９とのトータル注入量と同じ量に設定されている。
図３２に示すように、Ｎバッファ層１５の形成深さｔＮＢ（N buffer depth）との関係は、Ｎバッファ層１５単体の場合に比べ、Ｎ補助層２９が存在することにより耐圧保持能力を向上させる効果がある。
また、Ｎバッファ層１５とＮ補助層２９のトータル注入量に占めるＮ補助層２９の注入量の割合であるドーズ量比率Ｔαは、どのＮバッファ層１５の形成深さｔＮＢでも耐圧保持能力を保障する観点から耐圧基準ＴＢＶ２を上回るように、ドーズ量比率Ｔαは０．３以上１未満に設定することが望ましい。
このように、実施の形態２の第１の態様は、不純物注入比率である式(2)のドーズ量比率Ｔαが｛０．３≦Ｔα＜１｝で規定される不純物注入比率条件を満足することにより、良好な耐圧特性を得ることができる。
また、Ｎバッファ層１５の形成深さｔＮＢは２．０μm以上必要である。この場合の保障する耐圧基準ＴＢＶ１として、耐圧ＢＶCESを６３５０Ｖ以上（動作温度３９８Ｋ）とするのは、動作温度２１３Ｋにて４５００Ｖクラスとして保障する耐圧４５００Ｖを保持するために耐圧ＢＶCESの温度依存性から設定している。
また、実施の形態２のＮバッファ層１５は形成深さｔＮＢが深くなりすぎると、実施の形態１で説明したように、反作用があるため形成深さｔＮＢの最大値は５０μｍが望ましい。
図３３は、図１０(a) に示すＩＧＢＴにて、耐圧が６５００Ｖクラスのデバイスを想定した場合の２９８Ｋの環境下における耐圧（ＢＶCES）とＮバッファ層１５のピーク濃度との関係に関し、Ｎ補助層２９の有無の影響を示すシミュレーション結果である。同図において、耐圧変化Ｌ２２１はＮバッファ層１５＋Ｎ補助層２９の組み合わせ構造を有する第１の態様のＢＶCES（Ｖ）の変化を示しており、特性曲線Ｌ２２はＮ補助層２９の存在しないＮバッファ層１５の単体構造の場合の耐圧ＢＶCES変化を示している。なお、横軸は最大不純物濃度（ｃｍ−３）を示している。
同図に示すように、Ｎバッファ層１５単層では耐圧保障の観点から、耐圧基準ＴＢＶ３（７５００Ｖ）以上を満足すべく、最小ピーク濃度ＸＰＣ２は５．０×１０１４ｃｍ−３となる。一方、Ｎ補助層２９を加えることで、耐圧基準ＴＢＶ３以上を満足する最小ピーク濃度ＸＰＣ１は、２．０×１０１４ｃｍ−３となり、ピーク濃度に対しマージンが拡大する。Ｎバッファ層１５のピーク濃度ＰＣの最大値は、実施の形態１で述べた目的(i)より１．０×１０１６ｃｍ−３となる。
すなわち、Ｎバッファ層１５のＮ型の不純物のピーク濃度ＰＣは、｛２×１０１４（ｃｍ−３）≦ＰＣ≦１．０×１０１６（ｃｍ−３）｝で規定されるピーク不純物濃度条件を満足することにより、Ｎ補助層２９を有しない実施の形態１の構造を含めて、安定的な耐圧を満足する等の効果を得ることができる。
このように、図２５で示す実施の形態２の第１の態様では、実施の形態１のような低濃度でかつＮ−ドリフト層１４／Ｎバッファ層１５接合部に向け深さ方向において、図４及び図５で示した緩い濃度勾配δを有し、かつ形成深さｔＮＢが深いという特徴を有するＮバッファ層１５を有している。実施の形態２の第１の態様は、さらに、Ｐコレクタ層１６, Ｎ＋カソード層１７（１９）及びＰカソード層１８とＮバッファ層１５との接合部にＮバッファ層１５より高濃度のＮ補助層２９を加えた不純物プロファイルによってトータルのＮバッファ層を構成している。
その結果、実施の形態２の第１の態様は、実施の形態と同様、濃度勾配δに関する濃度勾配条件を満足するＮバッファ層１５にてターンオフ動作の制御性向上やターンオフ遮断能力の大幅な向上実現し、Ｎバッファ層１５より高濃度のＮ補助層２９にてより安定的な耐圧特性やオフ時の低リーク特性による低オフロスを実現することができる。なお、同様な効果は、Ｎ補助層２９を有する図２９〜図３１で示した第５〜第７の態様も有している。
図２６〜図３１は、Ｎバッファ層１５をイオン注入時のイオン種の加速エネルギーを複数条件に設定して形成する場合の事例である。イオン種は、セレン、硫黄、リンやプロトン(水素)を想定する。また、プロトン(水素)を用いる場合は、アニーリング(温度：３５０〜４５０℃)によるドナー化でＮ層を形成する拡散層形成プロセス技術を用いる。プロトン(水素)は、イオン注入以外にもサイクロトロンを利用した照射技術でＳｉ中へ導入する。
図２６〜図３１に示すように、Ｎバッファ層１５に関して、Ｓｉ中へイオン種を導入する際に加速エネルギーおよびドーズ量を複数条件に設定することで、濃度変化ＬＣ２〜ＬＣ７に示すように不純物プロファイルの山はＮバッファ層１５中に複数存在する複数ピーク不純物プロファイルとなる。加えて、図２６〜図３１に示す各不純物プロファイルの山のピーク濃度がＮ−ドリフト層１４／Ｎバッファ層１５接合部に向けて低濃度化させている。
図２８及び図３１に示す第４及び第７の態様の複数ピーク不純物プロファイル（濃度変化ＬＣ４及びＬＣ７）は、不純物プロファイルの山の間の谷における不純物プロファイルの一部において、Ｎ−ドリフト層１４／Ｎバッファ層１５の接合部に向けて低濃度化する濃度傾斜ＤＬ４及びＤＬ７を有しているため、動的な動作時にＮバッファ層１５内部を空乏層が緩やかに伸びるようにすることができる。
上述した濃度傾斜ＤＬ４及びＤＬ７を設ける際、図２８及び図３１に示す複数ピーク不純物プロファイルＬＣ４及びＬＣ７において、不純物プロファイルの谷における不純物プロファイル濃度は、Ｎ−ドリフト層１４より高濃度でかつＮバッファ層１５中の複数の不純物プロファイルの山のピーク濃度より低くなるようにする。
また、図２６〜図３１に示すように、複数ピーク不純物プロファイルである濃度変化ＬＣ２〜ＬＣ７の複数のピーク濃度値に基づき想定されるピーク濃度変化ＬＣ２Ｐ〜ＬＣ７Ｐに関し、Ｎバッファ層１５の主要部における仮想濃度勾配Ｐδを以下の式(3)で定義する。
Figure 2016120999
式(3)において、分母は膜厚変位ΔＰＴＢ（μｍ）、分子は濃度変位Δlog10ＰＣＢ（ｃｍ−３）を意味する。濃度変位Δlog10ＰＣＢにおいて、Ｎバッファ層１５のピーク濃度変化ＬＣｉＰ（ｉ＝２〜７）の不純物濃度ＰＣＢは、 logは底が10の常用対数の濃度変化であり、膜厚変位ΔＰＴＢはＮバッファ層１５の深さ方向の変化量である。
そして、仮想濃度勾配Ｐδの許容範囲は、実施の形態１の濃度勾配δと同様、「０．０３≦Ｐδ≦０．７（decade ｃｍ−３/μm）」で規定される仮想濃度勾配条件を満足することが必要であり、他の電気的特性が劣化しないことを考慮する場合、「０．０３≦Ｐδ≦０．２（decade ｃｍ−３/μm）」で規定される仮想最適濃度勾配条件を満足することが望ましい。
実施の形態２の第２〜第７の態様は、Ｎバッファ層１５の主要部において、式(3)による仮想濃度勾配Ｐδが上記仮想濃度勾配条件を満足するため、実施の形態１や実施の形態２の第１の態様と同様、安定的な耐圧特性、オフ時におけるリーク電流の低減化に伴う低オフロス化、ターンオフ動作の制御性向上、及びターンオフ時の遮断能力の向上を図ることができる。
さらに、図２９〜図３１に示す第５〜第７の態様は、第１の態様と同様にＮ補助層２９を有している。ここで、第５〜第７の態様におけるＮバッファ層１５へのトータルのＮ型不純物注入量であるドーズ量（／ｃｍ２）を「Ｄｏｓｅ・ＮＢ３」とし、Ｎ補助層２９のＮ型不純物注入量であるドーズ量（／ｃｍ２）を「Ｄｏｓｅ・ＮＢ４」として、Ｎ補助層２９のドーズ量比率Ｔαを以下の式(4)で定義する。
Figure 2016120999
この際、第１の態様のドーズ量比率Ｔαの場合と同様、第５〜第７の態様におけるドーズ量比率ＰＴαは「０．３≦ＰＴα≦１」で規定される不純物注入比率条件を満足するように設定される。
その結果、第５〜第７の態様は、第１の態様と同様、Ｎバッファ層１５より高濃度のＮ補助層２９にてより安定的な耐圧特性やオフ時の低リーク特性による低オフロスを実現することができる。
実施の形態２の半導体装置も、実施の形態１と同様、Ｎバッファ層１５の形成深さｔＮＢは、｛４．０≦ＪＤ≦５０．０（μｍ）｝で規定される形成深さ条件を満足することにより、安定的な耐圧特性、オフ時におけるリーク電流の低減化に伴う低オフロス化、ターンオフ動作の制御性向上、及びターンオフ時の遮断能力の向上を図ることができる。
＜製造方法（実施の形態１，実施の形態２）（その１）＞
図３４〜図４６は実施の形態１あるいは実施の形態２におけるＩＧＢＴ（図１０(a) ）の製造方法（その１）を示す断面図である。なお、これらの図面は活性セル領域Ｒ１における製造方法を示している。
まず、ＦＺ法で形成されたシリコンウエハ（以後、このシリコンウエハ又は処理が施されたシリコンウエハを「半導体基体」という）を用意する。図３４に示すように、Ｎ−ドリフト層１４が形成された半導体基体の上層部にＮ層１２８とＰベース層１３０を形成する。具体的には、Ｎ−ドリフト層１４にイオン注入及びアニーリング処理を施してＮ層１２８とＰベース層１３０を形成する。
次に、図３５に示すように、半導体基体にイオン注入及びアニーリング処理を施し、Ｐベース層１３０の表面側に複数のＮ＋エミッタ層１３６を選択的に形成する。
次に、図３６に示すように、半導体基体の上面に酸化膜１３１を形成し、写真製版技術を用いてパターニングしてする。そして、酸化膜１３１の開口に露出した部分に対しプラズマを用いた反応性イオンエッチングを施し、トレンチ１３７を形成する。その後、トレンチ１３７の周辺部の結晶欠陥及びプラズマダメージ層の除去、トレンチ１３７のボトム部のラウンディング、並びにトレンチ１３７の内壁の平化を目的にケミカルドライエッチングと犠牲酸化処理を行う。ケミカルドライエッチと犠牲酸化処理に関しては例えば特開平７−２６３６９２号公報に開示されている。また適切なトレンチ１３７の深さについては例えばＷＯ２００９−１２２４８６号公報に開示されている。
続いて、図３７に示すように、熱酸化法又はＣＶＤ法（例えば、特開２００１−０８５６８６号公報参照）でトレンチ内壁にゲート酸化膜１３４を形成する。そして、ゲート酸化膜１３４を含むトレンチ１３７内に、リンをドープしたポリシリコン層１３２を形成してトレンチ１３７を埋める。なお、半導体基体の下面には、ゲート酸化膜１３４の形成と同時に酸化膜１５０が形成され、ポリシリコン層１３２の形成と同時に酸化膜１５０上にリンをドープしたポリシリコン層１５２が形成される。
次に、図３８に示すように、ポリシリコン層１３２のうちトレンチ１３７の外に出た部分をエッチングする。エッチング後に半導体基体上面及びトレンチ１３７の埋め込み表面に露出するポリシリコン層１３２を熱酸化法又はＣＶＤ法で酸化もしくは堆積して酸化膜１３２ａを形成する。その後、半導体基体の表面にＰ＋層１３８を形成する。その後、半導体基体の上面上に、ボロンまたはリンがドープされた酸化膜１４０、及びＴＥＯＳ膜１４１をＣＶＤ法で形成する。酸化膜１４０としてＴＥＯＳ膜又はシリケートガラスを形成してもよい。なお、半導体基体の下面には、酸化膜１４０、及びＴＥＯＳ膜１４１の形成と同時にＴＥＯＳ膜１５４が形成される。
次に、図３９に示すように、フッ酸または混酸(例えば、フッ酸、硝酸、及び酢酸の混合液)を含有する液体を用いて半導体基体の下面のＴＥＯＳ膜１５４、ポリシリコン層１５２、及び酸化膜１５０をエッチングしてＮ−ドリフト層１４を露出させる。
続いて、図４０に示すように、不純物をドープしたポリシリコン層１６０（以下、不純物をドープしたポリシリコンを「ドープドポリシリコン」と称する）を、半導体基体の下面に露出したＮ−ドリフト層１４と接して形成する。このとき半導体基体上面に不所望のドープドポリシリコン層１６２も形成される。ドープドポリシリコン層１６０及び１６２はＬＰＣＶＤ法で形成する。ドープドポリシリコン層１６０及び１６２にドープする不純物としては、ドープドポリシリコン層１６０及び１６２がＮ＋層となるようにリン、ヒ素、またはアンチモン等を用いる。ドープドポリシリコン層１６０及び１６２の不純物濃度は１×１０１９（ｃｍ−３）以上に設定される。また、ドープドポリシリコン層１６０及び１６２の層厚は５００（ｎｍ）以上に設定される。
次に、図４１に示すように、窒素雰囲気中において、半導体基体の温度を９００〜１０００（℃）程度に加熱してドープドポリシリコン層１６０の不純物をＮ−ドリフト層１４の下面側へ拡散させる。この拡散により、Ｎ−ドリフト層１４の下面側に結晶欠陥と高濃度不純物を有するゲッタリング層１６４が形成される。このように、ゲッタリング層形成工程とは、半導体基体の下面に露出したＮ−ドリフト層１４の下面側にゲッタリング層６４を形成する工程である。ゲッタリング層１６４の表面の不純物濃度は、例えば、１．０×１０１９〜１．０×１０２２（ｃｍ−３）のいずれかである。
ゲッタリング層形成工程の後に、任意の降温スピードにて半導体基体の温度を６００〜７００（℃）程度まで下げて、その温度を４時間以上維持する。この工程をアニール工程と称する。アニール工程では、半導体基体を加熱し製造工程にてＮ−ドリフト層１４に導入された金属不純物、汚染原子、及びダメージを拡散させゲッタリング層１６４で捕獲する。
次に、図４２に示すように、半導体基体上面のドープドポリシリコン層１６２をフッ酸または混酸(例えば、フッ酸/硝酸/酢酸の混合液)の液を用いて選択的に除去する。図４０〜図４２に示すゲッタリングのプロセスについては、例えばＷＯ２０１４−０５４１２１号公報に開示されている。
そして、図４３に示すように、半導体基体の上面側において、酸化膜１４０及びＴＥＯＳ膜１４１を一部エッチングし、一部を外部に露出させてコンタクトホールを有するトレンチ露出部１７０を形成する。トレンチ露出部１７０以外の部分はＩＧＢＴにおけるＭＯＳトランジスタ部分として機能する。
なお、図４３に示すように、ポリシリコン層１３２で埋められたトレンチ１３７が形成された領域に部分的にトレンチ露出部１７０を形成する目的は、ポリシリコン層１３２の一部をエミッタ電位とすることで実効的なゲート幅を小さくすること及び容量を調整することである。これにより、飽和電流密度抑制、容量制御による短絡時の発振抑制、短絡耐量向上(詳細はＷＯ２００２−０５８１６０号公報及びＷＯ２００２−０６１８４５号公報参照)、及びオン状態のエミッタ側キャリア濃度向上による低オン電圧化が可能となる。
次に、図４４に示すように、スパッタリングおよびアニーリングにより、半導体基体上面にシリサイド層１３９とバリアメタル層１４２を形成する。スパッタ時のメタルとしてＴｉ、Ｐｔ、ＣｏまたはＷなどの高融点メタル材料を用いる。次に半導体基体上面に、Ｓｉを１〜３％程度添加したメタル配線層１４４をスパッタリング法で形成する。メタル配線層１４４の材料は、例えば、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕである。メタル配線層１４４は、トレンチ露出部１７０と電気的に接続されている。
次に、図４５に示すように、半導体基体の下面側に形成されていたゲッタリング層１６４とドープドポリシリコン層１６０とを、研磨またはエッチングにより除去する。このようにゲッタリング層１６４などを除去する工程を除去工程と称する。除去工程では、Ｎ−ドリフト層１４のうちゲッタリング層１６４に接する部分を所望の厚さだけ除去してもよい。これにより半導体基体（Ｎ−ドリフト層１４）の厚みｔ１４を、半導体装置の耐圧クラスに対応したものとすることができる。
続いて、図４６に示すように、半導体基体の下面にＮバッファ層１５を形成する。その後、Ｎバッファ層１５の下面にＰ型のＰコレクタ層１６を形成する。さらに、Ｐコレクタ層１６の下面にコレクタ電極２３Ｃを形成する。Ｎバッファ層１５の形成は、半導体基体の下面側から、リン、セレン、硫黄でプロトン(水素)をＳｉへ導入しアニールする等の不純物注入処理及び熱処理によって行われ、Ｎバッファ層１５は実施の形態１あるいは実施の形態２で述べた形成深さ、濃度勾配δ（仮想濃度勾配Ｐδ）を満足するように形成される。
プロトンの場合、プロトンの導入時に生じる空孔欠陥に水素原子および酸素原子が結合して複合欠陥となる。この複合欠陥には水素が含まれるため、電子供給源(ドナー)となりアニーリングにより複合欠陥密度増加しドナー濃度が増加する。この結果、Ｎ−ドリフト層１４よりも高不純物濃度のドナー化した層を形成しＮバッファ層１５としてデバイスの動作に寄与させることができる。
さらに、実施の形態２の第１、第５〜第７の態様のように、Ｎ補助層２９を形成する場合は、Ｎ補助層２９の不純物濃度及びドーズ量比率Ｔα（ＰＴα）が上述した条件を満足するようにＮ補助層２９を形成する。
最後に、Ｐコレクタ層１６の下面上にコレクタ電極２３Ｃを形成する。コレクタ電極２３Ｃは、半導体装置をモジュールへ搭載する際に、モジュール中の半導体基体等とはんだ接合する部分である。そのため、コレクタ電極２３Ｃを複数のメタルを積層させて形成することで低コンタクト抵抗とすることが好ましい。
図４６と図１０(a)及び図１との関係において、ポリシリコン層１３２が埋め込みゲート電極１３に対応し、ゲート酸化膜１３４がゲート絶縁膜１２に対応し、Ｎ層１２８がＮ層１１に対応し、Ｐベース層１３０がＰベース層９に対応し、Ｎ＋エミッタ層１３６がＮ＋エミッタ層７に対応し、Ｐ＋層１３８がＰ＋層８に対応し、メタル配線層１４４がエミッタ電極５Ｅに対応する。
上述した半導体装置の製造方法（その１）では、図４６で示す工程でＮバッファ層１５を形成する場合を説明したが、これに代えて図３４で示す工程、あるいは図４２で示す工程でＮバッファ層１５を形成するようにしてよい。この場合、ゲッタリング層１６４の上層に位置するようにＮバッファ層１５を形成する必要がある。
＜製造方法（実施の形態１，実施の形態２）（その２）＞
図４７〜図５４は実施の形態１あるいは実施の形態２における第２種ダイオード（図１０(c)）の製造方法（その２）を示す断面図である。
まず、図４７に示すように、活性領域Ｒａと、活性セル領域Ｒ１を囲むように形成された中間領域Ｒ２及び終端領域Ｒ３が示されている。まず、Ｎ−ドリフト層１４のみが形成された半導体基体を準備する。
そして、中間領域Ｒ２及び終端領域Ｒ３におけるＮ−ドリフト層１４の表面にＰ層５２を複数個、選択的に形成する。Ｐ層５２は、あらかじめ形成した酸化膜６２をマスクにしてイオン注入し、その後に半導体基体にアニール処理を施すことで形成する。なお、半導体基体の下面にも酸化膜６２形成時の酸化膜６８が形成されている。
次に、図４８に示すように、活性セル領域Ｒ１におけるＮ−ドリフト層１４の表面にイオン注入及びアニール処理を施してＰ層５０を形成する。
続いて、図４９に示すように、半導体基体の上面側の終端領域Ｒ３の端部にＮ＋層５６を形成する。次に、半導体基体の上面にＴＥＯＳ層６３を形成する。その後に、半導体基体の下面を露出する処理を行う。そして、不純物をドープしたドープドポリシリコン層６５を、半導体基体の下面に露出したＮ−ドリフト層１４と接するように形成する。このとき半導体基体の上面にもドープドポリシリコン層６４が形成される。
次に、図５０に示すように、半導体基体を加熱してドープドポリシリコン層６５の不純物をＮ−ドリフト層１４の下面側へ拡散させ、Ｎ−ドリフト層１４の下面側に結晶欠陥と不純物を有するゲッタリング層５５を形成する。この工程は製造方法（その１）の前処理アニール工程と同じである。その後、アニール工程を実施してＮ−ドリフト層１４の金属不純物、汚染原子、及びダメージをゲッタリング層５５で捕獲する。
そして、図５１に示すように、基板の上面に形成されたドープドポリシリコン層６４を、フッ酸または混酸(例えば、フッ酸/硝酸/酢酸の混合液)の液を用いて選択的に除去する。
次に、図５２に示すように、半導体基体の上面にＰ層５２とＰ層５０とＮ＋層５６とを露出させるコンタクトホールを形成する。つまり、ＴＥＯＳ層６３を図５２に示されるように加工する。その後、Ｓｉを１〜３％程度添加したアノード電極５Ａ用のアルミ配線５をスパッタリング法で形成する。
続いて、図５３に示すように、半導体基体の上面にパッシベーション膜６６を形成する。その後、半導体基体の下面側に形成されていたゲッタリング層５５とドープドポリシリコン層６５とを、研磨又はエッチングにより除去する。この除去工程により、半導体基体（Ｎ−ドリフト層１４）の厚みを、半導体装置の耐圧クラスに対応したものとする。
そして、図５４に示すように、Ｎ−ドリフト層１４の下面側にＮバッファ層１５を形成する。その後、Ｎバッファ層１５の下面にＰカソード層１８を形成する。
この際、半導体基体の下面側から、製造方法（その１）と同様、リン、セレン、硫黄やプロトン(水素)をＳｉへ導入しアニールする等の不純物注入処理及び熱処理によって、実施の形態１あるいは実施の形態２で述べた形成深さｔＮＢ、濃度勾配δ（仮想濃度勾配Ｐδ）を満足するようにＮバッファ層１５が形成される。
さらに、実施の形態２の第１、第５〜第７の態様のように、Ｎ補助層２９を形成する場合は、Ｎ補助層２９の不純物濃度及びドーズ量比率Ｔα（ＰＴα）が上述した条件を満足するように、Ｎ補助層２９を形成する。
続いて、活性セル領域Ｒ１において、Ｐカソード層１８の一部にＮ＋カソード層１９を形成する。Ｎバッファ層１５、Ｐカソード層１８、及びＮ＋カソード層１９は、イオン注入とアニール処理により形成する拡散層である。最後に、半導体基体下面にカソード電極２３Ｋを形成する。
図５４と図１０(c)及び図２との関係において、Ｐ層５０がＰアノード層１０に対応し、Ｐ層５２がＰ領域２２に対応し、Ｎ＋層５６がＮ＋層２６に対応し、メタル配線層５がアノード電極５Ａに対応する。
上述した半導体装置の製造方法（その２）では、図５４で示す工程でＮバッファ層１５を形成する場合を説明したが、これに代えて図４７で示す工程、あるいは図５１で示す工程でＮバッファ層１５を形成するようにしてよい。この場合、ゲッタリング層５５の上層に位置するようにＮバッファ層１５を形成する必要がある。
＜実施の形態３＞
実施の形態３の半導体装置は、図３に示すパワー半導体の構成要素と実施の形態１及び実施の形態２に示す特徴的なＮバッファ層１５との関係により、ＩＧＢＴ及びダイオードのターンオフ時の遮断能力のさらなる向上を図った技術である。
図５５〜図５９は、実施の形態３の半導体装置における第１〜第５の態様を示す断面図である。これらの断面は図３のＡ１−Ａ１断面に相当する。第１の態様はＩＧＢＴ（図１，図１０(a) ）の改良であり、第２の態様は第１種ダイオード（図２，図１０(b) ）改良であり、第３〜第５の態様は第２種ダイオード（図２，図１０(c) ）の改良である。
以下、図１０、図１及び図２と同一の構成部分に適宜、同一符号を付して説明を省略するとともに、特徴部分を中心に説明する。
図５５で示す第１の態様では、図１０(a) 及び図１で示すＩＧＢＴと比較して、活性セル領域Ｒ１の周辺領域である中間領域Ｒ２及び終端領域Ｒ３にＰコレクタ層１６を形成することなく、Ｎバッファ延長層１５ｅを形成していることを特徴としている。なお、Ｎバッファ延長層１５ｅはＮバッファ層１５（の接合部及びその近傍）と同程度の不純物濃度に設定される。
図５６で示す第２の態様では、図１０(b) 及び図２で示す第１種ダイオードと比較して、周辺領域である中間領域Ｒ２及び終端領域Ｒ３にＮ＋カソード層１７を形成することなく、Ｎバッファ延長層１５ｅを形成していることを特徴としている。なお、Ｎバッファ延長層１５ｅは、Ｎ＋カソード層１７より不純物濃度が低く、Ｎバッファ層１５と同程度の不純物濃度に設定される。
図５７で示す第３の態様では、図１０(c)で示す第２種ダイオードと比較して、周辺領域である中間領域Ｒ２及び終端領域Ｒ３にＮ＋カソード層１９（第１の部分活性層）を形成することなく、Ｐカソード層１８ｘのみを形成していることを特徴としている。なお、Ｐカソード層１８ｘはＰカソード層１８（第２の部分活性層）と同程度の不純物濃度に設定される。
図５８で示す第４の態様では、図１０(c) 及び図２で示す第２種ダイオードと比較して、周辺領域である中間領域Ｒ２及び終端領域Ｒ３にＰカソード層１８及びＮ＋カソード層１９を形成することなく、Ｎバッファ延長層１５ｅを形成していることを特徴としている。Ｎバッファ延長層１５ｅはＮバッファ層１５と同様な不純物濃度に設定される。
図５９で示す第５の態様では、図１０(c) 及び図２で示す第２種ダイオードと比較して、周辺領域である中間領域Ｒ２及び終端領域Ｒ３にＰカソード層１８を形成することなく、Ｎ＋カソード層１９ｘのみを形成していることを特徴としている。なお、Ｎ＋カソード層１９ｘはＮ＋カソード層１９と同程度の不純物濃度に設定される。
このように、実施の形態３の第１〜第５の態様は、ＩＧＢＴ、第１種ダイオード、及び第２種ダイオードにおいて、活性セル領域Ｒ１と、中間領域Ｒ２及び終端領域Ｒ３とにおけるコレクタ電極２３Ｃ（カソード電極２３Ｋ）と接する活性層に相当する領域の構造を変えていることを特徴としている。
したがって、第１〜第５の態様は、ＩＧＢＴ、第１種ダイオード、及び第２種ダイオードすべてにおいて、オン状態から、終端領域Ｒ３のコレクタ側（カソード側）からのキャリア注入を抑制するような構造となっている。
その結果、実施の形態３の第１〜第５の態様は、ターンオフ動作時に中間領域Ｒ２に存在する主接合のＰＮ接合部の電界強度を緩和させ、局所的な電界強度の上昇を抑制し、インパクトイオン化による電流集中起因の局所的な温度上昇による熱破壊を抑制する作用（熱破壊抑制作用）がある。
図６０は、試作した図１０(a) に示すＩＧＢＴ構造の４５００Ｖクラスでの従来のＮバッファ層１５を有するＩＧＢＴ(全体構造は図１と同様)にて、図５５で示した第１の態様の構造を有するＩＧＢＴを採用し、かつ実施の形態１のＮバッファ層１５を有する構造との間におけるターンオフ遮断能力の安全動作領域ＳＯＡを示すグラフである。同図において、縦軸の電流密度ＪＣ(break)及びmax. Power Densityはそれぞれターンオフ時の最大遮断電流密度（Ａ／ｃｍ２）と最大パワー密度（Ｗ／ｃｍ２）を示しており、横軸は電源電圧ＶＣＣを示している。
図６０において、電流密度変化Ｌ２２０は従来のＮバッファ構造（図４中の不純物プロファイルＰＲのＮバッファ層１５（Ｎref(15)）を有する構造）のＩＧＢＴにおける電流密度ＪＣのＶＣＣ（Ｖ）に対する変化を示しており、電力密度変化Ｌ２３０は従来構造のＩＧＢＴにおける最大遮断電流密度のＶＣＣに対する変化を示している。電流密度変化Ｌ２２１は実施の形態３の第１の態様を採用した実施の形態１のＩＧＢＴにおける電流密度ＪＣの変化を示しており、電力密度変化Ｌ２３１は実施の形態３の図５５で示す第１の態様を採用した実施の形態１のＩＧＢＴにおける最大遮断電流密度の変化を示している。また、スイッチング条件として、ＬＳ＝２．４７μＨ、動作温度４２３Ｋが設定されている。
図６１は、試作した耐圧が３３００Ｖクラスでの従来のＮバッファ構造（図４中の不純物プロファイルＰＲのＮバッファ層１５を有する構造）を有する第２種ダイオード(全体構造は図２と同様)と、図５７及び図５８で示した第３及び第４の態様を採用し、かつ、実施の形態１のＮバッファ層１５を有する構造とでのリカバリー動作時の遮断能力の安全動作領域ＳＯＡを示すグラフである。縦軸の電流密度ＪＡ(break)及びmaximum djA/dtはそれぞれリカバリー動作時の最大遮断電流密度（Ａ／ｃｍ２）と最大遮断dj/dt（×１０９Ａ／ｃｍ２ｓｅｃ）を示している。なお、横軸は電源電圧ＶＣＣである。
図６１において、電流密度変化Ｌ２４０は従来構造のＩＧＢＴにおける電流密度ＪＡのＶＣＣ（Ｖ）に対する変化を示しており、電力密度変化Ｌ２５０は従来構造の第２種ダイオードにおける最大遮断電流密度のＶＣＣに対する変化を示している。電流密度変化Ｌ２４１は実施の形態３の第３あるいは第４の態様を採用した実施の形態１の第２種ダイオードにおける電流密度ＪＣの変化を示しており、電力密度変化Ｌ２５１は実施の形態３の第３あるいは第４の態様を採用した実施の形態１の第２種ダイオードにおける最大遮断電流密度の変化を示している。また、スイッチング条件として、ＬＳ＝４．４７μＨ、動作温度４２３Ｋ、ｄＶ／ｄｔ＝６０００Ｖ／μｓが設定されている。
図６０及び図６１に示すように、実施の形態１のＮバッファ層１５を有し、終端領域Ｒ３のコレクタ側（カソード側）からのキャリア注入抑制するＩＧＢＴ（ダイオード）は、従来のＮバッファ層１５を有するＩＧＢＴ及びダイオードよりもターンオフ時の安全動作領域ＳＯＡが大幅に向上し、本発明の目的の１つであるターンオフ遮断能力のさらなる向上を実現する。
同様な効果は、同じような作用を示す図５６及び図５９でそれぞれ示す第２の態様（第１種ダイオード）及び第５の態様（第２種ダイオード）でも得られる。
また、第４及び第５の態様は、図１１及び図１２で示すような図１０(c) の第２種ダイオード構造で顕著化するＪＲvsＶＲ特性上の二次降伏発生ポイントを大電流密度領域へシフトさせ、また、二次降伏を小さくする効果が図５７で示す第３の態様よりも見込める。
上述した効果は、本発明のＮバッファ層１５を含んで構成される内蔵するＰＮＰバイポーラトランジスタの電流増幅率αpnpを小さくする効果に加え、中間領域Ｒ２や終端領域Ｒ３にかけて、上記ＰＮＰバイポーラトランジスタが存在しないことによっても、電流増幅率αpnpを小さくできる効果によるものである。加えて、上述した熱破壊抑制作用によっても上述した効果が期待できる。
なお、図６０及び図６１では、従来構造のＩＧＢＴやダイオードと比較したが、実施の形態１や実施の形態２のＩＧＢＴやダイオードと比較しても、実施の形態３の第１〜第５の態様の構造に起因して安全動作領域ＳＯＡが拡げる効果を有していることが容易に推測される。
上述したように、実施の形態３の第１の態様〜第４の態様（図５５〜図５８）は、中間領域Ｒ２及び終端領域Ｒ３において、ＩＧＢＴあるいはダイオードの電極領域（他方電極領域）として機能する活性層（Ｐコレクタ層１６、Ｎ＋カソード層１７，１９）を形成していない。具体的には、Ｎバッファ延長層１５ｅは実質的にＮバッファ層１５と同様であるため、第１，第２及び第４の態様は中間領域Ｒ２及び終端領域Ｒ３において実質的にはＮ−ドリフト層１４上に直接コレクタ電極２３Ｃあるいはカソード電極２３Ｋが形成された構造となる。
したがって、実施の形態３の第１の態様〜第４の態様は、中間領域Ｒ２及び終端領域Ｒ３においてＩＧＢＴあるいはダイオードが実質的に存在しない構造にすることにより、中間領域Ｒ２及び終端領域Ｒ３からのキャリア注入の抑制を図ることにより、上述した熱破壊抑制作用によってターンオフ遮断能力の向上を図ることができる。
なお、実施の形態３は、実施の形態１の構造を前提として説明したが、実施の形態２の構造を前提として上述した第１〜第５の態様を実現しても良い。また、中間領域Ｒ２及び終端領域Ｒ３における活性層に相当する構造を除き、図３４〜図５４で説明した製造方法を用いて実施の形態３の第１〜第５の構造を得ることができる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
すなわち、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
５Ａ アノード電極、５Ｅ エミッタ電極、７ Ｎ＋エミッタ層、８ Ｐ＋層、９ Ｐベース層、１０ Ｐアノード層、１１ Ｎ層、１２ ゲート絶縁膜、１３ 埋め込みゲート電極、１５ Ｎ−ドリフト層、１５ Ｎバッファ層、１５ｅ Ｎバッファ延長層、１６ Ｎ＋カソード層、１７，１９，１９ｘ Ｎ＋カソード層、１８，１８ｘ Ｐカソード層、２３Ｃ コレクタ電極，２３Ｋ カソード電極、２７，２７Ｇ，２７Ｄ，縦構造領域、２９ Ｎ補助層。

Claims (19)

  1. 一方主面及び他方主面を有し、第１の導電型のドリフト層（１４）を主要構成部として含む半導体基体と、
    前記半導体基体内において、前記ドリフト層に対し他方主面側に前記ドリフト層に隣接して形成される第１の導電型のバッファ層（１５）と、
    前記半導体基体の他方主面上に形成される、第１及び第２の導電型のうち少なくとも一つの導電型を有する活性層（１６，１７，１８，１９）と、
    前記半導体基体の一方主面上に形成される第１の電極（５Ｅ，５Ａ）と、
    前記活性層上に形成される第２の電極（２３Ｃ，２３Ｋ）とを備え、
    前記バッファ層の主要部において、一方主面から他方主面に向かう方向における濃度勾配δは、深さ量をＴＢ（μｍ）、不純物濃度をＣＢ（ｃｍ−３）とした変位により以下の式(1)で表され、
    Figure 2016120999
     前記濃度勾配δは｛０．０３≦δ≦０．７｝で規定される濃度勾配条件を満足することを特徴とする、
    半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記濃度勾配δは、｛０．０３≦δ≦０．２｝で規定される最適濃度勾配条件を満足することを特徴とする、
    半導体装置。
  3. 請求項１記載の半導体装置であって、
    前記バッファ層の第１の導電型の不純物のピーク濃度ＰＣは、｛２×１０１４（ｃｍ−３）≦ＰＣ≦１．０×１０１６（ｃｍ−３）｝で規定されるピーク不純物濃度条件を満足することを特徴とする、
    半導体装置。
  4. 請求項１記載の半導体装置であって、
    前記ドリフト層と前記バッファ層との接合部の前記第２の電極と前記活性層との接合面からの距離である形成深さｔＮＢ（μｍ）は、｛４．０≦ＪＤ≦５０．０（μｍ）｝で規定される形成深さ条件を満足することを特徴とする、
    半導体装置。
  5. 請求項１から請求項４のうち、いずれか１項に記載の半導体装置であって、
    前記半導体基体内において、前記バッファ層に対し他方主面側に前記バッファ層に隣接して形成される、第１の導電型のバッファ補助層（２９）をさらに備え、
    前記活性層は前記バッファ補助層上に形成され、
    前記バッファ補助層に関し、前記バッファ層との間における第１の導電型の不純物注入比率Ｔαは、前記バッファ層への第１の導電型の不純物注入量をＤｏｓｅ・ＮＢ１、前記バッファ補助層への第１の導電型の不純物注入量をＤｏｓｅ・ＮＢ２としたとき、以下の式(2)で表され、
    Figure 2016120999
     前記不純物注入比率Ｔαが｛０．３≦Ｔα＜１｝で規定される不純物注入比率条件を満足することを特徴とする、
    半導体装置。
  6. 一方主面及び他方主面を有し、第１の導電型のドリフト層（１４）を主要構成部として含む半導体基体と、
    前記半導体基体内において、前記ドリフト層に対し他方主面側に前記ドリフト層に隣接して形成される第１の導電型のバッファ層（１５）と、
    前記半導体基体の他方主面上に形成される、第１及び第２の導電型のうち少なくとも一つの導電性を有する活性層（１６，１７，１８，１９）と、
    前記半導体基体の一方主面上に形成される第１の電極（５Ｅ，５Ａ）と、
    前記活性層上に形成される第２の電極（２３Ｃ，２３Ｋ）とを備え、
    前記バッファ層における第１の導電型の不純物濃度のプロファイルは複数のピーク濃度値を有する複数ピークプロファイルを呈し、一方主面から他方主面に向かう方向における前記複数のピーク濃度値に基づき想定される仮想濃度勾配Ｐδは、深さ量をＰＴＢ（μｍ）、不純物濃度をＰＣＢ（ｃｍ−３）としたとき、以下の式(3)で表され、
    Figure 2016120999
     前記仮想濃度勾配Ｐδが｛０．０３≦Ｐδ≦０．７｝で規定される仮想濃度勾配条件を満足することを特徴とする、
    半導体装置。
  7. 請求項６記載の半導体装置であって、
    前記複数ピークプロファイルは、前記複数のピーク濃度値間における谷の領域において、他方主面から一方主面に向けて不純物濃度が低くなる濃度傾斜を有している、
    半導体装置。
  8. 請求項７記載の半導体装置であって、
    前記複数ピークプロファイルにおいて、第１の導電型の不純物濃度の最小値は前記ドリフト層の第１の導電型の不純物濃度よりも高く設定される、
    半導体装置。
  9. 請求項６から請求項８のうち、いずれか１項に記載の半導体装置であって、
    前記バッファ層の前記複数ピークプロファイルにおいて、第１の導電型の不純物のピーク濃度ＰＣは、｛２×１０１４（ｃｍ−３）≦ＰＣ≦１．０×１０１６（ｃｍ−３）｝で規定されるピーク不純物濃度条件を満足することを特徴とする、
    半導体装置。
  10. 請求項６から請求項８のうち、いずれか１項に記載の半導体装置であって、
    前記ドリフト層と前記バッファ層との接合部の前記第２の電極と前記活性層との接合面からの距離である形成深さｔＮＢ（μｍ）は、｛４．０≦ＪＤ≦５０．０｝で規定される形成深さ条件を満足することを特徴とする、
    半導体装置。
  11. 請求項６から請求項８のうち、いずれか１項に記載の半導体装置であって、
    前記半導体基体内において、前記バッファ層に対し他方主面側に前記バッファ層に隣接して形成される、第１の導電型のバッファ補助層（２９）をさらに備え、
    前記活性層は前記バッファ補助層上に形成され、
    前記バッファ補助層に関し、前記バッファ層との間における第１の導電型の不純物注入比率ＰＴαは、前記バッファ層への第１の導電型のトータルの不純物注入量をＤｏｓｅ・ＮＢ３、前記バッファ補助層の第１の導電型の不純物注入量をＤｏｓｅ・ＮＢ４としたとき、以下の式(4)で表され、
    Figure 2016120999
     前記不純物注入比率ＰＴαは｛０．３≦ＰＴα＜１｝で規定される不純物注入比率条件を満足することを特徴とする、
    半導体装置。
  12. 請求項１から請求項３及び請求項６から請求項８のうち、いずれか１項に記載の半導体装置であって、
    前記ドリフト層内の一方主面側に第１の導電型の絶縁ゲート型のトランジスタ形成領域（７，９，１１，１２，１３）を有し、
    前記活性層（１６）は第２の導電型を呈し、
    前記半導体装置は、
    前記トランジスタ形成領域、前記バッファ層、前記活性層、並びに前記第１及び第２の電極によりＩＧＢＴが形成される素子形成領域（Ｒ１）と、
    前記素子形成領域に隣接して耐圧保持用に設けられる周辺領域（Ｒ２，Ｒ３）とを有する、
    半導体装置。
  13. 請求項１２記載の半導体装置であって、
    前記活性層は前記素子形成領域のみに形成され、
    前記周辺領域において前記バッファ層上に前記第２の電極が設けられる、
    半導体装置。
  14. 請求項１から請求項３及び請求項６から請求項８のうち、いずれか１項に記載の半導体装置であって、
    前記ドリフト層内の一方主面側に第２の導電型の一方電極領域（１０）を有し、
    前記活性層（１７）は第１の導電型を呈し、第１の導電型の不純物濃度が前記バッファ層より高く設定され、前記活性層が他方電極領域として機能し、
    前記半導体装置は、
    前記一方電極領域、前記バッファ層、前記活性層、並びに前記第１及び第２の電極によりダイオードが形成される素子形成領域（Ｒ１）と、
    前記素子形成領域に隣接して耐圧保持用に設けられる周辺領域（Ｒ２，Ｒ３）とを有する、
    半導体装置。
  15. 請求項１４記載の半導体装置であって、
    前記活性層は前記素子形成領域のみに形成され、
    前記周辺領域において前記バッファ層上に前記第２の電極が設けられる、
    半導体装置。
  16. 請求項１から請求項３及び請求項６から請求項８のうち、いずれか１項に記載の半導体装置であって、
    前記ドリフト層内の一方主面側に第２の導電型の一方電極領域（１０）を有し、
    前記活性層は第１の導電型の第１の部分活性層（１９）と、第２の導電型の第２の部分活性層（１８）とを含み、前記第１の部分活性層の第１の不純物濃度は前記バッファ層より高く設定され、前記第１の部分活性層が他方電極領域として機能し、
    前記半導体装置は、
    前記一方電極領域、前記バッファ層、前記第１及び第２の部分活性層、並びに前記第１及び第２の電極によりダイオードが形成される素子形成領域（Ｒ１）と、
    前記素子形成領域に隣接して耐圧保持用に設けられる周辺領域（Ｒ２，Ｒ３）とを有する、
    半導体装置。
  17. 請求項１６記載の半導体装置であって、
    前記素子形成領域において前記第１及び第２の部分活性層が形成され、
    前記周辺領域において前記第２の部分活性層のみが形成される、
    半導体装置。
  18. 請求項１６記載の半導体装置であって、
    前記第１及び第２の部分活性層は前記素子形成領域のみに形成され、
    前記周辺領域において前記バッファ層上に前記第２の電極が設けられる、
    半導体装置。
  19. 請求項１６記載の半導体装置であって、
    前記素子形成領域において前記第１及び第２の部分活性層が形成され、
    前記周辺領域において前記第１の部分活性層のみが形成される、
    半導体装置。
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