WO2021039709A1 - 通信装置 - Google Patents

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WO2021039709A1
WO2021039709A1 PCT/JP2020/031820 JP2020031820W WO2021039709A1 WO 2021039709 A1 WO2021039709 A1 WO 2021039709A1 JP 2020031820 W JP2020031820 W JP 2020031820W WO 2021039709 A1 WO2021039709 A1 WO 2021039709A1
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WO
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voltage
control
circuit
transistor
edge
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PCT/JP2020/031820
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English (en)
French (fr)
Inventor
良充 本多
進介 粂
Original Assignee
株式会社デンソー
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Publication date
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/12—Shaping pulses by steepening leading or trailing edges
    • H—ELECTRICITY
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information

Definitions

  • the present disclosure relates to a communication device used in a communication system in which another communication device transmits data in synchronization with the communication of any one of a plurality of communication devices that transmit and receive data via a transmission line.
  • CXPI Clock Extension Peripheral Interface
  • Patent Document 1 in such communication, when the superior signal level on the transmission line is set as the superior level and the inferior signal level is set as the inferior level, the signal level of the transmission line is changed from the inferior level to the superior level. A technique for speeding up the operation of the driver circuit at that time is disclosed.
  • the delay time from the edge of the clock generated by the master to the time when the signal level of the transmission line is changed from the inferior level to the superior level is as short as possible because the communication protocol must be satisfied. ..
  • a noise countermeasure there is a demand for inserting a filter circuit in front of the receive buffer. However, if a filter circuit is inserted, the delay time becomes long due to the influence thereof, and there is a possibility that the communication protocol cannot be satisfied.
  • the purpose of the present disclosure is to provide a communication device capable of shortening the delay time.
  • the communication device is used in a communication system in which another communication device transmits data in synchronization with the communication of any one of a plurality of communication devices that transmit and receive data via a transmission line.
  • It is a communication device, and includes an edge detection circuit, a switching element, a drive circuit, and a control circuit.
  • the superior signal level on the transmission line is defined as the superior level
  • the inferior signal level is defined as the inferior level.
  • the edge detection circuit detects an edge in which the signal level of the transmission line changes from a low level to a high level. By turning on the switching element, the signal level of the transmission line can be set to a superior level.
  • the drive circuit drives the switching element.
  • the control circuit controls the operation of the drive circuit, and when an edge is detected by the edge detection circuit, gives an on command to the drive circuit to command the on drive of the switching element.
  • the drive circuit or the control circuit is provided with a delay shortening unit that shortens the delay time required from the edge at which the signal level of the transmission line changes from the inferior level to the superior level to the time when the switching element is turned on. .. Therefore, according to the above configuration, the delay time can be shortened, and the communication protocol can be sufficiently satisfied even when the filter circuit is inserted in front of the receive buffer.
  • the delay shortening unit is provided in the drive circuit.
  • the control voltage which is the voltage of the control terminal of the switching element
  • the threshold voltage at which the switching element is turned on during the period including the start time of the on period in which the drive circuit drives the switching element on.
  • the delay time is shortened by controlling the voltage so that the voltage rises to the first voltage, which is lower by a predetermined value.
  • the control voltage of the switching element rises relatively slowly with a constant slope throughout the on period. Therefore, in the above-mentioned conventional configuration, it takes a relatively long time for the control voltage to reach the threshold voltage and the switching element is turned on, and as a result, the delay time due to the operation of the drive circuit is long. It may be long.
  • the control voltage of the switching element rises to the first voltage at one time relatively steeply during the period including the start time of the on period.
  • the constant current control in one aspect of the present disclosure is performed, or the voltage control in one aspect of the present disclosure.
  • the control voltage reaches the threshold voltage and the switching element is turned on.
  • the turn-on time of the switching element that is, the delay time due to the operation of the drive circuit is shortened by at least the amount that the control voltage is raised to the first voltage at once as compared with the conventional configuration described above. Will be done.
  • the drive circuit provided with the delay shortening unit supplies a constant current to the control terminal of the switching element after the control voltage rises to the first voltage by performing voltage control. Perform constant current control.
  • the control voltage of the switching element rises to the first voltage, it rises relatively gently with a constant slope and reaches the threshold voltage.
  • the control voltage rises sharply and reaches the threshold voltage to turn on the switching element, there is a concern that the emission due to the turning on operation may deteriorate.
  • the control voltage rises relatively slowly and reaches the threshold voltage to turn on the switching element, the risk of such deterioration of emissions is reduced.
  • FIG. 1 is a diagram schematically showing a configuration of a communication system according to the first embodiment.
  • FIG. 2 is a diagram schematically showing the configuration of the communication device according to the first embodiment.
  • FIG. 3 is a diagram schematically showing a specific configuration of the receiver circuit according to the first embodiment.
  • FIG. 4 is a diagram schematically showing a specific configuration of the driver circuit according to the first embodiment.
  • FIG. 5 is a diagram for explaining the operation of the communication device according to the first embodiment, and is a timing chart schematically showing a transmission signal, a bus waveform, and a gate voltage.
  • FIG. 6 is a diagram schematically showing a specific configuration of the driver circuit according to the second embodiment.
  • FIG. 7 is a diagram schematically showing a specific configuration of the driver circuit according to the third embodiment.
  • FIG. 8 is a diagram for explaining the operation of the communication device according to the third embodiment, and is a timing chart schematically showing a transmission signal, a bus waveform, and a gate voltage.
  • FIG. 9 is a diagram schematically showing the configuration of the communication device according to the fourth embodiment.
  • FIG. 10 is a timing chart schematically showing the count values of each signal and the addition / subtraction counter in the control circuit according to the fourth embodiment.
  • FIG. 11 is a diagram schematically showing a specific configuration of the driver circuit according to the fifth embodiment.
  • FIG. 12 is a diagram schematically showing a specific configuration of the control circuit according to the fifth embodiment.
  • FIG. 13 is a diagram for explaining the operation of the communication device according to the fifth embodiment, and is a timing chart schematically showing a transmission signal, a bus waveform, and a gate voltage.
  • FIG. 14 is a diagram for explaining an operation when the bus according to the sixth embodiment is stuck at a high level, and is a timing chart schematically showing a transmission signal, a bus waveform, a count value, and an operating state of a control circuit. Is.
  • the communication system 1 shown in FIG. 1 is used, for example, for control communication between a plurality of electronic control devices mounted on a vehicle.
  • the communication system 1 has a configuration in which a plurality of communication devices 2a, 2b, and 2c are connected via a bus 3 corresponding to a transmission line.
  • the communication devices 2a, 2b, and 2c will be collectively referred to as the communication device 2 when it is not necessary to distinguish them from each other.
  • the communication system 1 includes three communication devices 2, it may include two communication devices 2 or four or more communication devices 2.
  • the plurality of communication devices 2 are configured as semiconductor integrated circuits, that is, ICs, and transmit and receive data via the bus 3.
  • any one of the plurality of communication devices 2, specifically the communication device 2a is synchronized with the communication of the other communication devices 2b and 2c to perform transmission.
  • the communication device 2a is also referred to as a master 2m
  • the communication devices 2b and 2c are also referred to as a slave 2s.
  • CXPI communication data transmission / reception is executed by CXPI communication.
  • the master 2m supplies the clock to the slave 2s via the bus 3, and the slave 2s executes communication synchronized with the clock supplied via the bus 3.
  • the bus 3 is configured so that when a high-level signal and a low-level signal are simultaneously output from different communication devices 2, the signal level on the bus 3 becomes low-level, and this function is used. Bus arbitration is realized. That is, in this case, the low level signal corresponds to the superior level which is the dominant signal level on the bus 3, and the high level signal corresponds to the inferior level which is the inferior signal level on the bus 3.
  • a pulse width modulated signal that is, a PWM signal, in which the signal level changes from high level to low level at the boundary of bits and the signal level changes from low level to high level in the middle of the bits, is used as the transmission line code.
  • the binary signal is represented by two types of PWM signals having different duty ratios.
  • the one with a relatively short low-level period is referred to as a recessive code
  • the one with a relatively long low-level period is referred to as a dominant code.
  • the recessive code is set so that the first 1/3 period of 1 bit becomes the low level and the subsequent 2/3 period becomes the high level.
  • the dominant code is set so that the first 2/3 period of 1 bit becomes the low level and the subsequent 1/3 period becomes the high level. For this reason, when the recessive code and the dominant code collide on the bus 3, the dominant code wins the arbitration.
  • the master 2m and the slave 2s have substantially the same configuration, although some configurations such as the presence or absence of a configuration for supplying a clock are different. That is, as shown in FIG. 2, the communication device 2 includes a driver circuit 4, a receiver circuit 5, and a control circuit 6. A transmission signal TX output from the control circuit 6 is given to the driver circuit 4.
  • the driver circuit 4 transmits data according to the transmission signal TX via the bus 3.
  • the receiver circuit 5 receives the data transmitted via the bus 3 and outputs the received signal RX to the control circuit 6.
  • the control circuit 6 is configured as a logic circuit, generates a transmission signal TX, and outputs the transmission signal TX to the driver circuit 4. Further, the control circuit 6 inputs the received signal RX output from the receiver circuit 5, and executes a predetermined process based on the input received signal RX.
  • the receiver circuit 5 includes a filter circuit 7 and a comparator 8.
  • the signal of the bus 3 is given to the non-inverting input terminal of the comparator 8 via the filter circuit 7.
  • the filter circuit 7 is, for example, a low-pass filter, that is, an LPF or the like, and is inserted as a noise countermeasure.
  • the output signal of the filter circuit 7 is a signal in which noise is removed and a delay corresponding to the time constant of the filter circuit 7 is generated with respect to the signal of the bus 3.
  • a threshold signal Sa is given to the inverting input terminal of the comparator 8.
  • the threshold signal Sa is a signal corresponding to the threshold Th for detecting an edge in which the signal level of the bus 3 changes from a high level to a low level.
  • an edge is also referred to as a boundary edge.
  • the comparator 8 outputs a high-level signal when the signal level of the bus 3 is higher than the threshold Th, and outputs a low-level signal when the signal level of the bus 3 is lower than the threshold Th. It is designed to do.
  • the output signal of the comparator 8 is given to the control circuit 6 as the above-mentioned received signal RX.
  • the receiver circuit 5 having the above configuration can detect an edge at which the signal level of the bus 3 changes from a high level to a low level, that is, a boundary edge. Specifically, the receiver circuit 5 can detect the boundary edge when the received signal RX, which is the output signal of the comparator 8, changes from the high level to the low level. As described above, in the present embodiment, the receiver circuit 5 has a function as an edge detection circuit.
  • the driver circuit 4 has an open-drain output circuit configuration so as to enable the bus arbitration described above, and the transistors Q1, diodes D1, D2, and resistors R1 constituting the output stage thereof. And a drive circuit 9.
  • the cathode of the diode D1 is connected to the bus 3.
  • the anode of the diode D1 is connected to the power supply line L1 to which the power supply voltage Va is supplied via the pull-up resistor R1.
  • the power supply voltage Va is a + B system power supply voltage generated from the power supply + B of the battery mounted on the vehicle.
  • Transistor Q1 is an N-channel type MOS transistor, and its drain is connected to bus 3 via a diode D2 in the opposite direction.
  • the source of the transistor Q1 is connected to the ground which is the reference potential (0V) of the circuit.
  • the transistor Q1 functions as a switching element capable of setting the signal level of the bus 3 to a low level (0V) by turning it on.
  • the drive circuit 9 drives the transistor Q1 based on the transmission signal TX given from the control circuit 6. In other words, the operation of the drive circuit 9 is controlled by the control circuit 6.
  • the drive circuit 9 includes transistors Q2 to Q5, diodes D3, current sources 10 to 12, capacitors C1 and C2, resistors R2, and a gate driver 13.
  • the transistor Q2 is an N-channel type MOS transistor, and a transmission signal TX is given to the gate thereof.
  • the source of transistor Q2 is connected to ground and its drain is connected to node N1.
  • the transistor Q3 is an N-channel type MOS transistor, and its source is connected to the ground via the diode D3 in the forward direction.
  • the transistor Q3 is connected to a so-called diode, and its gate and drain are commonly connected and connected to the node N1.
  • the current source 10 is connected between the power supply line L2 to which the power supply voltage Vb is supplied and the node N1.
  • the power supply voltage Vb is a power supply voltage of a system different from the power supply voltage of the + B system such as a 5V power supply system.
  • the power supply voltage Vb may be a + B system power supply voltage.
  • the transistor Q4 is an NPN type bipolar transistor, and its base is connected to the node N1.
  • the collector of the transistor Q4 is connected to the power line L2, and its emitter is connected to the node N2.
  • the transistor Q5 is a P-channel type MOS transistor, and a transmission signal TX is given to the gate thereof.
  • the source of the transistor Q5 is connected to the power supply line L2, and its drain is connected to the node N2 via the current source 11.
  • the current source 12 is connected between the node N2 and the ground.
  • the gate driver 13 functions as a mere buffer, its input terminal is connected to the node N2, and its output terminal is connected to the gate of the transistor Q1.
  • the gate of the transistor Q1 corresponds to the control terminal of the switching element, and the gate voltage corresponds to the control voltage.
  • the transmission signal TX output from the control circuit 6 is a binary signal, and is an off command that commands the off drive of the transistor Q1 at a high level and an on command that commands the on drive of the transistor Q1 at a low level. ..
  • the high level of the transmission signal TX is a voltage value at which the transistor Q2 can be turned on and the transistor Q5 can be turned off, and is, for example, a voltage value equivalent to the power supply voltage Vb.
  • the low level of the transmission signal TX is a voltage value at which the transistor Q2 can be turned off and the transistor Q5 can be turned on, and is, for example, 0 V.
  • the master 2m In CXPI communication, the master 2m always outputs a recessive code, which is the clock described above.
  • the slave 2s operates in synchronization with this clock. Specifically, the slave 2s operates in synchronization with the timing at which the boundary edge is detected by the receiver circuit 5 as described above, that is, the timing at which the falling edge of the clock is detected.
  • the control circuit 6 gives a low-level transmission signal TX to the drive circuit 9 when the boundary edge is detected. Then, the drive circuit 9 drives the transistor Q1 on when a low-level transmission signal TX is given.
  • the gate voltage of the transistor Q1 reaches the threshold voltage Vt (Q1) from the boundary edge, which is the timing when the signal level on the bus 3 changes from the high level to the low level, that is, the falling timing of the clock, and the transistor Q1
  • a delay time which is the time it takes to turn on. This delay time is determined by the delay in the filter circuit 7, the delay in the comparator 8, the logic delay in the control circuit 6, the delay associated with the circuit operation of the driver circuit 4, and the like.
  • Such a delay time needs to satisfy the time specified by the communication protocol of CXPI (for example, 0.11 Tbit). Note that 1 Tbit is the baud rate cycle of the bus.
  • the communication device 2 of the present embodiment is provided with a delay shortening unit 14 for shortening such a delay time.
  • the delay shortening unit 14 is composed of the transistors Q2, Q3, Q4, the diode D3, and the current source 10 of the drive circuit 9. That is, in the present embodiment, the delay shortening unit 14 is provided in the drive circuit 9.
  • the transistor Q3 used has a threshold voltage Vt (Q3) lower than the threshold voltage Vt (Q1) at which the transistor Q1 turns on by a predetermined value ⁇ . That is, the relationship between the threshold voltage Vt (Q3) and the threshold voltage Vt (Q1) is expressed by the following equation (2).
  • Vt (Q3) Vt (Q1) - ⁇ (2)
  • the gate voltage of the transistor Q1 is set to a predetermined value ⁇ rather than the threshold voltage Vt (Q1) during the period including the start time of the on period in which the drive circuit 9 drives the transistor Q1 on.
  • the delay time is shortened by controlling the voltage so that the threshold voltage Vt (Q3) rises to a lower threshold voltage.
  • the threshold voltage Vt (Q3) corresponds to the first voltage V1.
  • the gate voltage of the transistor Q1 rises to the threshold voltage Vt (Q3) due to the voltage control described above, and then is constant at the gate of the transistor Q1. It is designed to perform constant current control to supply the current of.
  • the transmission signal TX in the master 2m is referred to as a transmission signal TXM
  • the transmission signal TX in the slave 2s is referred to as a transmission signal TXS
  • the gate voltage of the transistor Q1 is referred to as Vg
  • the threshold voltage Vt of the transistor Q1 ( Q1) is called Vt.
  • the low level is referred to as “L”
  • the high level is referred to as “H” for the binary signal.
  • the time point t1 when the transmission signal TXM changes from the high level to the low level is the falling edge of the clock, which corresponds to the boundary edge.
  • the transmission signal TXS is at a high level.
  • the drive circuit 9 drives the transistor Q1 off. The operation of each part during the off period in which the drive circuit 9 drives the transistor Q1 off is as follows.
  • the transistor Q2 since the transmission signal TXS is at a high level, the transistor Q2 is turned on and the transistor Q5 is turned off. Since the transistor Q5 is turned off, the current of the current source 12 discharges the gate-source capacitance of the transistor Q1, so that the gate voltage Vg is lowered and the transistor Q1 is turned off. Therefore, the signal level of the bus 3 is maintained at a high level during the period before the time point t1. Further, since the transistor Q2 is turned on, the transistors Q3 and Q4 are turned off. Therefore, the delay shortening unit 14 has no effect on the voltage VN2 of the node N2 and thus the gate voltage Vg of the transistor Q1.
  • the boundary edge is detected by the receiver circuit 5 at the time t2 when the signal level of the bus 3 decreases and reaches the threshold value Th after the transmission signal TXM changes to the low level at the time point t1.
  • the time from the time point t1 to the time point t2 includes a delay related to the signal output on the master 2m side, a delay time due to the filter circuit 7 and the comparator 8.
  • the control circuit 6 shifts the transmission signal TXS from the high level to the low level.
  • the time from the time point t2 to the time point t3 when the transmission signal TXS turns to the low level includes a logic delay due to the control circuit 6.
  • the transmission signal TXS becomes a low level.
  • the drive circuit 9 drives the transistor Q1 on.
  • the emitter voltage of the transistor Q4 that is, the voltage VN2 of the node N2 becomes the voltage represented by the following equation (4).
  • the base-emitter voltage Vbe of the transistor Q4 is about the same as the forward voltage Vf of the diode D3.
  • the gate voltage Vg of the transistor Q1 is the same voltage as the voltage VN2. Therefore, the gate voltage Vg of the transistor Q1 sharply rises from 0V to "Vt- ⁇ " at the time point t4 when a short time has passed from the time point t3.
  • the time from the time point t3 to the time point t4 includes a delay time associated with the operation of each transistor.
  • the gate voltage Vg of the transistor Q1 rises relatively gently with a constant slope from the time point t5 when a short time has passed from the time point t4.
  • the slope of the increase in the gate voltage Vg at this time is determined by the current values I1 and I2 of the current sources 11 and 12 and the capacitance values of the capacitors C1 and C2. Then, at the time t6 when the gate voltage Vg of the transistor Q1 reaches the threshold voltage Vt, the transistor Q1 is turned on.
  • the communication device 2 of the present embodiment includes a delay shortening unit 14 that shortens the delay time required from the boundary edge to the time when the transistor Q1 is turned on. According to such a configuration, the delay time can be shortened, and even in the case where the filter circuit 7 is inserted in front of the receiver circuit 5 as in the configuration of the present embodiment, the communication protocol is sufficient. Can be satisfied.
  • the delay shortening unit 14 is provided in the drive circuit 9 of the driver circuit 4, and the gate voltage of the transistor Q1 is set during the period including the start time of the on period in which the drive circuit 9 drives the transistor Q1 on.
  • the delay time is shortened by performing voltage control so as to rise to the first voltage V1 which is lower than the threshold voltage Vt by a predetermined value ⁇ .
  • the effect of shortening the delay time according to the present embodiment will be described with reference to a comparative example corresponding to a conventional configuration in which the transistor Q1 is driven on by a constant current drive throughout the on period.
  • the gate voltage of the transistor Q1 is relatively gentle with a constant slope from the vicinity of the time point t6 after the time point t4 when the gate voltage starts to rise in the present embodiment.
  • the comparison is made until the gate voltage reaches the threshold voltage Vt and the transistor Q1 turns on. It will take a long time.
  • the delay time due to the operation of the drive circuit 9 is the time from the time point t1 to the time point t7, which is longer than the time from the time point t1 to the time point t6 which is the delay time in the present embodiment.
  • the gate voltage of the transistor Q1 rises relatively steeply to the first voltage V1 at once during the period including the start time of the on period.
  • the constant current control is performed so that the gate voltage reaches the threshold voltage Vt and the transistor Q1 Turn on.
  • the gate voltage of the transistor Q1 is raised to the first voltage V1 at a time, which is caused by the turn-on time of the transistor Q1, that is, the operation of the drive circuit 9. The delay time is reduced.
  • the drive circuit 9 of the present embodiment is a constant current control that supplies a constant current to the gate of the transistor Q1 after the gate voltage of the transistor Q1 rises to the first voltage V1 by performing the voltage control as described above. I do.
  • the gate voltage of the transistor Q1 rises to the first voltage V1 and then rises relatively gently with a constant slope to reach the threshold voltage Vt.
  • the gate voltage rises sharply and reaches the threshold voltage Vt and the transistor Q1 is turned on, there is a concern that the emission may deteriorate due to the turning on operation.
  • the gate voltage rises relatively slowly to reach the threshold voltage Vt, and the transistor Q1 is turned on. Therefore, according to the present embodiment, it is possible to reduce the risk of such deterioration of emissions while shortening the delay time caused by the operation of the drive circuit 9.
  • the delay shortening unit 14 of the first embodiment is configured to indirectly control the gate voltage of the transistor Q1 by controlling the voltage of the node N2, that is, the input terminal of the gate driver 13.
  • the delay shortening unit may have a configuration that directly controls the gate voltage of the transistor Q1.
  • the driver circuit 21 of this embodiment has a configuration as shown in FIG. That is, the driver circuit 21 of the present embodiment is different from the driver circuit 4 of the first embodiment shown in FIG. 4 in that the drive circuit 22 is provided in place of the drive circuit 9.
  • the drive circuit 22 has the same configuration as the drive circuit 9, but the connection destination of the emitter of the transistor Q4 is different.
  • the emitter of the transistor Q4 is connected not to the node N2 but to the output terminal of the gate driver 13, that is, the gate of the transistor Q1.
  • the delay shortening unit 23 is composed of the transistors Q2, Q3, Q4, the diode D3, and the current source 10 of the drive circuit 22. As described above, the delay shortening unit 23 of the present embodiment is configured to directly control the gate voltage of the transistor Q1.
  • the gate voltage of the transistor Q1 is set to the threshold voltage Vt (Q1) during the period including the start time of the on period in which the drive circuit 22 drives the transistor Q1 on, as in the first embodiment. ), It is possible to control the voltage so that the voltage rises to the threshold voltage Vt (Q3), which is lower than the predetermined value ⁇ . Therefore, also in this embodiment, the delay time can be shortened as in the first embodiment.
  • the driver circuit 31 of the present embodiment has a diode D21 added to the driver circuit 4 of the first embodiment shown in FIG. 4, and the drive circuit 32 is replaced with the drive circuit 9. It is different in that it has.
  • the anode of the diode D21 is connected to the bus 3, and its cathode is connected to the anode of the diode D2. That is, in this case, the drain of the transistor Q1 is connected to the bus 3 via the two diodes D2 and D21 in opposite directions. It is assumed that such a diode D21 is provided only in the slave 2s and not in the master 2m. That is, in the master 2m, it is assumed that the drain of the transistor Q1 is connected to the bus 3 via one diode D2 in the opposite direction as in the driver circuit 4 of the first embodiment.
  • the drive circuit 32 is different from the drive circuit 9 in that the switches S21, the filter circuit 33, and the diodes D22 and D23 are provided in place of the transistors Q2 to Q5, the current sources 10, 11 and the diode D3.
  • the switch S21 opens and closes between the power supply line L2 and the node N2, and its on / off is controlled by the transmission signal TX bar which is an inverted signal of the transmission signal TX.
  • the transmission signal TX bar is indicated by adding “-” above the TX.
  • the switch S21 is turned on when the transmission signal TX bar is at a high level and is turned off when the transmission signal TX bar is at a low level.
  • one terminal of the switch S21 is connected to the power supply line L2, and the other terminal is connected to the input terminal of the filter circuit 33.
  • the filter circuit 33 is, for example, a CR filter composed of a resistor and a capacitor.
  • the output terminal of the filter circuit 33 is connected to the node N2 via the diodes D22 and D23 in the forward direction.
  • the switch S21 can be configured by using a semiconductor switching element such as a MOS transistor.
  • the delay shortening unit 34 is composed of the switch S21, the filter circuit 33, and the diodes D22 and D23. That is, the delay shortening unit 34 is provided in the drive circuit 32.
  • the power supply voltage Vb is a voltage sufficiently higher than the threshold voltage Vt of the transistor Q1.
  • the drive circuit 32 provided with the delay shortening unit 34 performs voltage control so that the gate voltage of the transistor Q1 rises to a second voltage V2 higher than the threshold voltage Vt.
  • the delay shortening unit 34 includes a filter circuit 33 interposed in series with the supply path of the second voltage V2 to the gate of the transistor Q1.
  • the operation of each part during the off period in which the drive circuit 32 drives the transistor Q1 off is as follows. That is, since the transmission signal TXS is at a high level, the switch S21 is turned off. As a result, the gate-source capacitance of the transistor Q1 is discharged by the current of the current source 12, so that the gate voltage Vg drops and the transistor Q1 is turned off.
  • each part during the ON period in which the drive circuit 32 drives the transistor Q1 on is as follows. That is, since the transmission signal TXS is at a low level, the switch S21 is turned on. Since the switch S21 is on, the second voltage V2 is supplied to the node N2 and eventually to the gate of the transistor Q1.
  • the voltage VN2 of the node N2, and thus the gate voltage Vg of the transistor Q1 has a relatively steep slope from the time t31 when a short time has passed from the time t3 when the transmission signal TXS turns to the low level, and the voltage from 0V to the second voltage. It rises toward V2.
  • the filter circuit 33 is interposed in series in the supply path of the second voltage V2 with respect to the gate of the transistor Q1. Therefore, the waveform of the gate voltage Vg of the transistor Q1 becomes a slightly dull waveform due to the action of the filter circuit 33. Then, at the time t32 when the gate voltage Vg of the transistor Q1 reaches the threshold voltage Vt, the transistor Q1 is turned on.
  • the present embodiment described above also includes the delay shortening unit 34 that shortens the delay time required from the boundary edge to the time when the transistor Q1 is turned on, the same effect as that of the first embodiment can be obtained. Further, in this case, the delay shortening unit 34 performs voltage control so that the gate voltage of the transistor Q1 rises to a second voltage V2 higher than the threshold voltage Vt throughout the on period of driving the transistor Q1 on. .. Therefore, according to the present embodiment, the delay time due to the operation of the drive circuit 32 can be shortened as compared with the first embodiment as well as the comparative example.
  • the slope of the increase in the gate voltage when reaching the threshold voltage Vt becomes steeper than in the configuration of the first embodiment, so there is a concern that the emission may deteriorate.
  • the waveform of the gate voltage of the transistor Q1 is slightly dull due to the action of the filter circuit 33 interposed in the supply path of the second voltage V2 with respect to the gate of the transistor Q1. Therefore, in the present embodiment, the slope of the increase in the gate voltage when reaching the threshold voltage Vt becomes slightly gentle, and the risk of deterioration of emissions is reduced.
  • the gate voltage of the transistor Q1 in the output stage rises relatively steeply, and the transistor Q1 turns on relatively steeply. Therefore, there is a possibility that a current is drawn from the master 2m to the slave 2s through the bus 3. Specifically, a current may be drawn from the power supply line L1 to which the power supply voltage Va of the master 2 m is supplied to the slave 2s via the resistor R1, the diode D1 and the bus 3. Such a current leads to deterioration of emissions.
  • the drain of the transistor Q1 in the output stage is connected to the bus 3 via the two diodes D2 and D21 in opposite directions. ing.
  • the drain of the transistor Q1 in the output stage is connected to the bus 3 via one diode D2 in the opposite direction. Therefore, the output terminal of the slave 2s has a higher voltage than the output terminal of the master 2m by the forward voltage Vf of the diode D21.
  • the transistor Q1 of the driver circuit 31 of the slave 2s is suddenly turned on, the current from the power supply line L1 of the master 2m does not flow to the slave 2s side and passes through the transistor Q1 of the output stage of the master 2m. Flows to the ground.
  • the possibility that the current is drawn from the master 2m to the slave 2s is suppressed to a low level, so that the risk of deterioration of emissions due to this is reduced.
  • the gate voltage of the transistor Q1 rises relatively slowly and the transistor Q1 turns on relatively slowly as compared with the configuration of the present embodiment. Therefore, from the master 2m. It is unlikely that current will be drawn into the slave 2s.
  • the configuration of the first embodiment as in the configuration of the present embodiment, if the drain of the transistor Q1 is connected to the bus 3 via the two diodes D2 and D21 in opposite directions, the master 2m to the slave The possibility that the current is drawn into the 2s can be further reduced, and the risk of deterioration of emissions due to this can be further reduced.
  • the communication device 41 of the present embodiment includes a receiver circuit 42 instead of the receiver circuit 5 with respect to the communication device 2 of the first embodiment, and a control circuit instead of the control circuit 6. It is different in that it has 43.
  • the receiver circuit 42 is different from the receiver circuit 5 shown in FIG. 3 in that the filter circuit 7 is omitted. In this case, the signal of the bus 3 is directly given to the non-inverting input terminal of the comparator 8.
  • the control circuit 43 has functions as a determination unit 44 and a noise detection unit 45.
  • the determination unit 44 determines the code transmitted via the bus 3 by sampling the signal of the bus 3 at a predetermined sampling timing.
  • the noise detection unit 45 detects the signal level of the bus 3 and detects the noise superimposed on the bus 3 based on the detection result. Specifically, each of these functions is realized as follows.
  • the control circuit 43 includes a digital filter circuit including an addition / subtraction counter that adds or subtracts based on the level of the received signal RX which is the output signal of the comparator 8.
  • the addition / subtraction counter adds when the signal RX1 obtained by passing the received signal RX through the double matching filter included in the digital filter circuit is at a high level, and subtracts when the signal RX1 is at a low level. I do.
  • the count value ct of the addition / subtraction counter is added when the signal RX1 is at a high level and is subtracted when the signal RX1 is at a low level.
  • the signal RX2 corresponding to the received signal RX is generated based on the count value ct of such an addition / subtraction counter.
  • the signal RX2 is a signal that turns to a low level when the count value ct reaches the lower limit value and turns to a high level when the count value ct reaches the upper limit value.
  • the determination unit 44 determines the code transmitted via the bus 3 by sampling the signal RX2 generated in this way at a predetermined sampling timing.
  • the sampling timing this time is determined according to the time obtained by adding a predetermined specified time corresponding to 6% of the bit rate to the previous Lo width.
  • the sampling timing of this time is the time when the time obtained by adding the specified time to the previous Lo width elapses from the time of falling of the signal RX2 this time.
  • addition / subtraction counter when noise is not superimposed on the bus 3, once subtraction is started, subtraction is continuously performed for a predetermined period thereafter, and once addition is started, after that. The addition is continuously performed for the predetermined period of.
  • chattering occurs in the output of the comparator 8 due to noise superimposed on the bus 3 and the level of the received signal RX fluctuates, the addition / subtraction counter repeats addition and subtraction.
  • the noise detection unit 45 determines that noise is superimposed on the bus 3 when the addition and subtraction by the addition / subtraction counter are repeatedly performed. Further, the noise detection unit 45 determines that the periods TNf and TNr in which the count value ct of the addition / subtraction counter increases / decreases are the noise detection periods in which the noise is detected.
  • the Lo width described above accurately represents the low period at which the signal of the bus 3 is at the low level in the normal state where noise is not superimposed on the bus 3, but when noise is superimposed on the bus 3, it becomes the actual low period. Can be different. Specifically, when the received signal RX corresponding to the vicinity of the falling edge of the signal of the bus 3 fluctuates due to the influence of noise, the time until the count value ct reaches the lower limit value is delayed, and as a result, the signal RX2 Lo width becomes shorter than the actual row period.
  • the received signal RX corresponding to the vicinity of the rising edge of the signal of the bus 3 fluctuates due to the influence of noise, the time until the count value ct reaches the upper limit value is delayed, and as a result, the Lo width of the signal RX2 becomes large. It will be longer than the actual row period.
  • the sampling timing this time is determined based on the previous Lo width shorter than the actual row period, but the Lo width this time accurately represents the actual row period. Therefore, in the first case, the sampling timing this time is a timing that is ahead of the original timing, and as a result, it is erroneously determined that the signal of the bus 3 is at a low level even though it is at a high level. There is a risk.
  • the sampling timing this time is determined based on the previous Lo width that accurately represents the actual row period, but the Lo width this time is longer than the actual row period. Therefore, even though the signal of the bus 3 is high level, it may be erroneously determined to be low level.
  • the determination unit 44 delays the sampling timing by a predetermined time according to the period in which the noise is detected.
  • the predetermined time is a period in which the above-mentioned period TNf and the period TNr are added.
  • the delay time required from the boundary edge to the time when the transistor Q1 is turned on is shortened as compared with the configuration of the first embodiment. There is a merit that it is done.
  • the filter circuit 7 for removing noise is not provided, there is a demerit that the possibility of erroneous determination due to the influence of noise increases.
  • the present embodiment since the occurrence of erroneous determination due to the influence of noise is prevented as described above, there is no demerit due to the absence of the filter circuit 7, and only the merit is enjoyed. be able to.
  • FIGS. 11 to 13 a fifth embodiment in which the specific configurations of the driver circuit and the control circuit have been changed with respect to the first embodiment will be described with reference to FIGS. 11 to 13.
  • the driver circuit 51 of the present embodiment is different from the driver circuit 4 of the first embodiment shown in FIG. 4 in that the drive circuit 52 is provided in place of the drive circuit 9. There is.
  • the drive circuit 52 is different from the drive circuit 9 in that the delay shortening unit 14 is omitted and that the switch S51 is provided instead of the transistor Q5.
  • One terminal of the switch S51 is connected to the power supply line L2, and the other terminal is connected to the node N2 via the current source 11.
  • the on / off of the switch S51 is controlled by the transmission signal TX.
  • the switch S51 is turned off when the transmission signal TX is at a high level and is turned on when the transmission signal TX is at a low level.
  • the switch S51 can be configured by using a semiconductor switching element such as a MOS transistor.
  • the current source 12 is configured so that its operation can be stopped. Specifically, the current source 12 stops the operation during the period when the cut signal PSCM, which will be described later, is at a high level, and executes the operation during the period when the cut signal PSCM is at a low level.
  • the control circuit 53 of the present embodiment has functions as a learning control unit 54, a predictive control unit 55, and a first-out control unit 56.
  • the learning control unit 54 executes learning control for learning the period of the boundary edge based on the detection result of the boundary edge by the receiver circuit 5 functioning as the edge detection circuit.
  • the learning control unit 54 includes a counter 54a, which is a hardware timer counter that measures a 1-bit rate.
  • the counter 54a executes the counting operation from the time when the boundary edge is detected to the time when the boundary edge is detected next.
  • the counter 54a starts the counting operation when the boundary edge is detected, and thereafter restarts the counting operation after clearing the count value at each time when the boundary edge is detected.
  • the learning control unit 54 learns the period of the boundary edge based on the count value of the counter 54a. That is, the learning control unit 54 learns the count value when the counter 54a is cleared as the learning value of the boundary edge cycle each time. Since the bit rate is constant, such a learning value shows a constant value. For example, when the bit rate is 20 kbps and the counter 54a operates with a system clock of 4.5 MHz, the learning value is constant at "225".
  • the prediction control unit 55 executes predictive control that predicts the timing at which the next boundary edge is detected based on the cycle of the boundary edge learned by the learning control unit 54 executing the learning control. Specifically, the prediction control unit 55 can predict the timing at which the next boundary edge is detected based on the learning value learned by the learning control and the current count value of the counter 54a.
  • the first-out control unit 56 executes first-out control that gives an on-command to the drive circuit 52, that is, a low-level transmission signal TX at a time point earlier than the timing predicted by the prediction control unit 55 executing the prediction control. .. Specifically, the advance control unit 56 starts outputting the low-level transmission signal TX at a time point that is a predetermined number of clocks before the time point when the count value of the counter 54a matches the learning value.
  • the advance control unit 56 starts outputting the low-level transmission signal TX when the count value of the counter 54a is "220" and the counter matches. ing.
  • the setting of the predetermined number of clocks that is, the setting of how much before the predicted timing to start the output, can be appropriately changed and adjusted according to various specifications and the like.
  • the delay time required from the boundary edge to the time when the transistor Q1 is turned on is shortened by executing each of the above-mentioned controls by the learning control unit 54, the predictive control unit 55, and the advance control unit 56. .. That is, in this case, the delay shortening unit 57 is configured by the learning control unit 54, the prediction control unit 55, and the advance control unit 56. As described above, in the present embodiment, the delay shortening unit 57 is provided in the control circuit 53.
  • the control circuit 53 generates the cut signal PSCM described above.
  • the cut signal PSCM is high in the first-out period, which is the period from the time when the output of the low-level transmission signal TX is started by executing the first-out control to the timing when the next boundary edge predicted by the prediction control is detected. It becomes a level and becomes a low level in other periods.
  • the operation of each part during the off period in which the drive circuit 52 drives the transistor Q1 off is as follows. That is, since the transmission signal TXS is at a high level, the switch S51 is turned off. As a result, the gate-source capacitance of the transistor Q1 is discharged by the current of the current source 12, so that the gate voltage Vg drops and the transistor Q1 is turned off.
  • the control circuit 53 executes each of the above-mentioned controls, so that the transmission signal is transmitted at a time point t51 before the time point t3 when the control circuit 6 of the first embodiment shifts the transmission signal TXS from the high level to the low level. Turn TXS from high level to low level. During the period after the time point t51, the transmission signal TXS becomes a low level. During such a period, the drive circuit 52 drives the transistor Q1 on. The operation of each part during the ON period in which the drive circuit 52 drives the transistor Q1 on is as follows.
  • the switch S51 since the transmission signal TXS is at a low level, the switch S51 is turned on. Further, the cut signal PSCM becomes a high level during the advance period from the time point t51 to the time point t3. Therefore, during the first-out period, the output current of the current source 11 branches and flows so as to charge each of the capacitors C1 and C2. After that, when the cut signal PSCM turns to a low level at the time point t3, a current having a current value I2 corresponding to the difference between the output current of the current source 11 and the output current of the current source 12 is supplied toward the gate of the transistor Q1. It will be.
  • the gate voltage Vg of the transistor Q1 rises relatively gently with a constant slope from the time point t52 when a short time has passed from the time point t51.
  • the slope of the increase in the gate voltage Vg at this time is determined by the current values I1 and I2 of the current sources 11 and 12 and the capacitance values of the capacitors C1 and C2. Then, at the time t53 when the gate voltage Vg of the transistor Q1 reaches the threshold voltage Vt, the transistor Q1 is turned on.
  • the present embodiment described above also includes the delay shortening unit 57 that shortens the delay time required from the boundary edge to the time when the transistor Q1 is turned on, the same effect as that of the first embodiment can be obtained.
  • the delay shortening unit 57 provided in the control circuit 53 executes various controls to switch the transmission signal TX to the low level at a timing ahead of the comparative example corresponding to the conventional configuration. .. Therefore, according to the present embodiment, by setting the timing for advancing the transmission signal TX, not only the delay time due to the operation of the drive circuit 52, but also the logic delay in the control circuit 53, the delay in the filter circuit 7, and the comparator 8 It is possible to significantly reduce the overall delay time including the delay in.
  • the drive circuit 52 of the present embodiment has a configuration in which the transistor Q1 is driven on by constant current drive throughout the on period, as in the comparative example described in the first embodiment. Therefore, in the present embodiment, the gate voltage rises relatively slowly to reach the threshold voltage Vt, and the transistor Q1 is turned on. Therefore, according to the present embodiment, it is possible to reduce the risk of deterioration of emissions due to the ON operation of the transistor Q1.
  • the control circuit 53 does not start the output of the low-level transmission signal TXS triggered by the change of the signal of the bus 3, but is based on the learned value of the learned boundary edge period.
  • the output of the low-level transmission signal TXS is started ahead of schedule, and there is no need to wait for a change in the signal of the bus 3. That is, the control circuit 53 starts to output the low-level transmission signal TXS when the dominant code is output even if the clock is not output from the master 2m.
  • the control circuit 53 outputs the low level transmission signal TXS based on the learning value. That is, there is a possibility that the signal level of the bus 3 is changed and the behavior is as if the clock from the master 2 m is supplied. Therefore, in the configuration of the fifth embodiment, even if the bus 3 is fixed at a high level, the slave 2s may run by itself when continuously outputting the dominant code. In the following, the sticking of the bus 3 to a high level is referred to as Hi sticking.
  • the UART frame is decoded and a signal is put on the bus 3.
  • the UART always contains at least one stop bit. Therefore, in the operation of the slave 2s, the timing of outputting the recessive code corresponding to "logical value: 1" to the bus 3 is always included.
  • the control circuit 53 When the slave 2s outputs the recessive code corresponding to the stop bit when the bus 3 is fixed to Hi, the boundary edge is not detected for a relatively long period of time. Therefore, the count value of the counter 54a is assumed as the period of the boundary edge. It is a very large value compared to the value (for example) "225"). Therefore, when the count value of the counter 54a reaches an upper limit value (for example, “1024”) larger than the value assumed as the period of the boundary edge, the control circuit 53 once resets the learning result by the learning control to perform the learning control. It is supposed to be executed again.
  • the control circuit 53 stops the execution of the predictive control and the first-out control until the learning result by the learning control is obtained.
  • the control circuit 53 includes a remeasurement counter that counts the number of times that the learning value is correctly obtained, and the period until the count value of the remeasurement counter becomes "3", that is, the learning value is The execution of the predictive control and the first-out control is stopped until three times are obtained.
  • the count value of the counter 54a is cnt1
  • the count value of the remeasurement counter is cnt2.
  • the slave 2s In the period Ta, the slave 2s is in a state of continuously outputting the dominant code. Therefore, the slave 2s outputs the low-level transmission signal TXS based on the learning value even though the clock supply is stopped from the master 2m, that is, the signal level of the bus 3 is changed.
  • the count value ct1 is "230", "235”, etc., and the cycle of the boundary edge. The value does not deviate significantly from the value assumed as.
  • the slave 2s In the period Tb, the slave 2s is in a state of outputting a recessive code corresponding to, for example, a stop bit. Therefore, the count value ct1 of the counter 54a rises beyond the value assumed as the period of the boundary edge, and reaches the upper limit value “1024”. As a result, the control circuit 53 once resets the learning result of the learning control, executes the learning control again, and stops the execution of the predictive control and the first-out control. In FIG. 14, such an operating state is represented as a reset operation (during remeasurement). At this time, the count value of the remeasurement counter is cleared to "0".
  • the clock supply is restarted from the master 2m.
  • the learning value starts to be normally obtained by the learning control, and when the learning value is obtained three times, the control circuit 53 resumes the execution of the prediction control and the advance control.
  • the slave 2s is in a normal operating state in which the slave 2s operates in synchronization with the clock from the master 2m. In FIG. 14, such an operating state is represented as a reset release operation.
  • the control circuit 53 will perform the control circuit 53 when the count value of the counter 54a reaches the upper limit. Since it is determined that the bus 3 is fixed to Hi and the execution of the predictive control and the advance control is stopped, there is no possibility that the slave 2s will continue to operate without synchronizing with the clock supplied from the master 2m. Further, in this case, when the control circuit 53 determines that the bus 3 is fixed to Hi, the learning value is reset and the learning control is restarted, and when the learned value is correctly obtained by the restarted learning control, the prediction control and The first-out control is restarted. Therefore, when the abnormality on the master 2m side is resolved, the slave 2s can promptly resume the prediction control and the first-out control, and can return to the normal operation.
  • the present disclosure is not limited to the communication devices 2 and 41 that perform CXPI communication exemplified in each of the above embodiments, and is synchronized with the communication of any one of a plurality of communication devices that transmit and receive data via a transmission line. It can be applied to all communication devices used in communication systems in which other communication devices transmit.
  • the switching element provided in the output stage of the driver circuit 4 or the like is not limited to a MOS transistor such as the transistor Q1, and various semiconductor switching elements such as a bipolar transistor and a GaAs-MESFET can be used.

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Abstract

通信装置は、伝送路を介してデータを送受信する複数の通信装置のうちいずれか一つの通信装置の通信に同期して他の通信装置が送信を行う通信システムにて用いられるもので、前記伝送路の信号レベルが劣位レベルから優位レベルに変化するエッジを検出するエッジ検出回路（５、４２）と、オンすることにより前記伝送路の信号レベルを前記優位レベルとすることができるスイッチング素子（Ｑ１）と、前記スイッチング素子を駆動する駆動回路（９、２２、３２、５２）と、前記駆動回路の動作を制御するものであり前記エッジ検出回路により前記エッジが検出されると前記駆動回路に対して前記スイッチング素子のオン駆動を指令するオン指令を与える制御回路（６、４３、５３）と、を備える。前記駆動回路または前記制御回路には、前記エッジから前記スイッチング素子がオンする時点までに要する遅延時間を短縮する遅延短縮部（１４、２３、３４、５７）が設けられる。

Description

通信装置 関連出願の相互参照
　本出願は、２０１９年８月３０日に出願された日本出願番号２０１９－１５８３５９号に基づくもので、ここにその記載内容を援用する。
　本開示は、伝送路を介してデータを送受信する複数の通信装置のうちいずれか一つの通信装置の通信に同期して他の通信装置が送信を行う通信システムにおいて用いられる通信装置に関する。
　従来、車両に搭載された車載通信の方式として、例えばＣＸＰＩなど、マスタの通信に同期してスレーブが送信を行う通信方式が知られている。なお、ＣＸＰＩとは、Clock Extension Peripheral Interfaceの略称である。特許文献１には、このような通信において、伝送路上で優位な信号レベルを優位レベルとするとともに劣位な信号レベルを劣位レベルとしたとき、伝送路の信号レベルを劣位レベルから優位レベルに変化させるときのドライバ回路の動作を高速化させるための技術が開示されている。
特許第５６０９９３０号公報
　このような通信において、マスタにより生成されるクロックのエッジから伝送路の信号レベルを劣位レベルから優位レベルに変化させる時点までの遅延時間は、通信プロトコルを満足しなければならないことから極力短いほうが望ましい。その一方で、ノイズ対策として、受信バッファの前段にフィルタ回路を挿入したという要望がある。しかし、フィルタ回路を挿入すると、その影響により、遅延時間が長くなり、通信プロトコルを満足できなくなるおそれが生じる。
　本開示の目的は、遅延時間を短縮することができる通信装置を提供することにある。
　本開示の一態様において、通信装置は、伝送路を介してデータを送受信する複数の通信装置のうちいずれか一つの通信装置の通信に同期して他の通信装置が送信を行う通信システムにおいて用いられる通信装置であり、エッジ検出回路、スイッチング素子、駆動回路および制御回路を備える。この場合、伝送路上で優位な信号レベルを優位レベルとし、劣位な信号レベルを劣位レベルとする。エッジ検出回路は、伝送路の信号レベルが劣位レベルから優位レベルに変化するエッジを検出する。スイッチング素子は、オンすることにより伝送路の信号レベルを優位レベルとすることができる。駆動回路は、スイッチング素子を駆動する。制御回路は、駆動回路の動作を制御するものであり、エッジ検出回路によりエッジが検出されると駆動回路に対してスイッチング素子のオン駆動を指令するオン指令を与える。
　上記構成において、駆動回路または制御回路には、伝送路の信号レベルが劣位レベルから優位レベルに変化するエッジからスイッチング素子がオンする時点までに要する遅延時間を短縮する遅延短縮部が設けられている。したがって、上記構成によれば、遅延時間を短縮することが可能となり、受信バッファの前段にフィルタ回路を挿入するような場合であっても、通信プロトコルを十分に満足することができる。
　本開示の一態様において、通信装置では、遅延短縮部は、駆動回路に設けられたものである。この場合、遅延短縮部は、駆動回路がスイッチング素子をオン駆動するオン期間の開始時点を含む期間に、スイッチング素子の制御端子の電圧である制御電圧が、スイッチング素子がオンに転じる閾値電圧よりも所定値だけ低い第１電圧まで上昇するように電圧制御を行うことで遅延時間を短縮する。
　例えば、スイッチング素子をオン期間を通じて定電流駆動によりオン駆動するような従来の構成では、スイッチング素子の制御電圧は、オン期間を通じて一定の傾きで比較的緩やかに上昇する。そのため、上記した従来の構成では、制御電圧が閾値電圧に達してスイッチング素子がオンに転じるまでには、比較的長い時間を要することになり、その結果、駆動回路の動作に起因する遅延時間が長くなるおそれがある。これに対し、上記構成では、前述した電圧制御が行われることにより、スイッチング素子の制御電圧は、オン期間の開始時点を含む期間に第１電圧まで比較的急峻に一度に上昇する。
　上記構成では、このような電圧制御を行うことにより制御電圧が第１電圧まで上昇した後は、本開示の一態様における定電流制御が行われることにより、または、本開示の一態様における電圧制御が継続されることにより、制御電圧が閾値電圧に達してスイッチング素子がオンに転じる。このような構成によれば、上記した従来の構成に比べ、少なくとも制御電圧が第１電圧まで一度に上昇される分だけ、スイッチング素子のターンオン時間、つまり駆動回路の動作に起因する遅延時間が短縮される。
　本開示の一態様において、通信装置では、遅延短縮部が設けられた駆動回路は、電圧制御を行うことにより制御電圧が第１電圧まで上昇した後、スイッチング素子の制御端子に一定の電流を供給する定電流制御を行う。このような構成によれば、スイッチング素子の制御電圧は、第１電圧まで上昇した後は、一定の傾きで比較的緩やかに上昇して閾値電圧に達することになる。制御電圧が急峻に上昇して閾値電圧に達してスイッチング素子がオンされると、そのオン動作に伴うエミッションの悪化が懸念される。しかし、上記構成によれば、制御電圧が比較的緩やかに上昇して閾値電圧に達してスイッチング素子がオンされるため、このようなエミッション悪化のリスクが軽減される。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態に係る通信システムの構成を模式的に示す図であり、 図２は、第１実施形態に係る通信装置の構成を模式的に示す図であり、 図３は、第１実施形態に係るレシーバ回路の具体的な構成を模式的に示す図であり、 図４は、第１実施形態に係るドライバ回路の具体的な構成を模式的に示す図であり、 図５は、第１実施形態に係る通信装置の動作を説明するための図であり、送信信号、バス波形およびゲート電圧を模式的に示すタイミングチャートであり、 図６は、第２実施形態に係るドライバ回路の具体的な構成を模式的に示す図であり、 図７は、第３実施形態に係るドライバ回路の具体的な構成を模式的に示す図であり、 図８は、第３実施形態に係る通信装置の動作を説明するための図であり、送信信号、バス波形およびゲート電圧を模式的に示すタイミングチャートであり、 図９は、第４実施形態に係る通信装置の構成を模式的に示す図であり、 図１０は、第４実施形態に係る制御回路における各信号および加減算カウンタのカウント値を模式的に示すタイミングチャートであり、 図１１は、第５実施形態に係るドライバ回路の具体的な構成を模式的に示す図であり、 図１２は、第５実施形態に係る制御回路の具体的な構成を模式的に示す図であり、 図１３は、第５実施形態に係る通信装置の動作を説明するための図であり、送信信号、バス波形およびゲート電圧を模式的に示すタイミングチャートであり、 図１４は、第６実施形態に係るバスがハイレベルに固着した場合の動作を説明するための図であり、送信信号、バス波形、カウント値および制御回路の動作状態を模式的に示すタイミングチャートである。
　以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
　　　（第１実施形態）
　以下、第１実施形態について図１～図５を参照して説明する。
　　＜通信システムの構成について＞
　図１に示す通信システム１は、例えば車両に搭載された複数の電子制御装置間の制御通信のために用いられるものである。通信システム１は、複数の通信装置２ａ、２ｂ、２ｃが伝送路に相当するバス３を介して接続された構成となっている。以下では、通信装置２ａ、２ｂ、２ｃについて、それぞれを区別する必要がない場合には通信装置２と総称することとする。この場合、通信システム１は、３つの通信装置２を備えているが、２つの通信装置２を備えていてもよいし、４つ以上の通信装置２を備えていてもよい。
　複数の通信装置２は、半導体集積回路、つまりＩＣとして構成されており、バス３を介してデータを送受信する。通信システム１では、複数の通信装置２のうちいずれか一つの通信装置２、具体的には通信装置２ａの通信に同期して他の通信装置２ｂ、２ｃが送信を行うようになっている。以下では、通信装置２ａのことをマスター２ｍとも称するとともに、通信装置２ｂ、２ｃのことをスレーブ２ｓとも称することとする。
　通信システム１では、ＣＸＰＩ通信によりデータの送受信が実行されるようになっている。ＣＸＰＩ通信では、マスター２ｍは、スレーブ２ｓにバス３を介してクロックを供給し、スレーブ２ｓは、バス３を介して供給されるクロックに同期した通信を実行する。この場合、バス３は、異なる通信装置２からハイレベルの信号とロウレベルの信号とが同時に出力されると、バス３上の信号レベルがロウレベルとなるように構成されており、この機能を利用してバス調停が実現される。すなわち、この場合、ロウレベルの信号がバス３上で優位な信号レベルである優位レベルに相当し、ハイレベルの信号がバス３上で劣位な信号レベルである劣位レベルに相当する。
　バス３上では、伝送路符号として、ビットの境界で信号レベルがハイレベルからロウレベルに変化するとともに、ビットの途中で信号レベルがロウレベルからハイレベルに変化するパルス幅変調信号、つまりＰＷＭ信号が用いられ、二値の信号が、デューティ比の異なる二種類のＰＷＭ信号で表現される。以下では、ロウレベルの期間が比較的短いほうをレセッシブ符号と称するとともに、ロウレベルの期間が比較的長いほうをドミナント符号と称する。レセッシブ符号は「論理値＝１」に対応し、ドミナント符号は「論理値＝０」に対応する。
　この場合、レセッシブ符号では、１ビットの最初の１／３の期間がロウレベルになるとともに、その後の２／３の期間がハイレベルになるように設定されている。また、この場合、ドミナント符号では、１ビットの最初の２／３の期間がロウレベルになるとともに、その後の１／３の期間がハイレベルになるように設定されている。このようなことから、バス３上でレセッシブ符号とドミナント符号とが衝突すると、ドミナント符号が調停勝ちするようになっている。
　　＜通信装置の構成について＞
　マスター２ｍとスレーブ２ｓとは、クロックを供給するための構成の有無など一部構成が異なるが、概ね同様の構成を有している。すなわち、図２に示すように、通信装置２は、ドライバ回路４、レシーバ回路５および制御回路６を備えている。ドライバ回路４には、制御回路６から出力される送信信号ＴＸが与えられている。
　ドライバ回路４は、送信信号ＴＸに応じたデータをバス３を介して送信する。レシーバ回路５は、バス３を介して送信されたデータを受信し、受信信号ＲＸとして制御回路６へ出力する。制御回路６は、ロジック回路として構成されたものであり、送信信号ＴＸを生成し、その送信信号ＴＸをドライバ回路４に出力する。また、制御回路６は、レシーバ回路５から出力される受信信号ＲＸを入力し、その入力した受信信号ＲＸに基づいて所定の処理を実行する。
　　＜レシーバ回路の具体的な構成について＞
　図３に示すように、レシーバ回路５は、フィルタ回路７およびコンパレータ８を備えている。この場合、バス３の信号は、フィルタ回路７を介してコンパレータ８の非反転入力端子に与えられている。フィルタ回路７は、例えば低域通過フィルタ、つまりＬＰＦなどであり、ノイズ対策として挿入されたものである。フィルタ回路７の出力信号は、バス３の信号に対し、ノイズが除去されるとともにフィルタ回路７の時定数に応じた遅れが生じた信号となる。
　コンパレータ８の反転入力端子には、閾値信号Ｓａが与えられている。閾値信号Ｓａは、バス３の信号レベルがハイレベルからロウレベルに変化するエッジを検出するための閾値Ｔｈに対応した信号である。以下、このようなエッジのことを境界エッジとも称する。このような構成により、コンパレータ８は、バス３の信号レベルが閾値Ｔｈより高い場合にはハイレベルの信号を出力するとともに、バス３の信号レベルが閾値Ｔｈより低い場合にはロウレベルの信号を出力するようになっている。コンパレータ８の出力信号は、前述した受信信号ＲＸとして制御回路６に与えられる。
　上記構成のレシーバ回路５は、バス３の信号レベルがハイレベルからロウレベルに変化するエッジ、つまり境界エッジを検出することができる。具体的には、レシーバ回路５は、コンパレータ８の出力信号である受信信号ＲＸがハイレベルからロウレベルへと転じたことをもって境界エッジを検出することができる。このように、本実施形態では、レシーバ回路５は、エッジ検出回路としての機能を有する。
　　＜ドライバ回路の具体的な構成について＞
　図４に示すように、ドライバ回路４は、前述したバス調停が可能となるように、オープンドレイン出力の回路構成となっており、その出力段を構成するトランジスタＱ１、ダイオードＤ１、Ｄ２、抵抗Ｒ１および駆動回路９を備えている。ドライバ回路４において、バス３にはダイオードＤ１のカソードが接続されている。ダイオードＤ１のアノードは、プルアップ用の抵抗Ｒ１を介して電源電圧Ｖａが供給される電源線Ｌ１に接続されている。電源電圧Ｖａは、車両に搭載されるバッテリーの電源＋Ｂから生成される＋Ｂ系の電源電圧である。
　トランジスタＱ１は、Ｎチャネル型のＭＯＳトランジスタであり、そのドレインはダイオードＤ２を逆方向に介してバス３に接続されている。トランジスタＱ１のソースは、回路の基準電位（０Ｖ）となるグランドに接続されている。トランジスタＱ１は、オンすることによりバス３の信号レベルをロウレベル（０Ｖ）とすることができるスイッチング素子として機能する。
　駆動回路９は、制御回路６から与えられる送信信号ＴＸに基づいてトランジスタＱ１を駆動する。言い換えると、駆動回路９の動作は、制御回路６により制御される。駆動回路９は、トランジスタＱ２～Ｑ５、ダイオードＤ３、電流源１０～１２、コンデンサＣ１、Ｃ２、抵抗Ｒ２およびゲートドライバ１３を備えている。トランジスタＱ２は、Ｎチャネル型のＭＯＳトランジスタであり、そのゲートには送信信号ＴＸが与えられている。トランジスタＱ２のソースはグランドに接続され、そのドレインはノードＮ１に接続されている。
　トランジスタＱ３は、Ｎチャネル型のＭＯＳトランジスタであり、そのソースはダイオードＤ３を順方向に介してグランドに接続されている。トランジスタＱ３は、いわゆるダイオード接続されており、そのゲートおよびドレインは、共通接続されるとともにノードＮ１に接続されている。電流源１０は、電源電圧Ｖｂが供給される電源線Ｌ２とノードＮ１との間に接続されている。
　電源電圧Ｖｂは、例えば５Ｖ電源系など＋Ｂ系の電源電圧とは別系統の電源電圧である。なお、電源電圧Ｖｂは、＋Ｂ系の電源電圧であってもよい。トランジスタＱ４は、ＮＰＮ形のバイポーラトランジスタであり、そのベースはノードＮ１に接続されている。トランジスタＱ４のコレクタは電源線Ｌ２に接続され、そのエミッタはノードＮ２に接続されている。トランジスタＱ５は、Ｐチャネル型のＭＯＳトランジスタであり、そのゲートには送信信号ＴＸが与えられている。
　トランジスタＱ５のソースは電源線Ｌ２に接続され、そのドレインは電流源１１を介してノードＮ２に接続されている。電流源１２は、ノードＮ２とグランドとの間に接続されている。本実施形態では、電流源１１は、電流源１２に対して例えば２倍の電流を出力するようになっている。すなわち、電流源１１の電流値Ｉ１と、電流源１２の電流値Ｉ２と、は、例えば下記（１）式に示す関係となっている。
　　　　Ｉ１＝２×Ｉ２…（１）
　コンデンサＣ１の一方の端子は、抵抗Ｒ２を介してダイオードＤ１のアノードに接続されている。コンデンサＣ１の他方の端子は、ノードＮ２に接続されている。コンデンサＣ２は、ノードＮ２とグランドとの間に接続されている。この場合、コンデンサＣ１、Ｃ２は、静電容量値が互いに同一のものが用いられている。ゲートドライバ１３は、単なるバッファとして機能するものであり、その入力端子はノードＮ２に接続されており、その出力端子はトランジスタＱ１のゲートに接続されている。この場合、トランジスタＱ１のゲートがスイッチング素子の制御端子に相当し、ゲート電圧が制御電圧に相当する。
　制御回路６から出力される送信信号ＴＸは、２値の信号であり、ハイレベルのときにはトランジスタＱ１のオフ駆動を指令するオフ指令となり、ロウレベルのときにはトランジスタＱ１のオン駆動を指令するオン指令となる。この場合、送信信号ＴＸのハイレベルは、トランジスタＱ２をオンするとともにトランジスタＱ５をオフすることができる電圧値であり、例えば電源電圧Ｖｂと同等の電圧値となっている。また、送信信号ＴＸのロウレベルは、トランジスタＱ２をオフするとともにトランジスタＱ５をオンすることができる電圧値であり、例えば０Ｖとなっている。
　　＜遅延短縮部について＞
　ＣＸＰＩ通信では、マスター２ｍは、常にレセッシブ符号を出力しており、これが前述したクロックとなる。スレーブ２ｓは、このクロックに同期して動作する。具体的には、スレーブ２ｓは、レシーバ回路５により前述したようにして境界エッジが検出されたタイミング、つまりクロックの立ち下がりエッジが検出されたタイミングに同期して動作する。スレーブ２ｓでは、制御回路６は、境界エッジが検出されると、駆動回路９に対してロウレベルの送信信号ＴＸを与える。そして、駆動回路９は、ロウレベルの送信信号ＴＸが与えられるとトランジスタＱ１をオン駆動する。
　ただし、上記構成では、バス３上の信号レベルがハイレベルからロウレベルに変化したタイミング、つまりクロックの立ち下がりタイミングである境界エッジからトランジスタＱ１のゲート電圧が閾値電圧Ｖｔ（Ｑ１）に達してトランジスタＱ１がオンする時点までに要する時間である遅延時間が存在する。この遅延時間は、フィルタ回路７での遅延、コンパレータ８での遅延、制御回路６におけるロジック遅延およびドライバ回路４の回路動作に伴う遅延などにより定まる時間となる。このような遅延時間は、ＣＸＰＩの通信プロトコルにより規定された時間（例えば０．１１Ｔｂｉｔ）を満足する必要がある。なお、１Ｔｂｉｔは、バスのボーレート周期である。
　上記構成では、レシーバ回路５の前段にノイズ除去用のフィルタ回路７が挿入されており、このようなフィルタ回路が設けられていない構成に比べて遅延時間が長くなる。そこで、本実施形態の通信装置２には、このような遅延時間を短縮するための遅延短縮部１４が設けられている。この場合、駆動回路９のトランジスタＱ２、Ｑ３、Ｑ４、ダイオードＤ３および電流源１０により、遅延短縮部１４が構成されている。つまり、本実施形態では、遅延短縮部１４は、駆動回路９に設けられている。
　また、この場合、トランジスタＱ３は、その閾値電圧Ｖｔ（Ｑ３）が、トランジスタＱ１がオンに転じる閾値電圧Ｖｔ（Ｑ１）に対して所定値αだけ低いものが用いられている。すなわち、閾値電圧Ｖｔ（Ｑ３）と閾値電圧Ｖｔ（Ｑ１）との関係は、下記（２）式により表される。
　　　Ｖｔ（Ｑ３）＝Ｖｔ（Ｑ１）－α　　　（２）
　詳細は後述するが、遅延短縮部１４は、駆動回路９がトランジスタＱ１をオン駆動するオン期間の開始時点を含む期間に、トランジスタＱ１のゲート電圧が、閾値電圧Ｖｔ（Ｑ１）よりも所定値αだけ低い閾値電圧Ｖｔ（Ｑ３）まで上昇するように電圧制御を行うことで遅延時間を短縮するようになっている。なお、この場合、閾値電圧Ｖｔ（Ｑ３）が第１電圧Ｖ１に相当する。また、このような遅延短縮部１４が設けられた駆動回路９は、上記した電圧制御が行われることによりトランジスタＱ１のゲート電圧が閾値電圧Ｖｔ（Ｑ３）まで上昇した後、トランジスタＱ１のゲートに一定の電流を供給する定電流制御を行うようになっている。
　次に、上記構成の作用について図５のタイミングチャートに基づいて説明する。なお、図５などでは、マスター２ｍにおける送信信号ＴＸを送信信号ＴＸＭと称し、スレーブ２ｓにおける送信信号ＴＸを送信信号ＴＸＳと称し、トランジスタＱ１のゲート電圧をＶｇと称し、トランジスタＱ１の閾値電圧Ｖｔ（Ｑ１）をＶｔと称している。また、図５などのタイミングチャートでは、２値の信号について、ロウレベルを「Ｌ」と称し、ハイレベルを「Ｈ」と称している。
　この場合、送信信号ＴＸＭがハイレベルからロウレベルに転じる時点ｔ１がクロックの立ち下がりであり、境界エッジに相当する。時点ｔ１以前の期間、送信信号ＴＸＳはハイレベルとなっている。このような期間、駆動回路９は、トランジスタＱ１をオフ駆動する。駆動回路９がトランジスタＱ１をオフ駆動するオフ期間における各部の動作は、次のようなものとなる。
　すなわち、送信信号ＴＸＳがハイレベルであることから、トランジスタＱ２がオンするとともにトランジスタＱ５がオフする。トランジスタＱ５がオフすることから、電流源１２の電流によりトランジスタＱ１のゲート・ソース間容量が放電されることでゲート電圧Ｖｇが低下してトランジスタＱ１がオフする。そのため、時点ｔ１以前の期間、バス３の信号レベルはハイレベルに維持されている。また、トランジスタＱ２がオンすることから、トランジスタＱ３、Ｑ４がオフする。そのため、遅延短縮部１４は、ノードＮ２の電圧ＶＮ２ひいてはトランジスタＱ１のゲート電圧Ｖｇに何ら影響を及ぼさない。
　時点ｔ１において送信信号ＴＸＭがロウレベルに転じた後、バス３の信号レベルが低下して閾値Ｔｈに達した時点ｔ２において、レシーバ回路５により境界エッジが検出される。なお、時点ｔ１から時点ｔ２までの時間には、マスター２ｍ側での信号出力に関する遅延、フィルタ回路７およびコンパレータ８による遅延時間などが含まれる。このように境界エッジが検出されると、制御回路６は、送信信号ＴＸＳをハイレベルからロウレベルに転じさせる。なお、時点ｔ２から送信信号ＴＸＳがロウレベルに転じる時点ｔ３までの時間には、制御回路６によるロジック遅延などが含まれる。
　時点ｔ３以降の期間、送信信号ＴＸＳはロウレベルとなる。このような期間、駆動回路９は、トランジスタＱ１をオン駆動する。駆動回路９がトランジスタＱ１をオン駆動するオン期間における各部の動作は、次のようなものとなる。すなわち、送信信号ＴＸＳがロウレベルであることから、トランジスタＱ２がオフするとともにトランジスタＱ５がオンする。トランジスタＱ２がオフすることから、トランジスタＱ３、Ｑ４がオンする。トランジスタＱ３がオンすることから、電源線Ｌ２から電流源１０、トランジスタＱ３およびダイオードＤ３を介してグランドへと電流が流れる。
　これにより、ノードＮ１の電圧ＶＮ１は、下記（３）式により表される電圧となる。ただし、ダイオードＤ３の順方向電圧をＶｆとする。
　　　　ＶＮ１＝Ｖｔ（Ｑ３）＋Ｖｆ　　　…（３）
　また、トランジスタＱ４がオンすることから、トランジスタＱ４のエミッタ電圧、つまりノードＮ２の電圧ＶＮ２は、下記（４）式により表される電圧となる。ただし、トランジスタＱ４のベース・エミッタ間電圧Ｖｂｅが、ダイオードＤ３の順方向電圧Ｖｆと同程度の電圧であるものとする。
　　　　ＶＮ２＝Ｖｔ（Ｑ３）＝Ｖｔ（Ｑ１）－α　　　…（４）
　上記構成では、トランジスタＱ１のゲート電圧Ｖｇは、電圧ＶＮ２と同等の電圧となる。そのため、トランジスタＱ１のゲート電圧Ｖｇは、時点ｔ３から僅かな時間が経過した時点ｔ４において、０Ｖから「Ｖｔ－α」へと急峻に上昇する。なお、時点ｔ３から時点ｔ４までの時間には、各トランジスタの動作に伴う遅延時間などが含まれる。
　この場合、トランジスタＱ５がオンしていることから、トランジスタＱ１のゲートに向けて、電流源１１の出力電流と電流源１２の出力電流との差に相当する電流値Ｉ２の電流が供給されることになる。そのため、上述した電圧制御が行われることによりトランジスタＱ１のゲート電圧Ｖｇが「Ｖｔ－α」まで上昇した後、トランジスタＱ１のゲートに対して一定の電流が供給される定電流制御が行われる。
　このような定電流制御が行われることにより、トランジスタＱ１のゲート電圧Ｖｇは、時点ｔ４から僅かな時間が経過した時点ｔ５から一定の傾きで比較的緩やかに上昇する。このときのゲート電圧Ｖｇの上昇の傾きは、電流源１１、１２の各電流値Ｉ１、Ｉ２およびコンデンサＣ１、Ｃ２の静電容量値などにより定まる。そして、トランジスタＱ１のゲート電圧Ｖｇが閾値電圧Ｖｔに達した時点ｔ６において、トランジスタＱ１がオンする。
　以上説明した本実施形態によれば、次のような効果が得られる。
　本実施形態の通信装置２は、境界エッジからトランジスタＱ１がオンする時点までに要する遅延時間を短縮する遅延短縮部１４を備えている。このような構成によれば、遅延時間を短縮することが可能となり、本実施形態の構成のようにレシーバ回路５の前段にフィルタ回路７を挿入するような場合であっても、通信プロトコルを十分に満足することができる。
　この場合、遅延短縮部１４は、ドライバ回路４の駆動回路９に設けられたものであり、駆動回路９がトランジスタＱ１をオン駆動するオン期間の開始時点を含む期間に、トランジスタＱ１のゲート電圧が、閾値電圧Ｖｔよりも所定値αだけ低い第１電圧Ｖ１まで上昇するように電圧制御を行うことで遅延時間を短縮する。以下、このような本実施形態による遅延時間の短縮効果について、トランジスタＱ１をオン期間を通じて定電流駆動によりオン駆動するような従来構成に相当する比較例と比較しながら説明する。
　比較例では、図５に一点鎖線で示すように、トランジスタＱ１のゲート電圧は、本実施形態においてゲート電圧が上昇を開始する時点ｔ４よりも後の時点ｔ６付近から一定の傾きで比較的緩やかに上昇する。このように、比較例では、トランジスタＱ１のゲート電圧が、オン期間を通じて一定の傾きで比較的緩やかに上昇するため、ゲート電圧が閾値電圧Ｖｔに達してトランジスタＱ１がオンに転じるまでには、比較的長い時間を要することになる。
　そのため、比較例では、駆動回路９の動作に起因する遅延時間は、時点ｔ１から時点ｔ７までの時間となり、本実施形態における遅延時間である時点ｔ１から時点ｔ６までの時間に比べて長い時間となる。これに対し、本実施形態では、前述した電圧制御が行われることにより、トランジスタＱ１のゲート電圧は、オン期間の開始時点を含む期間に第１電圧Ｖ１まで比較的急峻に一度に上昇する。
　そして、本実施形態では、このような電圧制御を行うことによりゲート電圧が第１電圧Ｖ１まで上昇した後は、定電流制御が行われることにより、ゲート電圧が閾値電圧Ｖｔに達してトランジスタＱ１がオンに転じる。このような本実施形態によれば、比較例に比べ、少なくともトランジスタＱ１のゲート電圧が第１電圧Ｖ１まで一度に上昇される分だけ、トランジスタＱ１のターンオン時間、つまり駆動回路９の動作に起因する遅延時間が短縮される。
　また、本実施形態の駆動回路９は、上述したように電圧制御を行うことによりトランジスタＱ１のゲート電圧が第１電圧Ｖ１まで上昇した後、トランジスタＱ１のゲートに一定の電流を供給する定電流制御を行う。このような構成によれば、トランジスタＱ１のゲート電圧は、第１電圧Ｖ１まで上昇した後は、一定の傾きで比較的緩やかに上昇して閾値電圧Ｖｔに達することになる。ゲート電圧が急峻に上昇して閾値電圧Ｖｔに達してトランジスタＱ１がオンされると、そのオン動作に伴うエミッションの悪化が懸念される。しかし、上記構成によれば、ゲート電圧が比較的緩やかに上昇して閾値電圧Ｖｔに達してトランジスタＱ１がオンされる。そのため、本実施形態によれば、駆動回路９の動作に起因する遅延時間を短縮しつつ、このようなエミッション悪化のリスクを軽減することができる。
　　　（第２実施形態）
　以下、第１実施形態に対しドライバ回路の具体的な構成が変更された第２実施形態について図６を参照して説明する。
　第１実施形態の遅延短縮部１４は、ノードＮ２、つまりゲートドライバ１３の入力端子の電圧を制御することにより、トランジスタＱ１のゲート電圧を間接的に制御する構成となっていた。しかし、遅延短縮部は、トランジスタＱ１のゲート電圧を直接的に制御する構成であってもよい。
　そこで、本実施形態のドライバ回路２１は、図６に示すような構成となっている。すなわち、本実施形態のドライバ回路２１は、図４に示した第１実施形態のドライバ回路４に対し、駆動回路９に代えて駆動回路２２を備えている点などが異なる。駆動回路２２は、駆動回路９と同様の構成を備えているが、トランジスタＱ４のエミッタの接続先が異なっている。
　すなわち、トランジスタＱ４のエミッタは、ノードＮ２ではなく、ゲートドライバ１３の出力端子、つまりトランジスタＱ１のゲートに接続されている。この場合、駆動回路２２のトランジスタＱ２、Ｑ３、Ｑ４、ダイオードＤ３および電流源１０により、遅延短縮部２３が構成されている。このように、本実施形態の遅延短縮部２３は、トランジスタＱ１のゲート電圧を直接的に制御する構成となっている。
　以上説明した本実施形態の構成によっても、第１実施形態と同様、駆動回路２２がトランジスタＱ１をオン駆動するオン期間の開始時点を含む期間に、トランジスタＱ１のゲート電圧が、閾値電圧Ｖｔ（Ｑ１）よりも所定値αだけ低い閾値電圧Ｖｔ（Ｑ３）まで上昇するように電圧制御を行うことが可能となる。したがって、本実施形態によっても、第１実施形態と同様に遅延時間を短縮することができる。
　　　（第３実施形態）
　以下、第１実施形態に対しドライバ回路の具体的な構成が変更された第３実施形態について図７および図８を参照して説明する。
　図７に示すように、本実施形態のドライバ回路３１は、図４に示した第１実施形態のドライバ回路４に対し、ダイオードＤ２１が追加されている点、駆動回路９に代えて駆動回路３２を備えている点などが異なる。
　ダイオードＤ２１のアノードはバス３に接続され、そのカソードはダイオードＤ２のアノードに接続されている。つまり、この場合、トランジスタＱ１のドレインは、２つのダイオードＤ２およびＤ２１をいずれも逆方向に介してバス３に接続されている。なお、このようなダイオードＤ２１は、スレーブ２ｓにだけ設けられており、マスター２ｍには設けられていないものとする。つまり、マスター２ｍにおいて、トランジスタＱ１のドレインは、第１実施形態のドライバ回路４と同様、１つのダイオードＤ２を逆方向に介してバス３に接続されているものとする。
　駆動回路３２は、駆動回路９に対し、トランジスタＱ２～Ｑ５、電流源１０、１１およびダイオードＤ３に代えて、スイッチＳ２１、フィルタ回路３３およびダイオードＤ２２、Ｄ２３を備えている点などが異なっている。スイッチＳ２１は、電源線Ｌ２とノードＮ２との間を開閉するものであり、そのオンオフは送信信号ＴＸの反転信号である送信信号ＴＸバーにより制御される。
　なお、図７では、送信信号ＴＸバーについて、ＴＸの上に「－」を付して示している。スイッチＳ２１は、送信信号ＴＸバーがハイレベルのときにオンされるとともに、送信信号ＴＸバーがロウレベルのときにオフされる。この場合、スイッチＳ２１の一方の端子は電源線Ｌ２に接続され、その他方の端子はフィルタ回路３３の入力端子に接続されている。フィルタ回路３３は、例えば抵抗およびコンデンサからなるＣＲフィルタなどである。
　フィルタ回路３３の出力端子は、ダイオードＤ２２およびＤ２３をいずれも順方向に介してノードＮ２に接続されている。なお、スイッチＳ２１は、例えばＭＯＳトランジスタなどの半導体スイッチング素子を用いて構成することができる。
　本実施形態では、スイッチＳ２１、フィルタ回路３３およびダイオードＤ２２、Ｄ２３により遅延短縮部３４が構成されている。つまり、遅延短縮部３４は、駆動回路３２に設けられている。この場合、電源電圧Ｖｂは、トランジスタＱ１の閾値電圧Ｖｔよりも十分に高い電圧となっている。遅延短縮部３４が設けられた駆動回路３２は、トランジスタＱ１のゲート電圧が閾値電圧Ｖｔよりも高い第２電圧Ｖ２まで上昇するように電圧制御を行う。なお、第２電圧Ｖ２は、電源電圧ＶｂからダイオードＤ２２、Ｄ２３の各順方向電圧を加算した電圧（＝２・Ｖｆ）を減算した電圧に相当する。
　言い換えると、遅延短縮部３４が設けられた駆動回路３２は、遅延短縮部１４と同様に電圧制御が行われることによりトランジスタＱ１のゲート電圧が第１電圧Ｖ１に相当する「Ｖｔ－α」まで上昇した後も、ゲート電圧が閾値電圧Ｖｔよりも高い第２電圧Ｖ２まで上昇するように電圧制御を継続するようになっている。この場合、遅延短縮部３４には、トランジスタＱ１のゲートに対する第２電圧Ｖ２の供給経路に直列に介在するフィルタ回路３３が含まれている。
　次に、上記構成の作用について図８のタイミングチャートに基づいて説明する。
　この場合、駆動回路３２がトランジスタＱ１をオフ駆動するオフ期間における各部の動作は、次のようなものとなる。すなわち、送信信号ＴＸＳがハイレベルであることから、スイッチＳ２１がオフする。これにより、電流源１２の電流によりトランジスタＱ１のゲート・ソース間容量が放電されることでゲート電圧Ｖｇが低下してトランジスタＱ１がオフする。
　また、この場合、駆動回路３２がトランジスタＱ１をオン駆動するオン期間における各部の動作は、次のようなものとなる。すなわち、送信信号ＴＸＳがロウレベルであることから、スイッチＳ２１がオンする。スイッチＳ２１がオンしていることから、ノードＮ２、ひいてはトランジスタＱ１のゲートに対して第２電圧Ｖ２が供給される。
　これにより、ノードＮ２の電圧ＶＮ２、ひいてはトランジスタＱ１のゲート電圧Ｖｇは、送信信号ＴＸＳがロウレベルに転じた時点ｔ３から僅かな時間が経過した時点ｔ３１から比較的急峻な傾きで、０Ｖから第２電圧Ｖ２に向けて上昇する。ただし、この場合、トランジスタＱ１のゲートに対する第２電圧Ｖ２の供給経路にはフィルタ回路３３が直列に介在している。そのため、トランジスタＱ１のゲート電圧Ｖｇの波形は、フィルタ回路３３の作用により若干鈍った波形となる。そして、トランジスタＱ１のゲート電圧Ｖｇが閾値電圧Ｖｔに達した時点ｔ３２において、トランジスタＱ１がオンする。
　以上説明した本実施形態によっても、境界エッジからトランジスタＱ１がオンする時点までに要する遅延時間を短縮する遅延短縮部３４を備えているため、第１実施形態と同様の効果が得られる。さらに、この場合、遅延短縮部３４は、トランジスタＱ１をオン駆動するオン期間を通じてトランジスタＱ１のゲート電圧が閾値電圧Ｖｔよりも高い第２電圧Ｖ２まで上昇するように電圧制御を行うようになっている。そのため、本実施形態によれば、比較例はもちろん、第１実施形態に比べて、駆動回路３２の動作に起因する遅延時間を短縮することができる。
　このようにオン期間を通じて電圧制御を行う構成では、第１実施形態の構成に比べ、閾値電圧Ｖｔに達する際のゲート電圧の上昇の傾きが急峻なものとなるため、エミッション悪化の懸念がある。しかし、この場合、トランジスタＱ１のゲートに対する第２電圧Ｖ２の供給経路に直列に介在するフィルタ回路３３の作用により、トランジスタＱ１のゲート電圧の波形が若干鈍った波形となっている。そのため、本実施形態では、閾値電圧Ｖｔに達する際のゲート電圧の上昇の傾きが若干緩やかなものとなり、エミッション悪化のリスクが軽減されるようになっている。
　本実施形態のドライバ回路３１では、その出力段のトランジスタＱ１のゲート電圧が比較的急峻に上昇し、トランジスタＱ１が比較的急峻にターンオンする。そのため、マスター２ｍからバス３を通じてスレーブ２ｓへと電流が引き込まれるおそれがある。具体的には、マスター２ｍの電源電圧Ｖａが供給される電源線Ｌ１から抵抗Ｒ１、ダイオードＤ１およびバス３を介してスレーブ２ｓへと電流が引き込まれるおそれがある。このような電流は、エミッションの悪化に繋がる。
　ただし、本実施形態のドライバ回路３１、つまり本実施形態のスレーブ２ｓのドライバ回路３１では、その出力段のトランジスタＱ１のドレインは、２つのダイオードＤ２およびＤ２１を逆方向に介してバス３に接続されている。一方、マスター２ｍのドライバ回路では、その出力段のトランジスタＱ１のドレインは、１つのダイオードＤ２を逆方向に介してバス３に接続されている。そのため、スレーブ２ｓの出力端子のほうが、マスター２ｍの出力端子よりも、ダイオードＤ２１の順方向電圧Ｖｆだけ電圧が高くなる。
　したがって、スレーブ２ｓのドライバ回路３１のトランジスタＱ１が急峻にオンに転じても、マスター２ｍの電源線Ｌ１からの電流は、スレーブ２ｓ側へ流れ込むことはなく、マスター２ｍの出力段のトランジスタＱ１を介してグランドへと流れる。このように、本実施形態によれば、マスター２ｍからスレーブ２ｓへと電流が引き込まれる可能性が低く抑えられるため、それによるエミッション悪化のリスクが軽減される。
　なお、第１実施形態の構成では、本実施形態の構成に比べ、トランジスタＱ１のゲート電圧が比較的緩やかに上昇し、トランジスタＱ１が比較的緩やかにターンオンするようになっているため、マスター２ｍからスレーブ２ｓへと電流が引き込まれる可能性は低い。しかし、第１実施形態の構成についても、本実施形態の構成と同様、トランジスタＱ１のドレインを２つのダイオードＤ２およびＤ２１を逆方向に介してバス３に接続するようにすれば、マスター２ｍからスレーブ２ｓへと電流が引き込まれる可能性を一層低く抑え、それによるエミッション悪化のリスクを一層軽減することができる。
　　　（第４実施形態）
　以下、第４実施形態について図９および図１０を参照して説明する。
　図９に示すように、本実施形態の通信装置４１は、第１実施形態の通信装置２に対し、レシーバ回路５に代えてレシーバ回路４２を備えている点、制御回路６に代えて制御回路４３を備えている点などが異なっている。レシーバ回路４２は、図３に示したレシーバ回路５に対し、フィルタ回路７が省かれている点などが異なっている。この場合、コンパレータ８の非反転入力端子には、バス３の信号が直接与えられている。
　制御回路４３は、判定部４４およびノイズ検出部４５としての機能を備えている。判定部４４は、バス３の信号を所定のサンプリングタイミングにおいてサンプリングすることによりバス３を介して伝送される符号を判定する。ノイズ検出部４５は、バス３の信号レベルを検出し、その検出結果に基づいてバス３に重畳するノイズを検出する。これら各機能は、具体的には、次のようにして実現されている。
　すなわち、制御回路４３は、コンパレータ８の出力信号である受信信号ＲＸのレベルに基づいて加算または減算する加減算カウンタを含むデジタルフィルタ回路を備えている。この場合、加減算カウンタは、受信信号ＲＸをデジタルフィルタ回路に含まれる２度一致フィルタを通過させることで得られる信号ＲＸ１がハイレベルであるときに加算を行い、信号ＲＸ１がロウレベルであるときに減算を行う。
　そのため、図１０に示すように、加減算カウンタのカウント値ｃｎｔは、信号ＲＸ１がハイレベルであるときに加算され、信号ＲＸ１がロウレベルであるときに減算される。制御回路４３では、このような加減算カウンタのカウント値ｃｎｔに基づいて、受信信号ＲＸに応じた信号ＲＸ２が生成される。この場合、図１０に示すように、信号ＲＸ２は、カウント値ｃｎｔが下限値に達するとロウレベルに転じるとともに、カウント値ｃｎｔが上限値に達するとハイレベルに転じる信号となっている。
　判定部４４は、このようにして生成される信号ＲＸ２を所定のサンプリングタイミングにおいてサンプリングすることによりバス３を介して伝送される符号を判定する。この場合、信号ＲＸ２がロウレベルである期間をＬｏ幅とすると、前回のＬｏ幅に対してビットレートの６％に相当する所定の規定時間を加えた時間に応じて、今回のサンプリングタイミングが決定される。具体的には、今回の信号ＲＸ２の立ち下がり時点から、前回のＬｏ幅に規定時間を加えた時間が経過した時点が、今回のサンプリングタイミングとなる。
　上記した加減算カウンタは、バス３にノイズが重畳していない正常時には、一旦減算が開始されると、その後の所定期間は継続して減算が行われ、また、一旦加算が開始されると、その後の所定期間は継続して加算が行われる。しかし、バス３にノイズが重畳したことなどによりコンパレータ８の出力にチャタリングが生じて受信信号ＲＸのレベルが変動する場合、加減算カウンタは加算および減算を繰り返し行うことになる。
　そうすると、図１０に示すように、加減算カウンタのカウント値ｃｎｔが増減する期間が生じることになる。ノイズ検出部４５は、このような点を考慮し、加減算カウンタによる加算および減算が繰り返して行われると、バス３にノイズが重畳していると判断する。また、ノイズ検出部４５は、加減算カウンタのカウント値ｃｎｔが増減する期間ＴＮｆ、ＴＮｒが、ノイズが検出された期間であるノイズ検出期間であると判定する。
　上記したＬｏ幅は、バス３にノイズが重畳していない正常時には、バス３の信号がロウレベルであるロウ期間を正確に表すものになるが、バス３にノイズが重畳すると、実際のロウ期間とは異なるものになるおそれがある。具体的には、ノイズの影響によりバス３の信号の立ち下がり付近に対応する受信信号ＲＸに変動が生じると、カウント値ｃｎｔが下限値に達するまでの時間に遅延が生じ、その結果、信号ＲＸ２のＬｏ幅が実際のロウ期間よりも短くなる。また、ノイズの影響によりバス３の信号の立ち上がり付近に対応する受信信号ＲＸに変動が生じると、カウント値ｃｎｔが上限値に達するまでの時間に遅延が生じ、その結果、信号ＲＸ２のＬｏ幅が実際のロウ期間よりも長くなる。
　例えば、前回のＬｏ幅がノイズの影響を受けて実際のロウ期間よりも短くなり、且つ、今回のＬｏ幅が実際のロウ期間を正確に表すものになった場合、次のような問題が生じるおそれがある。なお、以下では、このような場合のことを第１ケースと称する。第１ケースにおいて、今回のサンプリングタイミングは、実際のロウ期間よりも短い前回のＬｏ幅に基づいて決定されるが、今回のＬｏ幅は実際のロウ期間を正確に表すものになっている。そのため、第１ケースにおいて、今回のサンプリングタイミングは、本来あるべきタイミングよりも前倒しされたタイミングとなり、その結果、バス３の信号がハイレベルであるにもかかわらず、ロウレベルであると誤判定されるおそれがある。
　また、例えば、前回のＬｏ幅が実際のロウ期間を正確に表すものであり、且つ、今回のＬｏ幅がノイズの影響を受けて実際のロウ期間よりも長くなった場合、次のような問題が生じる。なお、以下では、このような場合のことを第２ケースと称する。第２ケースにおいて、今回のサンプリングタイミングは、実際のロウ期間を正確に表す前回のＬｏ幅に基づいて決定されるが、今回のＬｏ幅は実際のロウ期間よりも長くなっている。そのため、バス３の信号がハイレベルであるにもかかわらず、ロウレベルであると誤判定されるおそれがある。
　そこで、判定部４４は、ノイズ検出部４５によりノイズが検出されると、サンプリングタイミングをノイズが検出された期間に応じた所定時間だけ遅らせるようになっている。この場合、所定時間としては、上述した期間ＴＮｆと期間ＴＮｒとが加算された期間となる。このようにすれば、第１ケースおよび第２ケースのいずれにおいても、本来サンプリングすべきではないタイミングで信号ＲＸ２をサンプリングすること、ひいては、バス３を介して伝送される符号の誤判定の発生を防止することができる。
　本実施形態のように、レシーバ回路４２にフィルタ回路７が設けられていない構成によれば、第１実施形態の構成などに比べ、境界エッジからトランジスタＱ１がオンする時点までに要する遅延時間が短縮されるというメリットがある。その一方で、ノイズ除去用のフィルタ回路７が設けられていない構成では、ノイズの影響による誤判定が発生する可能性が高まるというデメリットがある。しかし、本実施形態によれば、前述したようにしてノイズの影響による誤判定の発生が防止されるため、フィルタ回路７が設けられないことによるデメリットが生じることはなく、そのメリットだけを享受することができる。
　　　（第５実施形態）
　以下、第１実施形態に対しドライバ回路および制御回路の具体的な構成が変更された第５実施形態について図１１～図１３を参照して説明する。
　図１１に示すように、本実施形態のドライバ回路５１は、図４に示した第１実施形態のドライバ回路４に対し、駆動回路９に代えて駆動回路５２を備えている点などが異なっている。
　駆動回路５２は、駆動回路９に対し、遅延短縮部１４が省かれている点、トランジスタＱ５に代えてスイッチＳ５１を備えている点などが異なっている。スイッチＳ５１の一方の端子は電源線Ｌ２に接続され、その他方の端子は電流源１１を介してノードＮ２に接続されている。スイッチＳ５１のオンオフは、送信信号ＴＸにより制御される。スイッチＳ５１は、送信信号ＴＸがハイレベルのときにオフされるとともに、送信信号ＴＸがロウレベルのときにオンされる。
　スイッチＳ５１は、例えばＭＯＳトランジスタなどの半導体スイッチング素子を用いて構成することができる。この場合、電流源１２は、その動作を停止することができる構成となっている。具体的には、電流源１２は、後述するカット信号ＰＳＣＭがハイレベルである期間には動作を停止するとともに、カット信号ＰＳＣＭがロウレベルである期間には動作を実行するようになっている。
　図１２に示すように、本実施形態の制御回路５３は、学習制御部５４、予測制御部５５および先出し制御部５６としての機能を備えている。学習制御部５４は、エッジ検出回路として機能するレシーバ回路５による境界エッジの検出結果に基づいて境界エッジの周期を学習する学習制御を実行する。この場合、学習制御部５４は、１ビットレートを計測するハードウェアタイマカウンタであるカウンタ５４ａを備えている。カウンタ５４ａは、境界エッジが検出された時点から次に境界エッジが検出される時点までカウント動作を実行する。
　具体的には、カウンタ５４ａは、境界エッジが検出された時点でカウント動作を開始し、以降は、境界エッジが検出される時点毎にカウント値をクリアした後にカウント動作を再開する。学習制御部５４は、カウンタ５４ａのカウント値に基づいて境界エッジの周期を学習する。すなわち、学習制御部５４は、カウンタ５４ａがクリアされるときのカウント値を境界エッジの周期の学習値として毎回学習する。このような学習値は、ビットレートが一定であることから、一定の値を示すことになる。例えばビットレートが２０ｋｂｐｓであり且つカウンタ５４ａが４．５ＭＨｚのシステムクロックで動作する場合、学習値は「２２５」で一定となる。
　予測制御部５５は、学習制御部５４が学習制御を実行することにより学習された境界エッジの周期に基づいて、次回の境界エッジが検出されるタイミングを予測する予測制御を実行する。具体的には、予測制御部５５は、学習制御により学習された学習値およびカウンタ５４ａの現在のカウント値に基づいて次回の境界エッジが検出されるタイミングを予測することができる。
　先出し制御部５６は、予測制御部５５が予測制御を実行することにより予測されたタイミングよりも前の時点において駆動回路５２に対してオン指令、つまりロウレベルの送信信号ＴＸを与える先出し制御を実行する。具体的には、先出し制御部５６は、カウンタ５４ａのカウント値が学習値に一致する時点よりも所定のクロック数だけ前の時点においてロウレベルの送信信号ＴＸの出力を開始する。
　例えばビットレートおよびシステムクロックが前述したような条件である場合、先出し制御部５６は、カウンタ５４ａのカウント値が「２２０」でカウンタマッチしたときにロウレベルの送信信号ＴＸの出力を開始するようになっている。なお、上記所定のクロック数の設定、つまり予測されたタイミングよりもどれだけ前の時点において出力を開始するかの設定については、各種の仕様などに応じて適宜変更および調整することができる。
　詳細は後述するが、学習制御部５４、予測制御部５５および先出し制御部５６により上述した各制御が実行されることにより、境界エッジからトランジスタＱ１がオンする時点までに要する遅延時間が短縮される。つまり、この場合、学習制御部５４、予測制御部５５および先出し制御部５６により、遅延短縮部５７が構成されている。このように、本実施形態では、遅延短縮部５７は、制御回路５３に設けられている。
　制御回路５３は、前述したカット信号ＰＳＣＭを生成する。カット信号ＰＳＣＭは、先出し制御が実行されることによりロウレベルの送信信号ＴＸの出力が開始される時点から予測制御により予測された次回の境界エッジが検出されるタイミングまでの期間である先出し期間においてハイレベルとなるとともに、その他の期間においてロウレベルとなる。
　次に、上記構成の作用について図１３のタイミングチャートに基づいて説明する。
　この場合、駆動回路５２がトランジスタＱ１をオフ駆動するオフ期間における各部の動作は、次のようなものとなる。すなわち、送信信号ＴＸＳがハイレベルであることから、スイッチＳ５１がオフする。これにより、電流源１２の電流によりトランジスタＱ１のゲート・ソース間容量が放電されることでゲート電圧Ｖｇが低下してトランジスタＱ１がオフする。
　この場合、制御回路５３は、前述した各制御を実行することにより、第１実施形態の制御回路６が送信信号ＴＸＳをハイレベルからロウレベルに転じさせる時点ｔ３よりも前の時点ｔ５１において、送信信号ＴＸＳをハイレベルからロウレベルに転じさせる。時点ｔ５１以降の期間、送信信号ＴＸＳがロウレベルとなる。このような期間、駆動回路５２は、トランジスタＱ１をオン駆動する。駆動回路５２がトランジスタＱ１をオン駆動するオン期間における各部の動作は、次のようなものとなる。
　すなわち、送信信号ＴＸＳがロウレベルであることから、スイッチＳ５１がオンする。また、時点ｔ５１から時点ｔ３の先出し期間には、カット信号ＰＳＣＭがハイレベルとなる。そのため、先出し期間、電流源１１の出力電流は、コンデンサＣ１、Ｃ２のそれぞれを充電するように分岐して流れる。その後、時点ｔ３においてカット信号ＰＳＣＭがロウレベルに転じると、トランジスタＱ１のゲートに向けて、電流源１１の出力電流と電流源１２の出力電流との差に相当する電流値Ｉ２の電流が供給されることになる。
　このような定電流制御が行われることにより、トランジスタＱ１のゲート電圧Ｖｇは、時点ｔ５１から僅かな時間が経過した時点ｔ５２から一定の傾きで比較的緩やかに上昇する。このときのゲート電圧Ｖｇの上昇の傾きは、電流源１１、１２の各電流値Ｉ１、Ｉ２およびコンデンサＣ１、Ｃ２の静電容量値などにより定まる。そして、トランジスタＱ１のゲート電圧Ｖｇが閾値電圧Ｖｔに達した時点ｔ５３において、トランジスタＱ１がオンする。
　以上説明した本実施形態によっても、境界エッジからトランジスタＱ１がオンする時点までに要する遅延時間を短縮する遅延短縮部５７を備えているため、第１実施形態と同様の効果が得られる。この場合、制御回路５３に設けられた遅延短縮部５７が、各種の制御を実行することにより、送信信号ＴＸを従来構成に相当する比較例よりも前倒ししたタイミングでロウレベルに切り替えるようになっている。そのため、本実施形態によれば、送信信号ＴＸを前倒しするタイミングの設定によって、駆動回路５２の動作に起因する遅延時間だけでなく、制御回路５３におけるロジック遅延、フィルタ回路７での遅延、コンパレータ８での遅延なども含めた総合的な遅延時間を大幅に短縮することが可能となる。
　本実施形態の駆動回路５２は、第１実施形態において説明した比較例と同様、トランジスタＱ１をオン期間を通じて定電流駆動によりオン駆動する構成となっている。そのため、本実施形態では、ゲート電圧が比較的緩やかに上昇して閾値電圧Ｖｔに達してトランジスタＱ１がオンされる。したがって、本実施形態によれば、トランジスタＱ１のオン動作に伴うエミッション悪化のリスクを軽減することができる。
　　　（第６実施形態）
　以下、第６実施形態について図１４を参照して説明する。
　第５実施形態の構成では、制御回路５３は、バス３の信号が変化したことをトリガとしてロウレベルの送信信号ＴＸＳの出力を開始するのではなく、学習された境界エッジの周期の学習値に基づいてロウレベルの送信信号ＴＸＳの出力を前倒しして開始するようになっており、バス３の信号の変化を待つことはない。つまり、制御回路５３は、たとえマスター２ｍからクロックが出力されていなくとも、ドミナント符号を出力する場合には、ロウレベルの送信信号ＴＸＳの出力を開始するようになっている。
　このようなことから、第５実施形態の構成では、次のような問題が生じる可能性がある。すなわち、マスター２ｍ側にて何らかの異常が生じたことによりクロックの供給が停止されてバス３がハイレベルに固着する場合、制御回路５３は、学習値に基づいてロウレベルの送信信号ＴＸＳの出力を行う、つまりバス３の信号レベルを変化させ、あたかも、マスター２ｍからのクロックが供給されているかのような振る舞いを見せる可能性がある。したがって、第５実施形態の構成では、バス３がハイレベルに固着していたとしても、スレーブ２ｓは、連続でドミナント符号を出力する場合には自走してしまうおそれがあった。なお、以下では、バス３がハイレベルに固着することをＨｉ固着と称する。
　そこで、本実施形態では、制御回路５３の制御内容に次のような変更を加えることにより、このような問題の発生を防止するようにしている。まず、ＣＸＰＩ通信では、ＵＡＲＴフレームをデコードしてバス３に信号を乗せるようになっている。ＵＡＲＴには、必ずストップビットが少なくとも１ビット含まれている。このようなことから、スレーブ２ｓの動作において、バス３に対して「論理値：１」に相当するレセッシブ符号を出力するタイミングが必ず含まれることになる。
　バス３がＨｉ固着した状態においてスレーブ２ｓがストップビットに対応するレセッシブ符号を出力する際、境界エッジが比較的長期間にわたって検出されなくなることから、カウンタ５４ａのカウント値が境界エッジの周期として想定される値（例えば）「２２５」）に比べて非常に大きい値となる。そこで、制御回路５３は、カウンタ５４ａのカウント値が境界エッジの周期として想定される値よりも大きい上限値（例えば「１０２４」）に達すると、学習制御による学習結果を一旦リセットして学習制御を再度実行するようになっている。
　そして、制御回路５３は、学習制御による学習結果が得られるまでの期間は予測制御および先出し制御の実行を停止するようになっている。本実施形態では、制御回路５３は、正しく学習値が得られた回数をカウントする再計測カウンタを備えており、その再計測カウンタのカウント値が「３」になるまでの期間、つまり学習値が３回得られるまでの期間、予測制御および先出し制御の実行を停止するようになっている。
　次に、マスター２ｍ側の異常などに起因してバス３がＨｉ固着した場合の動作について図１４のタイミングチャートを参照して説明する。図１４では、カウンタ５４ａのカウント値をｃｎｔ１とし、再計測カウンタのカウント値をｃｎｔ２としている。期間Ｔａでは、スレーブ２ｓは、ドミナント符号を連続して出力する状態となっている。そのため、スレーブ２ｓは、マスター２ｍからクロックの供給が停止されているにもかかわらず、学習値に基づいてロウレベルの送信信号ＴＸＳの出力を行う、つまりバス３の信号レベルを変化させている。このとき、スレーブ２ｓによってバス３の信号が、境界エッジの周期に近い周期でハイレベルからロウレベルに変化されるため、カウント値ｃｎｔ１は、「２３０」、「２３５」などであり、境界エッジの周期として想定される値から大きく離れた値とはならない。
　期間Ｔｂでは、スレーブ２ｓは、例えばストップビットに対応するレセッシブ符号を出力する状態となっている。そのため、カウンタ５４ａのカウント値ｃｎｔ１が境界エッジの周期として想定される値を超えて上昇し、上限値「１０２４」に達する。これにより、制御回路５３は、学習制御による学習結果を一旦リセットして学習制御を再度実行するとともに、予測制御および先出し制御の実行を停止する。なお、図１４では、このような動作状態のことをリセット動作（再計測中）と表している。このとき、再計測カウンタのカウント値が「０」にクリアされる。
　期間Ｔｂの後の期間Ｔｃの開始時点において、マスター２ｍ側の異常が解消されるなどしてバス３のＨｉ固着が解消されると、マスター２ｍからクロックの供給が再開される。これにより、学習制御により正常に学習値が得られ始め、学習値が３回得られた時点において、制御回路５３は、予測制御および先出し制御の実行を再開する。これにより、スレーブ２ｓは、マスター２ｍからのクロックに同期して動作を行う正常の動作状態となる。なお、図１４では、このような動作状態のことをリセット解除動作と表している。
　以上説明した本実施形態によれば、マスター２ｍ側の異常などに起因してバス３がＨｉ固着した場合であっても、制御回路５３は、カウンタ５４ａのカウント値が上限値に達した時点でバス３がＨｉ固着していると判断して予測制御および先出し制御の実行を停止するため、スレーブ２ｓがマスター２ｍから供給されるクロックに同期せずに動作し続けるおそれがない。また、この場合、制御回路５３は、バス３がＨｉ固着していると判断すると、学習値をリセットするとともに学習制御を再開し、再開した学習制御により学習値が正しく得られると、予測制御および先出し制御を再開するようになっている。そのため、スレーブ２ｓは、マスター２ｍ側の異常が解消されると、速やかに予測制御および先出し制御を再開することが可能となり、正常動作へと復帰することができる。
　　　（その他の実施形態）
　なお、本開示は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
　上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
　本開示は、上記各実施形態において例示したＣＸＰＩ通信を行う通信装置２、４１に限らず、伝送路を介してデータを送受信する複数の通信装置のうちいずれか一つの通信装置の通信に同期して他の通信装置が送信を行う通信システムにおいて用いられる通信装置全般に適用することができる。
　ドライバ回路４などの出力段に設けられるスイッチング素子としては、トランジスタＱ１のようなＭＯＳトランジスタに限らずともよく、例えば、バイポーラトランジスタ、ＧａＡｓ－ＭＥＳＦＥＴなど、各種の半導体スイッチング素子を用いることができる。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (8)

  1. 　伝送路を介してデータを送受信する複数の通信装置のうちいずれか一つの通信装置の通信に同期して他の通信装置が送信を行う通信システムにおいて用いられる前記通信装置であって、
    　前記伝送路上で優位な信号レベルを優位レベルとし、劣位な信号レベルを劣位レベルとしたとき、
    　前記伝送路の信号レベルが前記劣位レベルから前記優位レベルに変化するエッジを検出するエッジ検出回路（５、４２）と、
    　オンすることにより前記伝送路の信号レベルを前記優位レベルとすることができるスイッチング素子（Ｑ１）と、
    　前記スイッチング素子を駆動する駆動回路（９、２２、３２、５２）と、
    　前記駆動回路の動作を制御するものであり、前記エッジ検出回路により前記エッジが検出されると前記駆動回路に対して前記スイッチング素子のオン駆動を指令するオン指令を与える制御回路（６、４３、５３）と、
    　を備え、
    　前記駆動回路または前記制御回路には、前記エッジから前記スイッチング素子がオンする時点までに要する遅延時間を短縮する遅延短縮部（１４、２３、３４、５７）が設けられている通信装置。
  2. 　前記遅延短縮部（１４、２３、３４）は、
    　前記駆動回路（９、２２、３２）に設けられたものであり、
    　前記駆動回路が前記スイッチング素子をオン駆動するオン期間の開始時点を含む期間に、前記スイッチング素子の制御端子の電圧である制御電圧が、前記スイッチング素子がオンに転じる閾値電圧よりも所定値だけ低い第１電圧まで上昇するように電圧制御を行うことで前記遅延時間を短縮する請求項１に記載の通信装置。
  3. 　前記遅延短縮部（１４、２３）が設けられた駆動回路（９、２２）は、
    　前記電圧制御を行うことにより前記制御電圧が前記第１電圧まで上昇した後、前記スイッチング素子の制御端子に一定の電流を供給する定電流制御を行う請求項２に記載の通信装置。
  4. 　前記遅延短縮部（３４）が設けられた駆動回路（３２）は、
    　前記電圧制御を行うことにより前記制御電圧が前記第１電圧まで上昇した後、前記制御端子の電圧が前記閾値電圧よりも高い第２電圧まで上昇するように電圧制御を継続する請求項２に記載の通信装置。
  5. 　前記遅延制御部は、
    　前記スイッチング素子の制御端子に対する前記第２電圧の供給経路に直列に介在するフィルタ回路（３３）を備える請求項４に記載の通信装置。
  6. 　さらに、前記伝送路の信号を所定のサンプリングタイミングにおいてサンプリングすることにより前記伝送路を介して伝送される符号を判定する判定部（４４）と、
    　前記伝送路の信号レベルを検出し、その検出結果に基づいて前記伝送路に重畳するノイズを検出するノイズ検出部（４５）と、
    　を備え、
    　前記判定部は、前記ノイズ検出部によりノイズが検出されると、前記サンプリングタイミングを前記ノイズが検出された期間に応じた所定時間だけ遅らせる請求項１から５のいずれか一項に記載の通信装置。
  7. 　前記遅延短縮部（５７）は、
    　前記制御回路（５３）に設けられたものであり、
    　前記エッジ検出回路による検出結果に基づいて前記エッジの周期を学習する学習制御と、
    　前記学習制御により学習された前記エッジの周期に基づいて、次回の前記エッジが検出されるタイミングを予測する予測制御と、
    　前記予測制御により予測されたタイミングよりも前の時点において前記駆動回路に対して前記オン指令を与える先出し制御と、
    　を実行することにより前記遅延時間を短縮する請求項１に記載の通信装置。
  8. 　前記遅延短縮部は、
    　前記エッジ検出回路により前記エッジが検出された時点から次に前記エッジ検出回路により前記エッジが検出される時点までカウント動作を実行するカウンタ（５４ａ）を備え、
    　前記学習制御では、前記カウンタのカウント値に基づいて前記エッジの周期を学習するようになっており、
    　前記カウンタのカウント値が前記エッジの周期として想定される値よりも大きい上限値に達すると、前記学習制御による学習結果を一旦リセットして前記学習制御を再度実行するようになっており、
    　前記学習制御による学習結果が得られるまでの期間は前記予測制御および前記先出し制御の実行を停止するようになっている請求項７に記載の通信装置。
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