JP2023110503A - 通信装置 - Google Patents

Abstract

【課題】遅延時間がむやみに長くなることを抑制しつつノイズ耐性を良好に維持する。【解決手段】ドライバ回路４は、スイッチング素子１１と、送信信号ＴＸがバス３の信号レベルをロウレベルにすることを指令する第１期間にスイッチング素子１１をオン駆動するとともに、送信信号ＴＸがバス３の信号レベルをハイレベルにすることを指令する第２期間にスイッチング素子１１をオフ駆動する駆動回路１２と、を備える。駆動回路１２は、スイッチング素子１１をオン駆動またはオフ駆動するための電圧を入力し、その入力した電圧である入力電圧に応じた出力電圧をスイッチング素子１１の制御端子へと出力する出力バッファ１３およびフィードバック回路１４を備える。出力バッファ１３は、第１期間には入力電圧と同等の電圧値の出力電圧を出力するとともに、第２期間には入力電圧より所定値だけ低い電圧値の出力電圧を出力するように構成されている。【選択図】図４

Description

本発明は、伝送路を介してデータを送受信する複数の通信装置のうちいずれか一つの通信装置の通信に同期して他の通信装置が送信を行う通信システムにおいて用いられる通信装置に関する。

従来、車両に搭載された車載通信の方式として、例えばＣＸＰＩなど、マスタの通信に同期してスレーブが送信を行う通信方式が知られている。なお、ＣＸＰＩとは、Clock Extension Peripheral Interfaceの略称である。特許文献１および特許文献２には、このような通信において用いられる通信装置が開示されている。このような通信装置は、制御回路およびドライバ回路を備えている。制御回路は、伝送路上で優位な信号レベルを優位レベルとするとともに劣位な信号レベルを劣位レベルとしたとき、伝送路の信号レベルを優位レベルまたは劣位レベルのいずれにするかを指令する指令信号を生成する。

ドライバ回路は、オンすることにより伝送路の信号レベルを伝送路上で優位な信号レベルである優位レベルとすることができるスイッチング素子と、スイッチング素子を駆動する駆動回路と、を備える。駆動回路は、スイッチング素子をオン駆動またはオフ駆動するための電圧を入力し、その入力した電圧である入力電圧に応じた出力電圧をスイッチング素子の制御端子へと出力する出力バッファと、伝送路の信号を出力バッファの入力にフィードバックするフィードバック回路と、を備える。

上記構成のドライバ回路では、例えばゲートスクリーニング用などの検査性を確保するため、出力バッファの入出力間における後段部分にダイオードが順方向に直列に介在するように挿入されている。また、上記構成のドライバ回路では、上記ダイオードの挿入に伴い、ドライバ回路の動作上の追随性および対称性維持の観点から、出力バッファの入出力間における前段部分にダイオードが逆方向に直列に介在するように挿入されている。なお、以下の説明では、出力バッファの入出力間における前段部分に挿入されるダイオードを第１ダイオードと称するとともに、その後段部分に挿入されるダイオードを第２ダイオードと称することとする。

特開２０１４－３０１２５号公報 特開２０１８－２０１０６４号公報

上記構成のドライバ回路では、伝送路からフィードバック回路を介して出力バッファの入力へとノイズが伝搬する可能性があり、このようなノイズにより出力バッファが誤動作してスイッチング素子が誤ってオンする誤オンが発生するおそれがある。そこで、上記構成のドライバ回路において、第１ダイオードを取り除くことが考えられている。

このようにすれば、出力バッファの出力電圧が、その入力電圧から第２ダイオードの順方向電圧である電圧Ｖｆ分だけ低い電圧となり、オフ駆動時により負側に維持されることことから、ノイズに対して鈍感になって誤オンの発生が一層低く抑えられる。しかし、第１ダイオードを取り除いた構成のドライバ回路では、出力バッファの入力に対する応答について、電圧Ｖｆ分だけ追随性および対称性が悪化するため、ＣＸＰＩなどの通信プロトコルにおける遅延規定を満足できなくなるといった懸念が生じる。

本発明は上記事情に鑑みてなされたものであり、その目的は、遅延時間がむやみに長くなることを抑制しつつノイズ耐性を良好に維持することができる通信装置を提供することにある。

請求項１に記載の通信装置は、伝送路を介してデータを送受信する複数の通信装置のうちいずれか一つの通信装置の通信に同期して他の通信装置が送信を行う通信システムにおいて用いられる通信装置であり、スイッチング素子（１１）、制御回路（６、４３）および駆動回路（１２、３２）を備える。この場合、伝送路上で優位な信号レベルを優位レベルとし、劣位な信号レベルを劣位レベルとする。スイッチング素子は、オンすることにより伝送路の信号レベルを優位レベルとすることができる。制御回路は、伝送路の信号レベルを優位レベルまたは劣位レベルのいずれにするかを指令する指令信号を生成する。

駆動回路は、指令信号が伝送路の信号レベルを優位レベルにすることを指令する第１期間にスイッチング素子をオン駆動するとともに、指令信号が伝送路の信号レベルを劣位レベルにすることを指令する第２期間にスイッチング素子をオフ駆動する。駆動回路は、出力バッファ（１３）およびフィードバック回路（１４）を備える。出力バッファは、スイッチング素子をオン駆動またはオフ駆動するための電圧を入力し、その入力した電圧である入力電圧に応じた出力電圧をスイッチング素子の制御端子へと出力する。フィードバック回路は、伝送路の信号を出力バッファの入力にフィードバックする。

上記構成において、出力バッファは、第１期間には入力電圧と同等の電圧値の出力電圧を出力するとともに、第２期間には入力電圧より所定値だけ低い電圧値の出力電圧を出力するように構成されている。このような構成によれば、第１期間、つまり駆動回路がスイッチング素子をオン駆動する期間、出力バッファが入力電圧と同等の電圧値の出力電圧を出力することにより、出力バッファの入力に対する応答について追随性および対称性が良好に維持される。

また、上記構成によれば、第２期間、つまり駆動回路がスイッチング素子をオフ駆動する期間、出力バッファが入力電圧より所定値だけ低い電圧値の出力電圧を出力することにより、出力電圧をより負側に維持することができ、ノイズなどに起因する誤オンの発生を低く抑えることができる。このように、上記構成によれば、遅延時間がむやみに長くなることを抑制しつつノイズ耐性を良好に維持することができるという優れた効果が得られる。

第１実施形態に係る通信システムの構成を模式的に示す図 第１実施形態に係る通信装置の構成を模式的に示す図 第１実施形態に係るレシーバ回路の具体的な構成例を示す図 第１実施形態に係るドライバ回路の構成を模式的に示す図 第１実施形態に係るドライバ回路の具体的な構成例を示す図 第１実施形態に係る出力バッファの構成を一層具体化したドライバ回路の第１構成例を示す図 第１実施形態に係る出力バッファの構成を一層具体化したドライバ回路の第２構成例を示す図 第１実施形態に係る出力バッファの構成を一層具体化したドライバ回路の第３構成例を示す図 第１実施形態に係る出力バッファの構成を一層具体化したドライバ回路の第４構成例を示す図 第１実施形態に係る出力バッファの構成を一層具体化したドライバ回路の第５構成例を示す図 第１実施形態に係る通信システムにおける各部の動作波形を模式的に示すタイミングチャート 第１実施形態および比較例に係る出力バッファの各部の電圧波形を模式的に示すタイミングチャート 第２実施形態に係るドライバ回路の具体的な構成例を示す図 第２実施形態に係る通信装置の動作を説明するための図であり、送信信号、バス波形およびゲート電圧を模式的に示すタイミングチャート 第３実施形態に係るドライバ回路の具体的な構成例を示す図 第３実施形態に係る制御回路の構成を模式的に示す図 第３実施形態に係る通信装置の動作を説明するための図であり、送信信号、バス波形およびゲート電圧を模式的に示すタイミングチャート 第４実施形態に係る通信装置の構成を模式的に示す図 第４実施形態に係る通信装置の動作を説明するための図であり、送信信号、バス波形およびゲート電圧を模式的に示すタイミングチャート

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１～図１２を参照して説明する。

＜通信システムの構成について＞
図１に示す通信システム１は、例えば車両に搭載された複数の電子制御装置間の制御通信のために用いられるものである。通信システム１は、複数の通信装置２ａ、２ｂ、２ｃが伝送路に相当するバス３を介して接続された構成となっている。以下では、通信装置２ａ、２ｂ、２ｃについて、それぞれを区別する必要がない場合には通信装置２と総称することとする。この場合、通信システム１は、３つの通信装置２を備えているが、２つの通信装置２を備えていてもよいし、４つ以上の通信装置２を備えていてもよい。

複数の通信装置２は、半導体集積回路、つまりＩＣとして構成されており、バス３を介してデータを送受信する。通信システム１では、複数の通信装置２のうちいずれか一つの通信装置２、具体的には通信装置２ａの通信に同期して他の通信装置２ｂ、２ｃが送信を行うようになっている。以下では、通信装置２ａのことをマスター２ｍとも称するとともに、通信装置２ｂ、２ｃのことをスレーブ２ｓとも称することとする。

通信システム１では、ＣＸＰＩ通信によりデータの送受信が実行されるようになっている。ＣＸＰＩ通信では、マスター２ｍは、スレーブ２ｓにバス３を介してクロックを供給し、スレーブ２ｓは、バス３を介して供給されるクロックに同期した通信を実行する。この場合、バス３は、異なる通信装置２からハイレベルの信号とロウレベルの信号とが同時に出力されると、バス３上の信号レベルがロウレベルとなるように構成されており、この機能を利用してバス調停が実現される。すなわち、この場合、ロウレベルの信号がバス３上で優位な信号レベルである優位レベルに相当し、ハイレベルの信号がバス３上で劣位な信号レベルである劣位レベルに相当する。

バス３上では、伝送路符号として、ビットの境界で信号レベルがハイレベルからロウレベルに変化するとともに、ビットの途中で信号レベルがロウレベルからハイレベルに変化するパルス幅変調信号、つまりＰＷＭ信号が用いられ、二値の信号が、デューティ比の異なる二種類のＰＷＭ信号で表現される。以下では、ロウレベルの期間が比較的短いほうをレセッシブ符号と称するとともに、ロウレベルの期間が比較的長いほうをドミナント符号と称する。レセッシブ符号は「論理値１」に対応し、ドミナント符号は「論理値０」に対応する。

この場合、レセッシブ符号では、１ビットの最初の１／３の期間がロウレベルになるとともに、その後の２／３の期間がハイレベルになるように設定されている。また、この場合、ドミナント符号では、１ビットの最初の２／３の期間がロウレベルになるとともに、その後の１／３の期間がハイレベルになるように設定されている。このようなことから、バス３上でレセッシブ符号とドミナント符号とが衝突すると、ドミナント符号が調停勝ちするようになっている。

＜通信装置の構成について＞
マスター２ｍとスレーブ２ｓとは、クロックを供給するための構成の有無など一部構成が異なるが、概ね同様の構成を有している。すなわち、図２に示すように、通信装置２は、ドライバ回路４、レシーバ回路５および制御回路６を備えている。ドライバ回路４には、制御回路６から出力される送信信号ＴＸが与えられている。ドライバ回路４は、送信信号ＴＸに応じたデータをバス３を介して送信する。レシーバ回路５は、バス３を介して送信されたデータを受信し、受信信号ＲＸとして制御回路６へ出力する。

制御回路６は、ロジック回路として構成されたものであり、送信信号ＴＸを生成し、その送信信号ＴＸをドライバ回路４に出力する。送信信号ＴＸは、バス３の信号レベルをロウレベルまたはハイレベルのいずれにするかを指令する指令信号に相当する。この場合、送信信号ＴＸは、２値の信号であり、ロウレベルのときにバス３の信号レベルをロウベルにすることを指令するとともにハイレベルのときにバス３の信号レベルをハイレベルにすることを指令するようになっている。また、制御回路６は、レシーバ回路５から出力される受信信号ＲＸを入力し、その入力した受信信号ＲＸに基づいて所定の処理を実行する。

＜レシーバ回路の具体的な構成について＞
図３に示すように、レシーバ回路５は、フィルタ回路７およびコンパレータ８を備えている。この場合、バス３の信号は、フィルタ回路７を介してコンパレータ８の非反転入力端子に与えられている。フィルタ回路７は、例えば低域通過フィルタ、つまりＬＰＦなどであり、ノイズ対策として挿入されたものである。フィルタ回路７の出力信号は、バス３の信号に対し、ノイズが除去されるとともにフィルタ回路７の時定数に応じた遅れが生じた信号となる。

コンパレータ８の反転入力端子には、閾値信号Ｓａが与えられている。閾値信号Ｓａは、バス３の信号レベルがハイレベルからロウレベルに変化するエッジを検出するための閾値Ｔｈに対応した信号である。以下、このようなエッジのことを境界エッジとも称する。このような構成により、コンパレータ８は、バス３の信号レベルが閾値Ｔｈより高い場合にはハイレベルの信号を出力するとともに、バス３の信号レベルが閾値Ｔｈより低い場合にはロウレベルの信号を出力するようになっている。コンパレータ８の出力信号は、前述した受信信号ＲＸとして制御回路６に与えられる。

上記構成のレシーバ回路５は、バス３の信号レベルがハイレベルからロウレベルに変化するエッジ、つまり境界エッジを検出することができる。具体的には、レシーバ回路５は、コンパレータ８の出力信号である受信信号ＲＸがハイレベルからロウレベルへと転じたことをもって境界エッジを検出することができる。このように、レシーバ回路５は、エッジ検出回路としての機能を有する。

＜ドライバ回路の構成について＞
図４に示すように、ドライバ回路４は、ダイオードＤ１、抵抗Ｒ１、スイッチング素子１１および駆動回路１２を備えている。なお、図４では、スイッチング素子のことをＳＷ素子と称している。ドライバ回路４において、バス３にはダイオードＤ１のカソードが接続されている。ダイオードＤ１のアノードは、プルアップ用の抵抗Ｒ１を介して電源電圧Ｖａが供給される電源線Ｌ１に接続されている。電源電圧Ｖａは、車両に搭載されるバッテリーの電源＋Ｂから生成される＋Ｂ系の電源電圧である。

具体的な構成は後述するが、スイッチング素子１１は、オンすることによりバス３の信号レベルをロウレベルとすることができる素子である。駆動回路１２は、ロウレベルの送信信号ＴＸが与えられる期間、つまり送信信号ＴＸがバス３の信号レベルをロウレベルにすることを指令する期間である第１期間にスイッチング素子１１をオン駆動する。また、駆動回路１２は、ハイレベルの送信信号ＴＸが与えられる期間、つまり送信信号ＴＸがバス３の信号レベルをハイレベルにすることを指令する期間である第２期間にスイッチング素子１１をオフ駆動する。

駆動回路１２は、出力バッファ１３およびフィードバック回路１４を備えている。出力バッファ１３は、スイッチング素子１１をオン駆動またはオフ駆動するための電圧を入力し、その入力した電圧である入力電圧ＶＣＭ１に応じた出力電圧ＶＣＭ３をスイッチング素子１１の制御端子へと出力する。この場合、出力バッファ１３は、第１期間には入力電圧ＶＣＭ１と同等の電圧値の出力電圧ＶＣＭ３を出力するとともに、第２期間には入力電圧ＶＣＭ１より所定値だけ低い電圧値の出力電圧ＶＣＭ３を出力するように構成されている。フィードバック回路１４は、バス３と出力バッファ１３の入力との間に接続されたものであり、バス３の信号を出力バッファ１３の入力にフィードバックする。

＜ドライバ回路の具体的な構成について＞
図５に示すように、ドライバ回路４は、前述したバス調停が可能となるように、オープンドレイン出力の回路構成となっている。ドライバ回路４は、図４に示した構成に加え、ダイオードＤ２、スイッチＳ１、Ｓ２、電流源２１、２２などを備えている。なお、スイッチＳ１、Ｓ２、電流源２１、２２は、駆動回路１２に含まれる。ドライバ回路４の出力段を構成するスイッチング素子１１は、Ｎチャネル型のＭＯＳトランジスタである。

スイッチング素子１１のドレインは、ダイオードＤ２を逆方向に介してバス３に接続され、そのソースは、回路の基準電位である０Ｖとなるグランドに接続されている。ドライバ回路４の外部において、バス３にはダイオードＤ３のカソードが接続されている。ダイオードＤ３のアノードは、プルアップ用の抵抗Ｒ２を介して電源線Ｌ１に接続されている。なお、これらダイオードＤ３および抵抗Ｒ２は、マスター２ｍの場合にだけ設けられるものであり、スレーブ２ｓの場合には設けられていない。

ドライバ回路４には、制御回路６から与えられる送信信号ＴＸと、その反転信号である送信信号ＴＸバーと、が入力されている。なお、図５などでは、送信信号ＴＸバーについて、ＴＸの上に「－」を付して示している。スイッチＳ１の一方の端子は、電源電圧Ｖｂが供給される電源線Ｌ２に接続され、その他方の端子は電流源２１を介してノードＮ１に接続されている。電源電圧Ｖｂは、例えば５Ｖ電源系など＋Ｂ系の電源電圧とは別系統の電源電圧である。なお、電源電圧Ｖｂは、＋Ｂ系の電源電圧であってもよい。スイッチＳ２の一方の端子は、ノードＮ１に接続され、その他方の端子は電流源２２を介してグランドに接続されている。

スイッチＳ１のオンオフは、送信信号ＴＸバーにより制御される。具体的には、スイッチＳ１は、送信信号ＴＸバーがハイレベルのときにオンされるとともに、送信信号ＴＸバーがロウレベルのときにオフされる。また、スイッチＳ２のオンオフは、送信信号ＴＸにより制御される。具体的には、スイッチＳ２は、送信信号ＴＸがハイレベルのときにオンされるとともに、送信信号ＴＸがロウレベルのときにオフされる。このように、スイッチＳ１、Ｓ２は、相補的にオンオフされるようになっている。

上記構成によれば、ノードＮ１の電圧が、前述したようにしてスイッチング素子１１をオン駆動またはオフ駆動するための電圧である入力電圧ＶＣＭ１となる。ノードＮ１は、出力バッファ１３のノードＮｉに接続されている。ノードＮｉは、出力バッファ１３に入力電圧ＶＣＭ１を入力するための入力ノードである。ノードＮｉおよびバス３の間には、コンデンサＣ１および抵抗Ｒ３が直列接続されている。これらコンデンサＣ１および抵抗Ｒ３の直列回路により、フィードバック回路１４が構成されている。

出力バッファ１３は、ノードＮｉ、ノードＮｏ、トランジスタＱ１、Ｑ２、第１電位差発生素子２３、第２電位差発生素子２４、電流源２５、２６およびスイッチＳ３を備えている。トランジスタＱ１は、ＰＮＰ形バイポーラトランジスタである。トランジスタＱ１のベースは、ノードＮ１に接続され、そのコレクタは、グランドに接続されている。トランジスタＱ１のエミッタは、第１電位差発生素子２３および電流源２５を介して電源線Ｌ２に接続されている。このように、トランジスタＱ１は、ノードＮｉおよび第１電位差発生素子２３の間にベース・エミッタ間が接続されたものであり、第１介在素子として機能する。

具体的な構成は後述するが、第１電位差発生素子２３としては、その端子間に、電流源２５が発生する電流に応じた電位差を発生する素子を用いることができる。トランジスタＱ２は、ＮＰＮ形バイポーラトランジスタである。トランジスタＱ２のベースは、第１電位差発生素子２３および電流源２５の相互接続ノードであるノードＮ２に接続され、そのコレクタは、電源線Ｌ２に接続されている。トランジスタＱ２のエミッタは、第２電位差発生素子２４および電流源２６を介してグランドに接続されている。

このように、トランジスタＱ２は、第１電位差発生素子２３および第２電位差発生素子２４の間にベース・エミッタ間が接続されたものであり、第２介在素子として機能する。具体的な構成は後述するが、第２電位差発生素子２４としては、その端子間に、電流源２６が発生する電流に応じた電位差を発生する素子を用いることができる。この場合、第２電位差発生素子２４および電流源２６の相互接続ノードが、出力電圧ＶＣＭ３を出力するための出力ノードであるノードＮｏとなる。

上記構成によれば、第１電位差発生素子２３および第２電位差発生素子２４は、入力ノードＮｉおよび出力ノードＮｏの間に直列に介在するように設けられている。出力ノードＮｏは、スイッチング素子１１の制御端子であるゲートに接続されている。これにより、出力バッファ１３の出力電圧ＶＣＭ３がスイッチング素子１１のゲートに与えられるようになっている。

この場合、出力バッファ１３は、トランジスタＱ１のベース・エミッタ間順方向電圧および第１電位差発生素子２３の端子間に発生する電位差である第１電位差Ｖ１の和と、トランジスタＱ２のベース・エミッタ間順方向電圧および第２電位差発生素子２４の端子間に発生する電位差である第２電位差Ｖ２の和と、が等しくなるように構成されている。本実施形態では、トランジスタＱ１、Ｑ２は、それらのベース・エミッタ間順方向電圧が互いに等しくなるような特性のものが用いられている。

そこで、本実施形態では、出力バッファ１３は、第１電位差発生素子２３の端子間に発生する第１電位差Ｖ１と、第２電位差発生素子２４の端子間に発生する第２電位差Ｖ２と、が等しくなるように構成されている。第１電位差Ｖ１の値は、電流源２５の電流値および第１電位差発生素子２３の特性により定まるとともに、第２電位差Ｖ２の値は、電流源２６の電流値および第２電位差発生素子２４の特性により定まる。そのため、これらの値および特性を最適化することにより、第１電位差Ｖ１と第２電位差Ｖ２とを等しくすることができる。

スイッチＳ３は、第１電位差発生素子２３の端子間に接続されている。スイッチＳ３のオンオフは、送信信号ＴＸにより制御される。具体的には、スイッチＳ３は、送信信号ＴＸがハイレベルのときにオンされるとともに、送信信号ＴＸがロウレベルのときにオフされる。つまり、スイッチＳ３は、第１期間にはオフされるとともに、第２期間にはオンされる。これにより、第１期間にはスイッチＳ３がオフされることにより第１電位差発生素子２３が有効化され、第２期間にはスイッチＳ３がオンされることにより第１電位差発生素子２３が無効化されることになる。

したがって、出力バッファ１３は、第１期間には、スイッチＳ３がオフされることにより、入力電圧ＶＣＭ１に対し、第１電位差Ｖ１を加えるとともに第２電位差Ｖ２を減じた電圧を、出力電圧ＶＣＭ３として出力する。また、出力バッファ１３は、第２期間には、スイッチＳ３がオンされることにより、入力電圧ＶＣＭ１に対し、第２電位差Ｖ２を減じた電圧を、出力電圧として出力するように構成されている。

第１期間におけるノードＮ２の電圧ＶＣＭ２は、下記（１）式により表される。ただし、トランジスタＱ１、Ｑ２のベース・エミッタ間順方向電圧をＶｆとし、第１電位差および第２電位差をＶ１とする。
ＶＣＭ２＝ＶＣＭ１＋Ｖｆ＋Ｖ１ …（１）
第１期間における出力電圧ＶＣＭ３は、下記（２）式により表される。
ＶＣＭ３＝ＶＣＭ２－Ｖｆ－Ｖ１
＝ＶＣＭ１＋Ｖｆ＋Ｖ１－Ｖｆ－Ｖ１＝ＶＣＭ１ …（２）
このように、出力バッファ１３は、第１期間には、入力電圧ＶＣＭ１と同等の電圧値の出力電圧ＶＣＭ３を出力するように構成されている。

第２期間における電圧ＶＣＭ２は、下記（３）式により表される。
ＶＣＭ２＝ＶＣＭ１＋Ｖｆ …（３）
第２期間における出力電圧ＶＣＭ３は、下記（４）式により表される。
ＶＣＭ３＝ＶＣＭ２－Ｖｆ－Ｖ１
＝ＶＣＭ１＋Ｖｆ－Ｖｆ－Ｖ１＝ＶＣＭ１－Ｖ１ …（４）
このように、出力バッファ１３は、第２期間には、入力電圧ＶＣＭ１より第１電位差の値または第２電位差の値だけ低い電圧値の出力電圧ＶＣＭ３を出力するように構成されている。

＜出力バッファの具体的な構成について＞
以下、出力バッファ１３の構成を一層具体化したドライバ回路４の複数の構成例について、図６～図１０を参照して説明する。
［１］第１構成例
図６に示すように、第１構成例の出力バッファ１３では、スイッチＳ３、第１電位差発生素子２３および第２電位差発生素子２４の構成が具体化されている。この場合、スイッチＳ３は、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＱ３およびＰチャネル型ＭＯＳトランジスタであるトランジスタＱ４からなるアナログスイッチとして構成されている。トランジスタＱ３のゲートには送信信号ＴＸバーが与えられ、トランジスタＱ４のゲートには送信信号ＴＸが与えられている。このような構成によっても、スイッチＳ３は、第１期間にオフされるとともに第２期間にオンされるようになる。

また、この場合、第１電位差発生素子２３がダイオードＤ４により構成されるとともに、第２電位差発生素子２４がダイオードＤ５により構成されている。ダイオードＤ４のカソードは、トランジスタＱ１のエミッタに接続され、そのアノードは電流源２５を介して電源線Ｌ２に接続されている。ダイオードＤ５のアノードは、トランジスタＱ２のエミッタに接続され、そのカソードは電流源２６を介してグランドに接続されている。

第１構成例では、ダイオードＤ４、Ｄ５について、それらが搭載される半導体チップ内で隣接配置またはペアレイアウト指示するなどして順方向電圧Ｖｆの特性ばらつきを抑えるようにすることが理想的である。なお、ダイオードＤ４、Ｄ５について、ディスクリート使用して実現せざるを得ない場合、チップレイアウト上、隣接配置が困難となる場合など、電圧Ｖｆの特性ばらつきを抑えることが難しい場合、電流源２５、２６を可変電流源に変更し、それらの電流値を調整することによりダイオードＤ４、Ｄ５の電圧Ｖｆ、ひいては第１電位差および第２電位差を調節可能にすればよい。

［２］第２構成例
図７に示すように、第２構成例の出力バッファ１３では、第１電位差発生素子２３および第２電位差発生素子２４の構成が具体化されている。この場合、第１電位差発生素子２３は、ＰＮＰ形バイポーラトランジスタであるトランジスタＱ５により構成されている。トランジスタＱ５は、そのベース・コレクタ間が接続されている、つまりダイオード接続されている。トランジスタＱ５のコレクタは、トランジスタＱ１のエミッタに接続され、そのエミッタは電流源２５を介して電源線Ｌ２に接続されている。

また、この場合、第２電位差発生素子２４は、ＰＮＰ形バイポーラトランジスタであるトランジスタＱ６により構成されている。トランジスタＱ６は、そのベース・コレクタ間が接続されている、つまりダイオード接続されている。トランジスタＱ６のエミッタは、トランジスタＱ２のエミッタに接続され、そのコレクタは電流源２６を介してグランドに接続されている。

第２構成例では、トランジスタＱ５、Ｑ６について、それらが搭載される半導体チップ内で隣接配置またはペアレイアウト指示するなどしてベース・エミッタ間順方向電圧ＶＢＥの特性ばらつきを抑えるようにすることが理想的である。なお、トランジスタＱ５、Ｑ６について、ディスクリート使用して実現せざるを得ない場合、チップレイアウト上、隣接配置が困難となる場合など、電圧ＶＢＥの特性ばらつきを抑えることが難しい場合、電流源２５、２６を可変電流源に変更し、それらの電流値を調整することによりトランジスタＱ５、Ｑ６の電圧ＶＢＥ、ひいては第１電位差および第２電位差を調節可能にすればよい。なお、トランジスタＱ５、Ｑ６としては、ダイオード接続したＮＰＮ形バイポーラトランジスタを用いることもできる。

［３］第３構成例
図８に示すように、第３構成例の出力バッファ１３では、第１電位差発生素子２３および第２電位差発生素子２４の構成が具体化されている。この場合、第１電位差発生素子２３は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＱ７により構成されている。トランジスタＱ７は、そのゲート・ドレイン間が接続されている、つまりダイオード接続されている。トランジスタＱ７のドレインは、トランジスタＱ１のエミッタに接続され、そのソースは電流源２５を介して電源線Ｌ２に接続されている。

また、この場合、第２電位差発生素子２４は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＱ８により構成されている。トランジスタＱ８は、そのゲート・ドレイン間が接続されている、つまりダイオード接続されている。トランジスタＱ８のソースは、トランジスタＱ２のエミッタに接続され、そのドレインは電流源２６を介してグランドに接続されている。

第３構成例によれば、第１構成例および第２構成例に比べ、回路面積を小さく抑えることができる。また、第３構成例によれば、後述する第４構成例に比べ、特性ばらつきを抑えやすいというメリットがある。第３構成例では、トランジスタＱ７、Ｑ８について、それらが搭載される半導体チップ内で隣接配置またはペアレイアウト指示するなどしてゲート閾値電圧ＶＴの特性ばらつきを抑えるようにすることが理想的である。

なお、トランジスタＱ７、Ｑ８について、ディスクリート使用して実現せざるを得ない場合、チップレイアウト上、隣接配置が困難となる場合など、電圧ＶＴの特性ばらつきを抑えることが難しい場合、電流源２５、２６を可変電流源に変更し、それらの電流値を調整することによりトランジスタＱ７、Ｑ８の電圧ＶＴ、ひいては第１電位差および第２電位差を調節可能にすればよい。なお、トランジスタＱ７、Ｑ８としては、ダイオード接続したＮチャネル型ＭＯＳトランジスタを用いることもできる。

［４］第４構成例
図９に示すように、第４構成例の出力バッファ１３では、第１電位差発生素子２３および第２電位差発生素子２４の構成が具体化されている。この場合、第１電位差発生素子２３は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＱ９のボディダイオードＤ６により構成されている。

トランジスタＱ９は、そのソースがトランジスタＱ１のエミッタに接続され、そのドレインが電流源２５を介して電源線Ｌ２に接続されている。これにより、ボディダイオードＤ６は、そのカソードがトランジスタＱ１のエミッタに接続され、そのアノードが電流源２５を介して電源線Ｌ２に接続されている。トランジスタＱ９のゲートは、電源線Ｌ２に接続されている。これにより、トランジスタＱ９は、オフに固定されている。

また、この場合、第２電位差発生素子２４は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＱ１０のボディダイオードＤ７により構成されている。トランジスタＱ１０は、そのドレインがトランジスタＱ２のエミッタに接続され、そのソースが電流源２６を介してグランドに接続されている。これにより、ボディダイオードＤ７は、そのアノードがトランジスタＱ２のエミッタに接続され、そのカソードが電流源２６を介してグランドに接続されている。トランジスタＱ１０のゲートは、電源線Ｌ２に接続されている。これにより、トランジスタＱ１０は、オフに固定されている。

第４構成例によれば、第１構成例および第２構成例に比べ、回路面積を小さく抑えることができる。第４構成例では、トランジスタＱ９、Ｑ１０について、それらが搭載される半導体チップ内で隣接配置またはペアレイアウト指示するなどしてボディダイオードＤ６、Ｄ７の順方向電圧Ｖｆの特性ばらつきを抑えるようにすることが理想的である。

なお、トランジスタＱ９、Ｑ１０について、ディスクリート使用して実現せざるを得ない場合、チップレイアウト上、隣接配置が困難となる場合など、電圧Ｖｆの特性ばらつきを抑えることが難しい場合、電流源２５、２６を可変電流源に変更し、それらの電流値を調整することによりボディダイオードＤ６、Ｄ７の電圧Ｖｆ、ひいては第１電位差および第２電位差を調節可能にすればよい。なお、トランジスタＱ９、Ｑ１０としては、Ｎチャネル型ＭＯＳトランジスタを用いることもできる。

［５］第５構成例
図１０に示すように、第５構成例の出力バッファ１３では、第１電位差発生素子２３および第２電位差発生素子２４の構成が具体化されている。この場合、第１電位差発生素子２３が抵抗素子Ｒ４により構成されるとともに、第２電位差発生素子２４が抵抗素子Ｒ５により構成されている。抵抗素子Ｒ４の一方の端子は、トランジスタＱ１のエミッタに接続され、その他方の端子は電流源２５を介して電源線Ｌ２に接続されている。抵抗素子Ｒ５の一方の端子は、トランジスタＱ２のエミッタに接続され、その他方の端子は電流源２６を介してグランドに接続されている。抵抗素子Ｒ４、Ｒ５は、互いに同じ抵抗値を有するように設計される。

第５構成例では、抵抗素子Ｒ４、Ｒ５について、それらが搭載される半導体チップ内で隣接配置またはペアレイアウト指示するなどして特性ばらつきを抑えるようにすることが理想的である。なお、抵抗素子Ｒ４、Ｒ５について、ディスクリート使用して実現せざるを得ない場合、チップレイアウト上、隣接配置が困難となる場合、互いに異なる抵抗値のものを使用せざるを得ない場合など、電流源２５、２６を可変電流源に変更し、それらの電流値を調整することにより第１電位差および第２電位差を調節可能にすればよい。

第５構成例によれば、第１～第４構成例に比べ、設計変更が容易であるというメリットがある。すなわち、ダイオード、バイポーラトランジスタ、ＭＯＳトランジスタなどは、下地、つまり拡散層から作成する必要があるが、抵抗素子はアルミ配線などの上地から作成することができる。そのため、下地から作成する必要がある第１～第４構成例に比べ、上地から作成できる第５構成例のほうが、第１電位差および第２電位差の値を修正するなどの設計変更を容易に行うことができる。

このように、スイッチＳ３は、アナログスイッチにより構成することができる。また、第１電位差発生素子２３および第２電位差発生素子２４は、ダイオード、バイポーラトランジスタ、ＭＯＳトランジスタおよび抵抗素子のうちいずれかにより構成することができる。上記した各構成例では、第１電位差発生素子２３および第２電位差発生素子２４は、例えば第１構成例ではいずれもダイオード、第２構成例ではいずれもバイポーラトランジスタ、といったように、いずれも同一の素子により構成されていたが、互いに異なる素子により構成することもできる。

例えば、第１電位差発生素子２３をダイオードにより構成するとともに第２電位差発生素子２４をＭＯＳトランジスタにより構成することが可能である。また、例えば、第１電位差発生素子２３をＭＯＳトランジスタにより構成するとともに第２電位差発生素子２４をバイポーラトランジスタにより構成することが可能である。また、例えば、第１電位差発生素子２３をバイポーラトランジスタにより構成するとともに第２電位差発生素子２４を抵抗素子により構成することが可能である。

次に、上記構成の作用について説明する。
ＣＸＰＩ通信では、マスター２ｍは、他ノードと通信しないときには常にレセッシブ符号を出力しており、レセッシブ符号時の精度の高い１周期の時間が前述したクロックとなる。スレーブ２ｓは、このクロックに同期して動作する。具体的には、スレーブ２ｓは、レシーバ回路５により前述したようにして境界エッジが検出されたタイミング、つまりクロックの立ち下がりエッジが検出されたタイミングに同期して動作する。スレーブ２ｓでは、制御回路６は、境界エッジが検出されると、駆動回路１２に対してロウレベルの送信信号ＴＸを与える。そして、駆動回路１２は、ロウレベルの送信信号ＴＸが与えられるとスイッチング素子１１をオン駆動する。

ただし、上記構成では、バス３上の信号レベルがハイレベルからロウレベルに変化したタイミング、つまりクロックの立ち下がりタイミングである境界エッジからスイッチング素子１１のゲート電圧Ｖｇがゲート閾値電圧Ｖｔに達してスイッチング素子１１がオンする時点までに要する時間である遅延時間が存在する。この遅延時間は、フィルタ回路７での遅延、コンパレータ８での遅延、制御回路６におけるロジック遅延およびドライバ回路４の回路動作に伴う遅延などにより定まる時間となる。このような遅延時間は、ＣＸＰＩの通信プロトコルにより規定された時間を満足する必要がある。上記構成では、レシーバ回路５の前段にノイズ除去用のフィルタ回路７が挿入されており、このようなフィルタ回路が設けられていない構成に比べて遅延時間が長くなる。

図１１は、通信システム１における各部の動作波形を模式的示すタイミングチャートである。図１１において、（ａ）はバス３の信号波形、（ｂ）は各通信装置２、つまり各ノードの受信信号ＲＸの波形、（ｃ）は論理値「０」を出力するスレーブ２ｓの送信信号ＴＸの波形、（ｄ）は論理値「０」を出力するスレーブ２ｓのバス３への出力波形、（ｅ）はバス３の信号波形、（ｆ）は各ノードの受信信号ＲＸの波形、（ｇ）はスイッチング素子１１のゲート電圧Ｖｇ、つまり出力バッファ１３の出力電圧ＶＣＭ３の波形を示している。

なお、図１１（ａ）、（ｂ）では、マスター２ｍが論理値「１」の信号を送信する場合と論理値「０」の信号を送信する場合との両方を表すため、後半部分が破線で示されている。また、図１１（ｅ）、（ｆ）では、スレーブ２ｓが論理値「０」の信号をマスター２ｍの送信信号に被せた場合を示している。図１１に示すように、バス３の信号レベルが閾値ＴＨに達した時点ｔａからスレーブ２ｓのバス３への出力の信号レベルが閾値ＴＨ＿ｄｏｍに達した時点ｔｃまでの期間についてＣＸＰＩの通信プロトコルにより規定された時間Ｔａを満足する必要がある。この場合、閾値ＴＨは、電源電圧Ｖａの電圧値の５０％程度の値であり、閾値ＴＨ＿ｄｏｍは電源電圧Ｖａの電圧値の３０％以下の値である。

このようなことから、通信装置２においてスイッチング素子１１をオン駆動する際、スイッチング素子１１のゲート電圧Ｖｇ、つまり、駆動回路１２が備える出力バッファ１３の出力電圧ＶＣＭ３を出来る限り早くゲート閾値電圧Ｖｔまで立ち上げる必要がある。そこで、この場合、スレーブ２ｓの送信信号ＴＸがロウレベルとなる期間である第１期間、つまり時点ｔｂから時点ｔｄの期間、出力バッファ１３においてスイッチＳ３がオフされる。これにより、時点ｔｂから時点ｔｄの期間、出力バッファ１３は、入力電圧ＶＣＭ１と同等の電圧値の出力電圧ＶＣＭ３をスイッチング素子１１のゲートに出力することが可能となり、その結果、出力遅延を低減することができる。

また、スレーブ２ｓの送信信号ＴＸがハイレベルとなる期間である第２期間、つまり時点ｔｂ以前の期間および時点ｔｄ以降の期間、出力バッファ１３においてスイッチＳ３がオンされる。これにより、時点ｔｂ以前の期間および時点ｔｄ以降の期間、出力バッファ１３は、入力電圧ＶＣＭ１より所定値だけ低い電圧値の出力電圧ＶＣＭ３をスイッチング素子１１のゲートに出力することが可能となり、その結果、ノイズマージンを十分に確保することができる。

以上説明した本実施形態によれば、次のような効果が得られる。
本実施形態のドライバ回路４において、出力バッファ１３は、送信信号ＴＸがバス３の信号レベルをロウレベルにすることを指令する第１期間には入力電圧ＶＣＭ１と同等の電圧値の出力電圧ＶＣＭ３を出力するとともに、送信信号ＴＸがバス３の信号レベルをハイレベルにすることを指令する第２期間には入力電圧ＶＣＭ１より所定値だけ低い電圧値の出力電圧ＶＣＭ３を出力するように構成されている。このような構成によれば、第１期間、つまり駆動回路１２がスイッチング素子１１をオン駆動する期間、出力バッファ１３が入力電圧ＶＣＭ１と同等の電圧値の出力電圧ＶＣＭ３を出力することにより、出力バッファ１３の入力に対する応答について追随性および対称性が良好に維持される。

また、上記構成によれば、第２期間、つまり駆動回路１２がスイッチング素子１１をオフ駆動する期間、出力バッファ１３が入力電圧ＶＣＭ１より所定値だけ低い電圧値の出力電圧ＶＣＭ３を出力することにより、出力電圧ＶＣＭ３をより負側に維持することができ、フィードバック回路１４を介して出力バッファ１３の入力へと伝搬するノイズなどに起因する誤オンの発生を低く抑えることができる。なお、このようにノイズ耐性を良好にすることができる効果は、スイッチング素子１１のゲート閾値電圧Ｖｔが低い値であるほど有益なものとなる。したがって、本実施形態によれば、遅延時間がむやみに長くなることを抑制しつつノイズ耐性を良好に維持することができるという優れた効果が得られる。

このような本実施形態により得られる効果は、図１２に示すシミュレーション結果からも明らかである。なお、図１２において、（ａ）は本実施形態の出力バッファ１３の各部の電圧波形、（ｂ）は本実施形態に対して第１電位差発生素子２３およびスイッチＳ３を省いた構成である比較例における出力バッファ１３の各部の電圧波形を示している。図１２に示すように、比較例では、入力電圧ＶＣＭ１が立ち上がり始める時点ｔｅから入力電圧ＶＣＭ１が第１電位差である電圧Ｖｆ分だけ上昇した時点ｔｆまで出力電圧ＶＣＭ３が立ち上がっていない。つまり、比較例では、出力電圧ＶＣＭ３が立ち上がり始める時点ｔｆは、入力電圧ＶＣＭ１の立ち上がり始める時点ｔｅから電圧Ｖｆ分だけ遅延している。

このようなことから、比較例では、出力バッファ１３の入力電圧ＶＣＭ１に対する出力電圧ＶＣＭ３の応答について、電圧Ｖｆ分だけ追随性および対称性が悪化するため、通信プロトコルにおける遅延規定を満足できなくなるおそれがある。これに対し、本実施形態では、入力電圧ＶＣＭ１が立ち上がり始める時点ｔｅからほとんど遅延なく出力電圧ＶＣＭ３が立ち上がり始めるようになっている。そのため、本実施形態によれば、出力バッファ１３の入力電圧ＶＣＭ１に対する出力電圧ＶＣＭ３の応答について、追随性および対称性が良好に維持されるため、通信プロトコルにおける遅延規定を十分に満足することが可能となる。

また、本実施形態では、第２期間に出力バッファ１３が入力電圧ＶＣＭ１より所定値だけ低い電圧値の出力電圧ＶＣＭ３を出力することにより、スイッチング素子１１をオンからオフに素早く転じさせることが可能となる。つまり、本実施形態によれば、バス３の信号レベルをロウレベルからハイレベルに切り替える際、より素早くハイレベルに切り替えることが可能となり、その結果、通信プロトコルにおける受信ノードがハイレベルを検出するべき時間規定を十分に満足することができる。

出力バッファ１３は、入力ノードＮｉおよび第１電位差発生素子２３の間にベース・エミッタ間が接続されたトランジスタＱ１と、第１電位差発生素子２３および第２電位差発生素子２４の間にベース・エミッタ間が接続されたトランジスタＱ２と、を備え、トランジスタＱ１のベース・エミッタ間順方向電圧および第１電位差の和と、トランジスタＱ２のベース・エミッタ間順方向電圧および第２電位差の和と、が等しくなるように構成されている。また、出力バッファ１３は、第１電位差発生素子２３の端子間に発生する第１電位差と、第２電位差発生素子２４の端子間に発生する第２電位差と、が等しくなるように構成されている。このような構成によれば、第１期間、出力バッファ１３は、入力電圧ＶＣＭ１と同等の電圧値の出力電圧ＶＣＭ３をより確実に出力することが可能となり、入力に対する応答についての追随性および対称性を一層良好なものとすることができる。

このような本実施形態に特有の構成は、通信システム１において用いられる他の通信装置であるスレーブ２ｓに適用することができる。本実施形態に特有の構成をスレーブ２ｓに適用した場合、通信プロトコルにおける遅延規定の満足およびノイズ耐性の向上といった効果を奏することから、特に好適なものとなる。ただし、本実施形態に特有の構成は、通信システム１におけるマスター２ｍに適用することもできる。本実施形態に特有の構成をマスター２ｍに適用した場合においても、高ビットレート通信時には、レセッシブからドミナント状態への遷移を早くすることができるため、プロトコル成立上有利になることから有益なものとなる。

（第２実施形態）
以下、第１実施形態に対しドライバ回路の具体的な構成が変更された第２実施形態について図１３および図１４を参照して説明する。
図１３に示すように、本実施形態の通信装置が備えるドライバ回路３１は、図５に示した第１実施形態のドライバ回路４に対し、駆動回路１２に代えて駆動回路３２を備えている点などが異なっている。

駆動回路３２は、駆動回路１２に対し、スイッチＳ１、Ｓ２および電流源２１、２２に代えてトランジスタＱ３１～Ｑ３４、電流源３３～３５、ダイオードＤ３１およびコンデンサＣ３１を備えている点などが異なっている。トランジスタＱ３１は、Ｎチャネル型のＭＯＳトランジスタであり、そのゲートには送信信号ＴＸが与えられている。トランジスタＱ３１のソースはグランドに接続され、そのドレインはノードＮ３１に接続されている。

トランジスタＱ３２は、Ｎチャネル型のＭＯＳトランジスタであり、そのソースはダイオードＤ３１を順方向に介してグランドに接続されている。トランジスタＱ３２は、いわゆるダイオード接続されており、そのゲートおよびドレインは、共通接続されるとともにノードＮ３１に接続されている。電流源３３は、電源電圧Ｖｂが供給される電源線Ｌ２とノードＮ３１との間に接続されている。トランジスタＱ３３は、ＮＰＮ形のバイポーラトランジスタであり、そのベースはノードＮ３１に接続されている。トランジスタＱ３３のコレクタは電源線Ｌ２に接続され、そのエミッタはノードＮ３２に接続されている。

ノードＮ３２は、出力バッファ１３のノードＮｉに接続されている。トランジスタＱ３４は、Ｐチャネル型のＭＯＳトランジスタであり、そのゲートには送信信号ＴＸが与えられている。トランジスタＱ３４のソースは電源線Ｌ２に接続され、そのドレインは電流源３４を介してノードＮ３２に接続されている。電流源３５は、ノードＮ３２とグランドとの間に接続されている。コンデンサＣ３１は、ノードＮ３２とグランドとの間に接続されている。この場合、コンデンサＣ１、Ｃ３１は、静電容量値が互いに同一のものが用いられている。

本実施形態では、電流源３４は、電流源３５に対して例えば２倍の電流を出力するようになっている。すなわち、電流源３４の電流値Ｉ１と、電流源３５の電流値Ｉ２と、は、例えば下記（５）式に示す関係となっている。
Ｉ１＝２×Ｉ２…（５）

この場合、送信信号ＴＸは、ハイレベルのときにはスイッチング素子１１のオフ駆動を指令するオフ指令となり、ロウレベルのときにはスイッチング素子１１のオン駆動を指令するオン指令となる。また、この場合、送信信号ＴＸのハイレベルは、トランジスタＱ３１をオンするとともにトランジスタＱ３４をオフすることができる電圧値であり、例えば電源電圧Ｖｂと同等の電圧値となっている。また、送信信号ＴＸのロウレベルは、トランジスタＱ３１をオフするとともにトランジスタＱ３４をオンすることができる電圧値であり、例えば０Ｖとなっている。

本実施形態の通信装置には、前述した遅延時間、つまりレシーバ回路５により検出されるエッジからスイッチング素子１１がオンする時点までに要する遅延時間を短縮するための遅延短縮部３６が設けられている。この場合、駆動回路３２のトランジスタＱ３１、Ｑ３２、Ｑ３３、ダイオードＤ３１および電流源３３により、遅延短縮部３６が構成されている。つまり、本実施形態では、遅延短縮部３６は、駆動回路３２に設けられている。

また、この場合、トランジスタＱ３２は、そのゲート閾値電圧Ｖｔ（Ｑ３２）が、スイッチング素子１１がオンに転じるゲート閾値電圧Ｖｔ（１１）に対して所定値αだけ低いものが用いられている。すなわち、ゲート閾値電圧Ｖｔ（Ｑ３２）とゲート閾値電圧Ｖｔ（１１）との関係は、下記（６）式により表される。
Ｖｔ（Ｑ３２）＝Ｖｔ（１１）－α （６）

詳細は後述するが、遅延短縮部３６は、駆動回路３２がスイッチング素子１１をオン駆動するオン期間の開始時点を含む期間に、スイッチング素子１１のゲート電圧が、ゲート閾値電圧Ｖｔ（１１）よりも所定値αだけ低い閾値電圧Ｖｔ（Ｑ３２）まで上昇するように電圧制御を行うことで遅延時間を短縮するようになっている。なお、この場合、スイッチング素子１１のゲート電圧、つまり出力バッファ１３の出力電圧ＶＣＭ３が制御電圧に相当し、ゲート閾値電圧Ｖｔ（Ｑ３２）が第１電圧Ｖ３１に相当する。

また、このような遅延短縮部３６が設けられた駆動回路３２は、上記した電圧制御が行われることによりスイッチング素子１１のゲート電圧がゲート閾値電圧Ｖｔ（Ｑ３２）まで上昇した後、スイッチング素子１１のゲートに一定の電流を供給する定電流制御を行うようになっている。

次に、上記構成の作用について図１４のタイミングチャートに基づいて説明する。
なお、図１４などでは、マスター２ｍにおける送信信号ＴＸを送信信号ＴＸＭと称し、スレーブ２ｓにおける送信信号ＴＸを送信信号ＴＸＳと称し、スイッチング素子１１のゲート電圧をＶｇと称し、スイッチング素子１１の閾値電圧Ｖｔ（１１）をＶｔと称している。また、図１４などのタイミングチャートでは、２値の信号について、ロウレベルを「Ｌ」と称し、ハイレベルを「Ｈ」と称している。

この場合、送信信号ＴＸＭがハイレベルからロウレベルに転じる時点ｔ１がクロックの立ち下がりであり、境界エッジに相当する。時点ｔ１以前の期間、送信信号ＴＸＳはハイレベルとなっている。このような期間、駆動回路３２は、スイッチング素子１１をオフ駆動する。駆動回路３２がスイッチング素子１１をオフ駆動するオフ期間における各部の動作は、次のようなものとなる。

すなわち、送信信号ＴＸＳがハイレベルであることから、トランジスタＱ３１がオンするとともにトランジスタＱ３４がオフする。トランジスタＱ３４がオフすることから、電流源３５の電流によりスイッチング素子１１のゲート・ソース間容量が放電されることでゲート電圧Ｖｇが低下してスイッチング素子１１がオフする。そのため、時点ｔ１以前の期間、バス３の信号レベルはハイレベルに維持されている。また、トランジスタＱ３１がオンすることから、トランジスタＱ３２、Ｑ３３がオフする。そのため、遅延短縮部３６は、ノードＮｉの電圧ひいてはスイッチング素子１１のゲート電圧Ｖｇに何ら影響を及ぼさない。

時点ｔ１において送信信号ＴＸＭがロウレベルに転じた後、バス３の信号レベルが低下して閾値ＴＨに達した時点ｔ２において、レシーバ回路５により境界エッジが検出される。なお、時点ｔ１から時点ｔ２までの時間には、マスター２ｍ側での信号出力に関する遅延、フィルタ回路７およびコンパレータ８による遅延時間などが含まれる。このように境界エッジが検出されると、制御回路６は、送信信号ＴＸＳをハイレベルからロウレベルに転じさせる。なお、時点ｔ２から送信信号ＴＸＳがロウレベルに転じる時点ｔ３までの時間には、制御回路６によるロジック遅延などが含まれる。

時点ｔ３以降の期間、送信信号ＴＸＳはロウレベルとなる。このような期間、駆動回路３２は、スイッチング素子１１をオン駆動する。駆動回路３２がスイッチング素子１１をオン駆動するオン期間における各部の動作は、次のようなものとなる。すなわち、送信信号ＴＸＳがロウレベルであることから、トランジスタＱ３１がオフするとともにトランジスタＱ３４がオンする。トランジスタＱ３１がオフすることから、トランジスタＱ３２、Ｑ３３がオンする。トランジスタＱ３２がオンすることから、電源線Ｌ２から電流源３３、トランジスタＱ３２およびダイオードＤ３１を介してグランドへと電流が流れる。
これにより、ノードＮ３１の電圧ＶＮ３１は、下記（７）式により表される電圧となる。ただし、ダイオードＤ３１の順方向電圧をＶｆとする。
ＶＮ３１＝Ｖｔ（Ｑ３２）＋Ｖｆ …（７）

また、トランジスタＱ３３がオンすることから、トランジスタＱ３３のエミッタ電圧、つまりノードＮ３２の電圧ＶＮ３２は、下記（８）式により表される電圧となる。ただし、トランジスタＱ３３のベース・エミッタ間電圧Ｖｂｅが、ダイオードＤ３１の順方向電圧Ｖｆと同程度の電圧であるものとする。なお、電圧ＶＮ３２は、出力バッファ１３の入力電圧ＶＣＭ１に相当する。
ＶＮ３２＝Ｖｔ（Ｑ３２）＝Ｖｔ（１１）－α …（８）

上記構成では、スイッチング素子１１のゲート電圧Ｖｇは、電圧ＶＮ３２と同等の電圧となる。そのため、スイッチング素子１１のゲート電圧Ｖｇは、時点ｔ３から僅かな時間が経過した時点ｔ４において、０Ｖから「Ｖｔ－α」へと急峻に上昇する。なお、時点ｔ３から時点ｔ４までの時間には、各トランジスタの動作に伴う遅延時間などが含まれる。

この場合、トランジスタＱ３４がオンしていることから、スイッチング素子１１のゲートに向けて、電流源３４の出力電流と電流源３５の出力電流との差に相当する電流値Ｉ２の電流が供給されることになる。そのため、上述した電圧制御が行われることによりスイッチング素子１１のゲート電圧Ｖｇが「Ｖｔ－α」まで上昇した後、スイッチング素子１１のゲートに対して一定の電流が供給される定電流制御が行われる。

このような定電流制御が行われることにより、スイッチング素子１１のゲート電圧Ｖｇは、時点ｔ４から僅かな時間が経過した時点ｔ５から一定の傾きで比較的緩やかに上昇する。このときのゲート電圧Ｖｇの上昇の傾きは、電流源３４、３５の各電流値Ｉ１、Ｉ２およびコンデンサＣ１、Ｃ３１の静電容量値などにより定まる。そして、スイッチング素子１１のゲート電圧Ｖｇがゲート閾値電圧Ｖｔに達した時点ｔ６において、スイッチング素子１１がオンする。

以上説明した本実施形態によれば、第１実施形態と同様の効果が得られるとともに、さらに次のような効果が得られる。すなわち、本実施形態の通信装置は、境界エッジからスイッチング素子１１がオンする時点までに要する遅延時間を短縮する遅延短縮部３６を備えている。このような構成によれば、遅延時間を短縮することが可能となり、本実施形態の構成のようにレシーバ回路５の前段にフィルタ回路７を挿入するような場合であっても、通信プロトコルを十分に満足することができる。

この場合、遅延短縮部３６は、ドライバ回路４の駆動回路３２に設けられたものであり、駆動回路３２がスイッチング素子１１をオン駆動するオン期間の開始時点を含む期間に、スイッチング素子１１のゲート電圧が、ゲート閾値電圧Ｖｔよりも所定値αだけ低い第１電圧Ｖ３１まで上昇するように電圧制御を行うことで遅延時間を短縮する。以下、このような本実施形態による遅延時間の短縮効果について、スイッチング素子１１をオン期間を通じて定電流駆動によりオン駆動するような従来構成に相当する比較例と比較しながら説明する。

比較例では、図１４に一点鎖線で示すように、スイッチング素子１１のゲート電圧は、本実施形態においてゲート電圧が上昇を開始する時点ｔ４よりも後の時点ｔ６付近から一定の傾きで比較的緩やかに上昇する。このように、比較例では、スイッチング素子１１のゲート電圧が、オン期間を通じて一定の傾きで比較的緩やかに上昇するため、ゲート電圧がゲート閾値電圧Ｖｔに達してスイッチング素子１１がオンに転じるまでには、比較的長い時間を要することになる。

そのため、比較例では、駆動回路３２の動作に起因する遅延時間は、時点ｔ１から時点ｔ７までの時間となり、本実施形態における遅延時間である時点ｔ１から時点ｔ６までの時間に比べて長い時間となる。これに対し、本実施形態では、前述した電圧制御が行われることにより、スイッチング素子１１のゲート電圧は、オン期間の開始時点を含む期間に第１電圧Ｖ３１まで比較的急峻に一度に上昇する。

そして、本実施形態では、このような電圧制御を行うことによりゲート電圧が第１電圧Ｖ３１まで上昇した後は、定電流制御が行われることにより、ゲート電圧がゲート閾値電圧Ｖｔに達してスイッチング素子１１がオンに転じる。このような本実施形態によれば、比較例に比べ、少なくともスイッチング素子１１のゲート電圧が第１電圧Ｖ３１まで一度に上昇される分だけ、スイッチング素子１１のターンオン時間、つまり駆動回路３２の動作に起因する遅延時間が短縮される。

また、本実施形態の駆動回路３２は、上述したように電圧制御を行うことによりスイッチング素子１１のゲート電圧が第１電圧Ｖ３１まで上昇した後、スイッチング素子１１のゲートに一定の電流を供給する定電流制御を行う。このような構成によれば、スイッチング素子１１のゲート電圧は、第１電圧Ｖ３１まで上昇した後は、一定の傾きで比較的緩やかに上昇してゲート閾値電圧Ｖｔに達することになる。

ゲート電圧が急峻に上昇してゲート閾値電圧Ｖｔに達してスイッチング素子１１がオンされると、そのオン動作に伴うエミッションノイズの悪化が懸念される。しかし、上記構成によれば、ゲート電圧が比較的緩やかに上昇してゲート閾値電圧Ｖｔに達してスイッチング素子１１がオンされる。そのため、本実施形態によれば、駆動回路３２の動作に起因する遅延時間を短縮しつつ、このようなエミッションノイズ悪化のリスクを軽減することができる。

（第３実施形態）
以下、第１実施形態に対しドライバ回路および制御回路の具体的な構成が変更された第５実施形態について図１５～図１７を参照して説明する。
図１５に示すように、本実施形態の通信装置が備えるドライバ回路４１は、図１３に示した第２実施形態のドライバ回路３１に対し、駆動回路３２に代えて駆動回路４２を備えている点などが異なっている。

駆動回路４２は、駆動回路３２に対し、遅延短縮部３６が省かれている点、トランジスタＱ３４に代えてスイッチＳ４１を備えている点などが異なっている。スイッチＳ４１の一方の端子は電源線Ｌ２に接続され、その他方の端子は電流源３４を介してノードＮ３２に接続されている。スイッチＳ４１のオンオフは、送信信号ＴＸにより制御される。スイッチＳ４１は、送信信号ＴＸがハイレベルのときにオフされるとともに、送信信号ＴＸがロウレベルのときにオンされる。

スイッチＳ４１は、例えばＭＯＳトランジスタなどの半導体スイッチング素子を用いて構成することができる。この場合、電流源３５は、その動作を停止することができる構成となっている。具体的には、電流源３５は、後述するカット信号ＰＳＣＭがハイレベルである期間には動作を停止するとともに、カット信号ＰＳＣＭがロウレベルである期間には動作を実行するようになっている。

図１６に示すように、本実施形態の通信装置が備える制御回路４３は、学習制御部４４、予測制御部４５および先出し制御部４６としての機能を備えている。学習制御部４４は、エッジ検出回路として機能するレシーバ回路５による境界エッジの検出結果に基づいて境界エッジの周期を学習する学習制御を実行する。この場合、学習制御部４４は、１ビットレートを計測するハードウェアタイマカウンタであるカウンタ４４ａを備えている。カウンタ４４ａは、境界エッジが検出された時点から次に境界エッジが検出される時点までカウント動作を実行する。

具体的には、カウンタ４４ａは、境界エッジが検出された時点でカウント動作を開始し、以降は、境界エッジが検出される時点毎にカウント値をクリアした後にカウント動作を再開する。学習制御部４４は、カウンタ４４ａのカウント値に基づいて境界エッジの周期を学習する。すなわち、学習制御部４４は、カウンタ４４ａがクリアされるときのカウント値を境界エッジの周期の学習値として毎回学習する。このような学習値は、ビットレートが一定であることから、一定の値を示すことになる。例えばビットレートが２０ｋｂｐｓであり且つカウンタ４４ａが４．５ＭＨｚのシステムクロックで動作する場合、学習値は「２２５」で一定となる。

予測制御部４５は、学習制御部４４が学習制御を実行することにより学習された境界エッジの周期に基づいて、次回の境界エッジが検出されるタイミングを予測する予測制御を実行する。具体的には、予測制御部４５は、学習制御により学習された学習値およびカウンタ４４ａの現在のカウント値に基づいて次回の境界エッジが検出されるタイミングを予測することができる。

先出し制御部４６は、予測制御部４５が予測制御を実行することにより予測されたタイミングよりも前の時点において駆動回路４２に対してオン指令、つまりロウレベルの送信信号ＴＸを与える先出し制御を実行する。具体的には、先出し制御部４６は、カウンタ４４ａのカウント値が学習値に一致する時点よりも所定のクロック数だけ前の時点においてロウレベルの送信信号ＴＸの出力を開始する。

例えばビットレートおよびシステムクロックが前述したような条件である場合、先出し制御部４６は、カウンタ４４ａのカウント値が「２２０」でカウンタマッチしたときにロウレベルの送信信号ＴＸの出力を開始するようになっている。なお、上記所定のクロック数の設定、つまり予測されたタイミングよりもどれだけ前の時点において出力を開始するかの設定については、各種の仕様などに応じて適宜変更および調整することができる。

詳細は後述するが、学習制御部４４、予測制御部４５および先出し制御部４６により上述した各制御が実行されることにより、境界エッジからスイッチング素子１１がオンする時点までに要する遅延時間が短縮される。つまり、この場合、学習制御部４４、予測制御部４５および先出し制御部４６により、遅延短縮部４７が構成されている。このように、本実施形態では、遅延短縮部４７は、制御回路４３に設けられている。

制御回路４３は、前述したカット信号ＰＳＣＭを生成する。カット信号ＰＳＣＭは、先出し制御が実行されることによりロウレベルの送信信号ＴＸの出力が開始される時点から予測制御により予測された次回の境界エッジが検出されるタイミングまでの期間である先出し期間においてハイレベルとなるとともに、その他の期間においてロウレベルとなる。

次に、上記構成の作用について図１７のタイミングチャートに基づいて説明する。
この場合、駆動回路４２がスイッチング素子１１をオフ駆動するオフ期間における各部の動作は、次のようなものとなる。すなわち、送信信号ＴＸＳがハイレベルであることから、スイッチＳ４１がオフする。これにより、電流源３５の電流によりスイッチング素子１１のゲート・ソース間容量が放電されることでゲート電圧Ｖｇが低下してスイッチング素子１１がオフする。

この場合、制御回路４３は、前述した各制御を実行することにより、第２実施形態の制御回路６が送信信号ＴＸＳをハイレベルからロウレベルに転じさせる時点ｔ３よりも前の時点ｔ５１において、送信信号ＴＸＳをハイレベルからロウレベルに転じさせる。時点ｔ５１以降の期間、送信信号ＴＸＳがロウレベルとなる。このような期間、駆動回路４２は、スイッチング素子１１をオン駆動する。駆動回路４２がスイッチング素子１１をオン駆動するオン期間における各部の動作は、次のようなものとなる。

すなわち、送信信号ＴＸＳがロウレベルであることから、スイッチＳ４１がオンする。また、時点ｔ５１から時点ｔ３の先出し期間には、カット信号ＰＳＣＭがハイレベルとなる。そのため、先出し期間、電流源３４の出力電流は、コンデンサＣ１、Ｃ３１のそれぞれを充電するように分岐して流れる。その後、時点ｔ３においてカット信号ＰＳＣＭがロウレベルに転じると、スイッチング素子１１のゲートに向けて、電流源３４の出力電流と電流源３５の出力電流との差に相当する電流値Ｉ２の電流が供給されることになる。

このような定電流制御が行われることにより、スイッチング素子１１のゲート電圧Ｖｇは、時点ｔ５１から僅かな時間が経過した時点ｔ５２から一定の傾きで比較的緩やかに上昇する。このときのゲート電圧Ｖｇの上昇の傾きは、電流源３４、３５の各電流値Ｉ１、Ｉ２およびコンデンサＣ１、Ｃ３１の静電容量値などにより定まる。そして、スイッチング素子１１のゲート電圧Ｖｇがゲート閾値電圧Ｖｔに達した時点ｔ５３において、スイッチング素子１１がオンする。

以上説明した本実施形態によっても、境界エッジからスイッチング素子１１がオンする時点までに要する遅延時間を短縮する遅延短縮部４７を備えているため、第２実施形態と同様の効果が得られる。この場合、制御回路４３に設けられた遅延短縮部４７が、各種の制御を実行することにより、送信信号ＴＸを従来構成に相当する第２実施形態において説明した比較例よりも前倒ししたタイミングでロウレベルに切り替えるようになっている。そのため、本実施形態によれば、送信信号ＴＸを前倒しするタイミングの設定によって、駆動回路４２の動作に起因する遅延時間だけでなく、制御回路４３におけるロジック遅延、フィルタ回路７での遅延、コンパレータ８での遅延なども含めた総合的な遅延時間を大幅に短縮することが可能となる。

本実施形態の駆動回路４２は、第２実施形態において説明した比較例と同様、スイッチング素子１１をオン期間を通じて定電流駆動によりオン駆動する構成となっている。そのため、本実施形態では、ゲート電圧が比較的緩やかに上昇してゲート閾値電圧Ｖｔに達してスイッチング素子１１がオンされる。したがって、本実施形態によれば、スイッチング素子１１のオン動作に伴うエミッションノイズ悪化のリスクを軽減することができる。

（第４実施形態）
以下、第４実施形態について図１８および図１９を参照して説明する。
図１８に示すように、本実施形態の通信装置５１は、第２実施形態において説明したドライバ回路３１、第３実施形態において説明した制御回路４３およびレシーバ回路５を備えている。つまり、本実施形態では、駆動回路３２および制御回路４３の双方に、エッジからスイッチング素子１１がオンする時点までに要する遅延時間を短縮する遅延短縮部が設けられている。この場合、駆動回路３２に設けられた遅延短縮部３６が第１遅延短縮部として機能するとともに、制御回路４３に設けられた遅延短縮部４７が第２遅延短縮部として機能する。

次に、上記構成の作用について図１９のタイミングチャートに基づいて説明する。
この場合、駆動回路３２がスイッチング素子１１をオフ駆動するオフ期間における各部の動作は、第２実施形態において説明した動作と同様の動作となる。また、この場合、制御回路４３は、前述した各制御を実行することにより、第２実施形態の制御回路６が送信信号ＴＸＳをハイレベルからロウレベルに転じさせる時点ｔ３よりも前の時点ｔ６１において、送信信号ＴＸＳをハイレベルからロウレベルに転じさせる。時点ｔ６１以降の期間、送信信号ＴＸＳがロウレベルとなる。このような期間、駆動回路３２は、スイッチング素子１１をオン駆動する。駆動回路３２がスイッチング素子１１をオン駆動するオン期間における各部の動作は、次のようなものとなる。

すなわち、送信信号ＴＸＳがロウレベルであることから、トランジスタＱ３１がオフするとともにトランジスタＱ３４がオンする。トランジスタＱ３１がオフすることから、トランジスタＱ３２、Ｑ３３がオンする。トランジスタＱ３２がオンすることから、電源線Ｌ２から電流源３３、トランジスタＱ３２およびダイオードＤ３１を介してグランドへと電流が流れる。

これにより、ノードＮ３１の電圧ＶＮ３１は、前述した（７）式により表される電圧となる。また、トランジスタＱ３３がオンすることから、トランジスタＱ３３のエミッタ電圧、つまりノードＮ３２の電圧ＶＮ３２は、前述した（８）式により表される電圧となる。上記構成では、スイッチング素子１１のゲート電圧Ｖｇは、電圧ＶＮ３２と同等の電圧となる。そのため、スイッチング素子１１のゲート電圧Ｖｇは、時点ｔ６１において、０Ｖから「Ｖｔ－α」へと急峻に上昇する。

この場合、トランジスタＱ３４がオンしていることから、スイッチング素子１１のゲートに向けて、電流源３４の出力電流と電流源３５の出力電流との差に相当する電流値Ｉ２の電流が供給されることになる。そのため、上述した電圧制御が行われることによりスイッチング素子１１のゲート電圧Ｖｇが「Ｖｔ－α」まで上昇した後、スイッチング素子１１のゲートに対して一定の電流が供給される定電流制御が行われる。

このような定電流制御が行われることにより、スイッチング素子１１のゲート電圧Ｖｇは、時点ｔ６１から僅かな時間が経過した時点ｔ６２から一定の傾きで比較的緩やかに上昇する。このときのゲート電圧Ｖｇの上昇の傾きは、電流源３４、３５の各電流値Ｉ１、Ｉ２およびコンデンサＣ１、Ｃ３１の静電容量値などにより定まる。そして、スイッチング素子１１のゲート電圧Ｖｇがゲート閾値電圧Ｖｔに達した時点ｔ６３において、スイッチング素子１１がオンする。

以上説明した本実施形態によれば、境界エッジからスイッチング素子１１がオンする時点までに要する遅延時間を短縮する遅延短縮部として、第２実施形態と同様の遅延短縮部３６および第３実施形態と同様の遅延短縮部４７を備えているため、第２実施形態および第３実施形態と同様の効果が得られる。しかも、この場合、ゲート電圧がゲート閾値電圧Ｖｔに達してスイッチング素子１１がオンに転じる時点ｔ６３は、第２実施形態で説明した比較例においてスイッチング素子１１がオンに転じる時点ｔ７はもちろん、第３実施形態においてスイッチング素子１１がオンに転じる時点ｔ５３よりも前の時点となっている。したがって、本実施形態によれば、第２実施形態および第３実施形態に比べ、さらに遅延時間の短縮を図ることができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。

本発明は、上記各実施形態において例示したＣＸＰＩ通信を行う通信装置２、５１などに限らず、伝送路を介してデータを送受信する複数の通信装置のうちいずれか一つの通信装置の通信に同期して他の通信装置が送信を行う通信システムにおいて用いられる通信装置全般に適用することができる。例えば、本発明は、ＬＩＮ通信を行う通信装置に適用することもできる。また、本発明を適用した通信装置によれば、ＬＩＮおよびＣＸＰＩの共用化を図ることもできる。なお、ＬＩＮとは、Local Interconnect Networkの略称である。

ドライバ回路４などの出力段に設けられるスイッチング素子としては、スイッチング素子１１のようなＭＯＳトランジスタに限らずともよく、例えば、バイポーラトランジスタ、ＧａＡｓ－ＭＥＳＦＥＴなど、各種の半導体スイッチング素子を用いることができる。

第１介在素子としては、入力ノードＮｉおよび第１電位差発生素子２３の間にゲート・ソース間が接続されたＰチャネル型ＭＯＳトランジスタを用いることができる。また、第２介在素子としては、第１電位差発生素子２３および第２電位差発生素子２４の間にゲート・ソース間が接続されたＮチャネル型ＭＯＳトランジスタを用いることができる。第１介在素子および第２介在素子として上記したＭＯＳトランジスタを用いる場合、第１介在素子のゲート閾値電圧および第１電位差の和と、第２介在素子のゲート閾値電圧および第２電位差の和と、が等しくなるように構成すればよい。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

１…通信システム、２、２ａ、２ｂ、２ｃ、５１…通信装置、３…バス、４、３１、４１…ドライバ回路、５…レシーバ回路、６、４３…制御回路、１１…スイッチング素子、１２、３２…駆動回路、１３…出力バッファ、１４…フィードバック回路、２３…第１電位差発生素子、２４…第２電位差発生素子、３６、４７…遅延短縮部、Ｄ４、Ｄ５…ダイオード、Ｑ１…トランジスタ、Ｑ２…トランジスタ、Ｑ５、Ｑ６…トランジスタ、Ｑ７、Ｑ８…トランジスタ、Ｑ９、Ｑ１０…トランジスタ、Ｓ３…スイッチ、Ｒ４、Ｒ５…抵抗素子。

Claims (10)

1. 伝送路を介してデータを送受信する複数の通信装置のうちいずれか一つの通信装置の通信に同期して他の通信装置が送信を行う通信システムにおいて用いられる前記通信装置であって、
   前記伝送路上で優位な信号レベルを優位レベルとし、劣位な信号レベルを劣位レベルとしたとき、
   オンすることにより前記伝送路の信号レベルを前記優位レベルとすることができるスイッチング素子（１１）と、
   前記伝送路の信号レベルを前記優位レベルまたは前記劣位レベルのいずれにするかを指令する指令信号を生成する制御回路（６、４３）と、
   前記指令信号が前記伝送路の信号レベルを前記優位レベルにすることを指令する第１期間に前記スイッチング素子をオン駆動するとともに、前記指令信号が前記伝送路の信号レベルを前記劣位レベルにすることを指令する第２期間に前記スイッチング素子をオフ駆動する駆動回路（１２、３２）と、
   を備え、
   前記駆動回路は、
   前記スイッチング素子をオン駆動またはオフ駆動するための電圧を入力し、その入力した電圧である入力電圧に応じた出力電圧を前記スイッチング素子の制御端子へと出力する出力バッファ（１３）と、
   前記伝送路の信号を前記出力バッファの入力にフィードバックするフィードバック回路（１４）と、
   を備え、
   前記出力バッファは、前記第１期間には前記入力電圧と同等の電圧値の前記出力電圧を出力するとともに、前記第２期間には前記入力電圧より所定値だけ低い電圧値の前記出力電圧を出力するように構成されている通信装置。
2. 前記出力バッファは、
   前記入力電圧を入力するための入力ノード（Ｎｉ）と、
   前記出力電圧を出力するための出力ノード（Ｎｏ）と、
   前記入力ノードおよび前記出力ノードの間に直列に介在するように設けられた電位差を発生する第１電位差発生素子（２３）および第２電位差発生素子（２４）と、
   前記第１電位差発生素子の端子間に接続されたスイッチ（Ｓ３）と、
   を備え、
   前記第１期間には、前記スイッチがオフされることにより、前記入力電圧に対し、前記第１電位差発生素子の端子間に発生する電位差である第１電位差を加えるとともに前記第２電位差発生素子の端子間に発生する電位差である第２電位差を減じた電圧を、前記出力電圧として出力し、
   前記第２期間には、前記スイッチがオンされることにより、前記入力電圧に対し、前記第２電位差を減じた電圧を、前記出力電圧として出力するように構成されている請求項１に記載の通信装置。
3. 前記出力バッファは、
   前記入力ノードおよび前記第１電位差発生素子の間にベース・エミッタ間が接続されたＰＮＰ形バイポーラトランジスタまたはゲート・ソース間が接続されたＰチャネル型ＭＯＳトランジスタである第１介在素子（Ｑ１）と、
   前記第１電位差発生素子および前記第２電位差発生素子の間にベース・エミッタ間が接続されたＮＰＮ形バイポーラトランジスタまたはゲート・ソース間が接続されたＮチャネル型ＭＯＳトランジスタである第２介在素子（Ｑ２）と、
   を備え、
   前記第１介在素子のベース・エミッタ間順方向電圧またはゲート閾値電圧および前記第１電位差の和と、前記第２介在素子のベース・エミッタ間順方向電圧またはゲート閾値電圧および前記第２電位差の和と、が等しくなるように構成されている請求項１または２に記載の通信装置。
4. 前記出力バッファは、前記第１電位差発生素子の端子間に発生する前記第１電位差と、前記第２電位差発生素子の端子間に発生する前記第２電位差と、が等しくなるように構成されている請求項１から３のいずれか一項に記載の通信装置。
5. 前記第１電位差発生素子および前記第２電位差発生素子は、ダイオード（Ｄ４、Ｄ５）、バイポーラトランジスタ（Ｑ５、Ｑ６）、ＭＯＳトランジスタ（Ｑ７、Ｑ８、Ｑ９、Ｑ１０）および抵抗素子（Ｒ４、Ｒ５）のうちいずれかにより構成されている請求項１から４のいずれか一項に記載の通信装置。
6. 前記通信システムにおいて用いられる前記他の通信装置に適用される請求項１から５のいずれか一項に記載の通信装置。
7. さらに、前記伝送路の信号レベルが前記劣位レベルから前記優位レベルに変化するエッジを検出するエッジ検出回路（５）を備え、
   前記駆動回路（３２）および前記制御回路（４３）のうち少なくとも一方には、前記エッジから前記スイッチング素子がオンする時点までに要する遅延時間を短縮する遅延短縮部（３６、４７）が設けられている請求項１から６のいずれか一項に記載の通信装置。
8. 前記遅延短縮部（３６）は、
   前記駆動回路（３２）に設けられたものであり、
   前記駆動回路が前記スイッチング素子をオン駆動するオン期間の開始時点を含む期間に、前記スイッチング素子の制御端子の電圧である制御電圧が、前記スイッチング素子がオンに転じる閾値電圧よりも所定値だけ低い第１電圧まで上昇するように電圧制御を行うことで前記遅延時間を短縮するようになっており、
   前記駆動回路は、
   前記電圧制御を行うことにより前記制御電圧が前記第１電圧まで上昇した後、前記スイッチング素子の制御端子に一定の電流を供給する定電流制御を行う請求項７に記載の通信装置。
9. 前記遅延短縮部（４７）は、
   前記制御回路（４３）に設けられたものであり、
   前記エッジ検出回路による検出結果に基づいて前記エッジの周期を学習する学習制御と、
   前記学習制御により学習された前記エッジの周期に基づいて、次回の前記エッジが検出されるタイミングを予測する予測制御と、
   前記予測制御により予測されたタイミングよりも前の時点において前記駆動回路に対して前記伝送路の信号レベルを前記優位レベルにすることを指令する前記指令信号を与える先出し制御と、
   を実行することにより前記遅延時間を短縮する請求項７に記載の通信装置。
10. 前記遅延短縮部は、前記駆動回路（３２）に設けられた第１遅延短縮部（３６）および前記制御回路（４３）に設けられた第２遅延短縮部（４７）を備え、
    前記第１遅延短縮部は、前記駆動回路が前記スイッチング素子をオン駆動するオン期間の開始時点を含む期間に、前記スイッチング素子の制御端子の電圧である制御電圧が、前記スイッチング素子がオンに転じる閾値電圧よりも所定値だけ低い第１電圧まで上昇するように電圧制御を行うことで前記遅延時間を短縮するようになっており、
    前記駆動回路は、
    前記電圧制御を行うことにより前記制御電圧が前記第１電圧まで上昇した後、前記スイッチング素子の制御端子に一定の電流を供給する定電流制御を行い、
    前記第２遅延短縮部は、
    前記エッジ検出回路による検出結果に基づいて前記エッジの周期を学習する学習制御と、
    前記学習制御により学習された前記エッジの周期に基づいて、次回の前記エッジが検出されるタイミングを予測する予測制御と、
    前記予測制御により予測されたタイミングよりも前の時点において前記駆動回路に対して前記伝送路の信号レベルを前記優位レベルにすることを指令する前記指令信号を与える先出し制御と、
    を実行することにより前記遅延時間を短縮する請求項７に記載の通信装置。

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