CN109565278A - 电压模式驱动器的阻抗和摆幅控制 - Google Patents

Abstract

一种驱动电路，包括并联耦接在差分输入(Inn、Inp)和差分输出(Txn、Txp)之间并具有第一公共节点(V_refp)和第二公共节点(V_refn)的多个输出电路(208)。所述多个输出电路中的每个包括耦接在所述差分输入和所述差分输出之间的反相器对(M_p1、M_p2和M_n1、M_n2)和电阻器对(R_p、R_n)的串联组合；所述反相器对的第一源极端子耦接至所述第一公共节点；且所述反相器对的第二源极端子耦接至所述第二公共节点。所述驱动电路还包括第一电压调节器(210₁)、第二电压调节器(210₂)以及电流补偿电路(206)，所述第一电压调节器具有耦接至所述多个输出电路的第一公共节点的输出，所述第二电压调节器具有耦接至所述多个电路的第二公共节点的输出，所述电流补偿电路耦接在所述第一电压调节器和所述第二电压调节器的输出之间。

Description

电压模式驱动器的阻抗和摆幅控制

技术领域

本发明公开的示例大体涉及电子电路，更具体来讲，涉及电压模式驱动器的阻抗和摆幅控制。

背景技术

在串行通信系统中，发送器消耗了大部分总功率，发送器必须在低阻抗信道上提供足够的信号摆幅，同时保持适当的源终端。此外，发送器通常包括均衡以补偿信道中与频率相关的损耗。发送器中的驱动电路通常消耗发送器的大部分功率。驱动电路可实现为电流模式驱动器或电压模式驱动器。已知电压模式驱动器与电流模式驱动器相比消耗更少的功率。例如，电压模式驱动器可消耗比电流模式驱动器少四倍的直流(DC)功率，以提供相同的输出摆幅。

用于发送器的电压模式驱动器需要摆幅和阻抗控制，使得摆幅和共模/差模反射损耗(return loss)在规格范围内。一种用于驱动电路中的输出信号摆幅控制的技术是使用单个电压调节器来生成设定电压摆幅的参考电压。但是，使用单个调节器时，共模会随着驱动电路的输出摆幅的变化而发生移动。共模的这种移动会导致反射损耗超过规格。

发明内容

本公开描述了用于电压模式驱动器的阻抗和摆幅控制的技术。在一个示例中，一种驱动电路，包括并联耦接在差分输入和差分输出之间并具有第一公共节点和第二公共节点的多个输出电路。所述多个输出电路中的每个包括耦接在所述差分输入和所述差分输出之间的反相器对和电阻器对的串联组合；所述反相器对的第一源极端子耦接至所述第一公共节点；且所述反相器对的第二源极端子耦接至所述第二公共节点。所述驱动电路还包括第一电压调节器、第二电压调节器以及电流补偿电路，所述第一电压调节器具有耦接至所述多个输出电路的第一公共节点的输出，所述第二电压调节器具有耦接至所述多个电路的第二公共节点的输出，所述电流补偿电路耦接在所述第一电压调节器和所述第二电压调节器的输出之间。

在另一个示例中，一种驱动电路，包括并联耦接在差分输入和差分输出之间并具有第一公共节点和第二公共节点的多个输出电路。所述多个输出电路中的每个包括耦接在所述差分输入和所述差分输出之间的使能电路对、反相器对和电阻器对的串联组合；第一晶体管，所述第一晶体管耦接在所述第一公共节点和所述反相器对的第一源极端子之间；以及第二晶体管，所述第二晶体管耦接在所述第二公共节点和所述反相器对的第二源极端子之间。所述驱动电路还包括串联耦接在所述第一和所述第二公共节点之间的第一和第二复制输出电路；控制电路，所述控制电路耦接至：所述输出电路中的每个中的第一和第二晶体管的相应栅极；以及所述第一和第二复制输出电路。

在另一个示例中，一种控制发送器中的驱动电路的方法，包括：接收所述发送器中的均衡器的多个输出；将所述均衡器的所述多个输出中的每个耦接至所述驱动电路的所述多个输出电路中的至少一个；使能耦接至所述多个输出电路的第一和第二电压调节器；以及使能耦接在所述第一和第二电压调节器之间的多个电流补偿电路中的至少一个。

参考以下详细描述可以理解这些和其他方面。

附图说明

为了能够详细理解上述特征的方式，可以通过参考示例实施方式来获得上面简要概述的更具体的描述，其中一些示例性实施方式在附图中示出。然而，应当理解，附图仅示出了典型的示例性实施方式，因此不被认为是对其范围的限制。

图1是描绘串行通信系统的示例的框图。

图2是根据一个示例的描绘输出驱动器的示意图。

图3A-3B描绘了根据另一个示例的输出驱动器的示意图。

图4是根据一个示例的描绘控制发送器中的驱动电路的方法的流程图。

图5是描绘串行通信系统的示例的框图。

图6是根据一个示例的描绘输出驱动器的示意图。

图7是根据一个示例的描绘电压调节器的示意图。

图8是根据一个示例的描述用于图7的电压调节器的误差放大器的示意图。

图9是描绘串行通信系统的示例的框图。

图10是根据一个示例的描绘发送器的一部分的框图。

图11是根据一个示例的描绘输出驱动器的示意图。

图12是描述图11的输出驱动器的电流补偿电路的示意图。

图13A是示出1T主标记信号及其相关的2T奇数信号的示例性部分的表。

图13B是示出1T主标记信号及其相关的2T偶数信号的示例性部分的表。

为了便于理解，在可能的情况下使用相同的附图标记来表示附图中共有的相同元件。预期一个示例的元件可有利地并入其他示例中。

具体实施方式

以下参考附图描述各种特征。应该注意的是，附图可能按比例或不按比例绘制，并且整个附图中，类似结构或功能的元件由相同的附图标记表示。应该指出，这些附图只是为了便于描述这些特征。它们不旨在作为对要求保护的发明的详尽描述或作为对要求保护的发明的范围的限制。另外，所示示例不需要具有示出的所有方面或优点。结合特定示例描述的方面或优点不一定限于该示例，并且可以在任何其他示例中实践，即使没有如此示出，或者如果没有明确地如此描述。

本公开描述了用于电压模式驱动器的阻抗和摆幅控制的技术。在一个示例中，驱动电路包括位于差分输入和差分输出之间的输出电路。所述输出电路耦接在第一和第二公共节点之间。每个输出电路包括反相器对和电阻器对，所述反相器对和电阻器对耦接在所述差分输入和所述差分输出之间。所述反相器对的第一源极端子耦接至所述第一公共节点；且所述反相器对的第二源极端子耦接至所述第二公共节点。第一和第二电压调节器耦接至所述第一和第二公共节点。电流补偿电路耦接在所述第一和第二电压调节器的输出之间。如下面进一步讨论的，可选择性地使能零个或更多个电流补偿电路以从电压调节器抽取(draw)伪电流(dummy current)以改善反射损耗。另外，使用双调节器可在低摆幅和高摆幅模式下实现固定的共模。下面将参考附图说明这些及进一步的方面。

图1是描绘串行通信系统100的示例的框图。串行通信系统100包括通过传输介质160耦接至接收器126的发送器112。发送器112可以是串行器-解串器(SERDES)116的一部分。接收器126可以是SERDES 122的一部分。传输介质160包括发送器112和接收器126之间的电路径，并可包括印刷电路板(PCB)迹线、通孔、电缆、连接器、去耦电容器等。在示例中，传输介质160包括匹配的传输线对，每个传输线具有特征阻抗(Z0)。为清楚起见，省略了SERDES 116的接收器和SERDES 122的发送器。在一些示例中，SERDES 116可设置在集成电路(IC)110中，且SERDES 122可设置在IC 120中。

通常，发送器112从并行数据路径生成串行数据信号(串行化)。串行数据信号具有特定的数据速率(符号率)。在一些示例中，来自并行数据路径的数据字节可在串行化之前使用例如8B/10B编码器等来进行编码。发送器112使用数字调制技术，比如二进制非归零(NRZ)脉冲幅度调制(PAM)，将串行数据信号驱动至传输介质160上。传输介质160向接收器126传播表示串行数据信号的符号(例如，逻辑“1”和逻辑“0”)的电信号。

在所示示例中，传输介质160是差分信道。差分信道上的数据使用两个电信号(“真实”和“补偿”信号)表示。通过将真实信号驱动至其电压下限并将补偿信号驱动至其电压上限来表示逻辑“0”。通过将真实信号驱动至其电压上限并将补偿信号驱动至其电压下限来表示逻辑“1”。因此，每个传输的符号的逻辑值基于真实信号和补偿信号之间的差异，而不是单独地基于任一信号的电平。真实信号和补偿信号之间的峰峰值差异是电压摆幅(也称为信号摆幅或摆幅)。

发送器112包括有限脉冲响应(FIR)滤波器114、预驱动器115、输出驱动器118和控制逻辑150。发送器112被配置为在通过传输介质160传输之前均衡串行数据信号。FIR 114可用于减轻由传输介质160引起的符号间干扰(ISI)。传输介质160降低了传输信号的信号质量。信道插入损耗是发送信号的信号功率与频率相关的降低。当信号通过传输线传播时，传输信号的高频分量比低频分量衰减得更多。通常，信道插入损耗随着频率的增加而增加。在传输介质160上传播期间，传输信号中的信号脉冲能量可从一个符号周期扩展到另一个符号周期。产生的失真称为ISI。通常，随着通信系统的速度增加，ISI变得更糟。

FIR滤波器114的输出耦接至预驱动器115的输入。FIR滤波器114的输出可包括多个信号，该多个信号包括主标记(main-cursor)信号、和一个或多个前标记(pre-cursor)信号、一个或多个后标记(post-cursor)信号或者多个后标记和前标记信号。为了示例清楚起见，本说明书假设FIR滤波器114输出一个主标记信号、一个前标记信号和一个后标记信号。预驱动器115被配置为将FIR滤波器114的输出耦接至输出驱动器118。如下所述，输出驱动器118被分段并包括与传输介质160并联耦接的多个输出电路。预驱动器115将主标记、前标记和后标记信号中的每个耦接至输出驱动器118中选定百分比的输出电路。由预驱动器115选择的由主标记、前标记和后标记信号驱动的该百分比的输出电路被控制逻辑150控制。控制逻辑150还控制输出驱动器118的各方面，如下所述。

虽然示出了SERDES 116和SERDES 122，但在其他示例中，发送器112和/或接收器126中的每个可以是独立电路而不是较大收发器电路的一部分。在一些示例中，发送器112和接收器126可以是一个或多个集成电路(IC)的一部分，比如，是专用集成电路(ASIC)或可编程IC(比如，现场可编程门阵列(FPGA))的一部分。

图2是根据一个示例的描绘输出驱动器118的示意图。输出驱动器118包括输出电路208₁到208_N(其中N是大于1的整数)、电压调节器210₁和210₂、以及电流补偿电路206₁到206_M(其中M是大于1的整数)。输出电路208₁至208_N统称为输出电路208；电压调节器210₁和210₂统称为电压调节器210；电流补偿电路206₁至206_M统称为电流补偿电路206。

输出电路208并联耦接在差分输入202和差分输出(Txp、Txn)之间。差分输入202包括由预驱动器115输出的N个差分信号。每个差分信号包括真实信号Inp和补偿信号Inn。因此，差分输入202包括信号Inp₁至Inp_N和信号Inn₁至Inn_N。

输出电路208耦接至公共节点V_refp和V_refn。每个输出电路208包括晶体管M_p1、M_p2、M_n1和M_n2。每个输出电路208还包括电阻器R_p和R_n。晶体管M_p1和M_n1包括p沟道场效应晶体管(FET)，比如，P型金属氧化物半导体FET(MOSFET)(也称为PMOS晶体管)。晶体管M_p2和M_n2包括n沟道FET，比如，N型MOSFET(也称为NMOS晶体管)。为清楚起见，仅详细示出了输出电路208₁。然而，输出电路208₂至208_N中的每个与输出电路208₁被相同地配置。

晶体管M_p1和M_n1的源极耦接至公共节点V_refp。晶体管M_p1和M_n1的漏极分别耦接至晶体管M_p2和M_n2的漏极。晶体管M_p2和M_n2的源极耦接至公共节点V_refn。晶体管M_p1和M_p2的栅极耦接在一起，并被耦接以接收输入差分信号中一个的信号Inp。晶体管M_n1和M_n2的栅极耦接在一起，并被耦接以接收输入差分信号中一个的信号Inn。电阻器R_p的第一端子耦接至晶体管M_p1和M_p2的漏极，且电阻器R_p的第二端子耦接至差分输出的节点Txp。电阻器R_n的第一端子耦接至晶体管M_n1和M_n2的漏极，且电阻器R_n的第二端子耦接至差分输出的节点Txn。晶体管M_p1和M_p2形成第一反相器(Mp)，晶体管M_n1和M_n2形成第二反相器(Mn)。反相器对(Mp、Mn)和电阻器对R_p和R_n的串联组合耦接在差分输入202和差分输出(Txp、Txn)之间。反相器的源极端子耦接在节点V_refp和V_refn之间。

电压调节器210₁包括运算放大器A_vrefp和晶体管M_vrefp。晶体管M_vrefp是n沟道FET，比如，N型MOSFET。运算放大器A_vrefp的非反相输入端子耦接至第一参考电压源(V_ref1)。运算放大器A_vrefp的反相输入耦接至节点V_refp。晶体管M_vrefp的漏极耦接至供电电压源(V_sup)。晶体管M_vrefp的源极耦接至节点V_refp。晶体管M_vrefp的栅极耦接至运算放大器A_vrefp的输出。

电压调节器210₂包括运算放大器A_vrefn和晶体管M_vrefn。晶体管M_vrefn是n沟道FET，比如，N型MOSFET。运算放大器A_vrefn的非反相输入端子耦接至第二参考电压源(V_ref2)。运算放大器A_vrefn的反相输入耦接至节点V_refn。晶体管M_vrefn的源极耦接至接地电压源。晶体管M_vrefn的漏极耦接至节点V_refn。晶体管M_vrefn的栅极耦接至运算放大器A_vrefn的输出。

电流补偿电路206并联耦接在节点V_refp和V_refn之间。每个电流补偿电路206包括晶体管M₁、M₂和M₃。晶体管M₁是p沟道FET，比如，P型MOSFET。晶体管M₂和M₃是n沟道FET，比如，N型MOSFET。为清楚起见，仅详细示出了电流补偿电路206₁。然而，电流补偿电路206₂至206_M中的每个与电流补偿电路206₁相同地被配置。

晶体管M₁的源极耦接至节点V_refp。晶体管M₁的漏极耦接至晶体管M₂的漏极。晶体管M₂的源极耦接至晶体管M₃的漏极。晶体管M₃的源极耦接至节点V_refn。每个电流补偿电路206中的晶体管M₂的栅极耦接至偏置电压源V₁。每个电流补偿电路206中的晶体管M₃的栅极耦接至偏置电压源V₂。晶体管M₁的栅极被耦接以接收使能输入204的使能信号。使能输入204包括分别耦接至M个电流补偿电路206的M个使能信号EN₁到EN_M。

输出驱动器118还包括电容器C_vrefp和C_vrefn。电容器C_vrefp耦接在节点V_refp和电接地之间。电容器C_vrefn耦接在节点V_refn和电接地之间。

差分输出(Txp、Txn)耦接至传输线对212_p和212_n(统称为传输线212)。传输线212驱动负载电阻R_L。传输线212和负载电阻R_L不是输出驱动器118的一部分。而是，传输线212是传输介质160的一部分，且负载电阻R_L是接收器126的一部分。

在操作中，每个输出电路208包括由互补输入(差分输入202的差分信号)驱动的反相器对。差分输入202的每个差分信号可以是主标记信号、后标记信号或前标记信号中的一个。如上所述，预驱动器115控制接收主标记、后标记和前标记信号中每个的输出电路208的数量。例如，输出电路可接收所有主标记信号，一些主标记信号和一些前标记信号，一些主标记信号和一些后标记信号，或一些主标记信号、一些后标记信号和一些前标记信号。将后/前标记信号与主标记信号混合用于在发送器112中实现加重(emphasis)和去加重(de-emphasis)均衡。

电压调节器210设定输出驱动器118的摆幅。差分峰峰值摆幅为V_refp–V_refn。在一个示例中，电压调节器210₂可包括开关214，开关214被配置为将晶体管M_vrefn的漏极短路至电接地。这使得电压调节器210₂可在一种模式(高摆幅模式)下被禁用并在另一模式(低摆幅模式)下被使能。如下面进一步所述，使用使能输入204选择性地使能零个或更多个电流补偿电路206以从电压调节器210抽取伪电流以改善反射损耗。可由控制逻辑150生成用于开关214的控制信号和到电流补偿电路206的使能输入。

利用输出驱动器118中的双调节器210₁和210₂，可独立地设置摆幅和共模。例如，共模可固定在0.45V。下面的表1示出了用于双调节器和单调节器的高摆幅模式和低摆幅模式的特性。

表1

调节器模式	摆幅	V<sub>refp</sub>	V<sub>refn</sub>	共模
					双	0.6V	0.75V	0.15V	0.45V
双	0.9V	0.9V	0V	0.45V
					单	0.6V	0.6V	0V	0.3V
单	0.9V	0.9V	0V	0.45V

如表1所示，当两个调节器210₁和210₂都被使能时，共模是低摆幅模式(例如，0.6V)的目标0.45V。如果仅使能调节器210₁，则共模低于低摆幅模式的目标0.45V(例如，0.3V)。使用双调节器可在低摆幅和高摆幅模式下实现固定的共模。表1中的值是示例性的，且输出驱动器118可配置有其他共模电压、其他高摆幅电压和其他低摆幅电压。

在输出驱动器118中，可通过使用不同的主/前/后标记信号驱动不同数量的输出电路208来实现均衡。采用双调节器方法，通过调整调节器的电压来改变摆幅。因此，均衡控制与摆幅控制无关。即使在低摆幅模式下，这也使得高FIR分辨率能实现。

对于电压模式驱动器，可使用以下关系计算由输出电路208抽取的电流：Id＝(差分摆幅)/(外部差分电阻+内部差分电阻)。在一个示例中，每条传输线212_p和212_n具有50欧姆的特征阻抗Z0(外部差分电阻＝100欧姆)。理想地，输出驱动器118为每条传输线212提供50欧姆的匹配阻抗(例如，内部差分电阻＝100欧姆)。如果所需的摆幅为0.9V，则输出电路208抽取的电流约为4.5mA。实际电流消耗可能更高，以考虑瞬态切换瞬态开路电流(crowbar current)。

对于上面的等式，应注意，输出电路208抽取的电流随输出摆幅而变化。对于较低摆幅，输出电路208从电压调节器210₁抽取较少的电流。随着从电压调节器210₁抽取的电流减小，电压调节器210₁的输出阻抗增加。值得注意的是，电压调节器210₁的输出阻抗是晶体管M_vrefp(gm)的输出电阻除以(1+环路增益)。当电压调节器210₁提供低电流时，运算放大器A_vrefp提供较小的环路增益，从而增加电压调节器210₁的输出阻抗。输出电路208可见到与电压调节器210₁的输出阻抗并联的电容器C_vrefp的有效阻抗。对于中低频(例如，100MHz)，电容器C_vrefp的阻抗高，并且因此电压调节器210₁的输出阻抗不可忽略。因此，由于输出电路208抽取的低电流而导致的电压调节器210₁的减小的输出阻抗会降低输出驱动器118的反射损耗。

电流补偿电路206被选择性地使能，以通过与输出电路208并联地抽取恒定的伪电流来减轻反射损耗的增加。因此，在较高摆幅设置下，可使能较少或不使能电流补偿电路206，因为从电压调节器210₁抽取了足够的电流。在较低摆幅设置下，可使能更多的电流补偿电路206，这确保了从电压调节器210₁抽取足够的电流以维持环路增益和低输出阻抗。

图3A-3B描绘了根据另一个示例的输出驱动器118的示意图。图3A示出了输出驱动器118的一部分118A，图3B示出了输出驱动器118的一部分118B。图3A和3B中与图2中相同或相似的元件用相同的附图标记表示并在上面描述。输出驱动器118包括输出电路308₁至308_N(其中N是大于1的整数)、电压调节器210₁和210₂、复制电路320₁和320₂、以及控制电路350，控制电路350包括运算放大器A_repl1、A_repl2和电阻器R_ref1至R_ref11。输出电路308₁至308_N统称为输出电路308，复制电路320₁和320₂统称为复制电路320。在一些示例中，图3A和图3B中的输出驱动器还可包括如上所述的电流补偿电路206。为清楚起见，从图3A和3B中省略了电流补偿电路206。

如图3A中的输出驱动器118的部分118A所示，输出电路308并联耦接在差分输入202和差分输出(Txp、Txn)之间。输出电路308耦接至公共节点V_refp和V_refn。每个输出电路308包括晶体管M_pdrv1、M_pdrv2、M_ndrv1、M_ndrv2、M_res1和M_res2。每个输出电路208还包括电阻器R_pdrv和R_ndrv、由NAND门U_p1和U_p2形成的使能电路U_p，以及由U_n1和U_n2形成的使能电路U_n。晶体管M_pdrv1和M_ndrv1包括p沟道FET，比如，P型MOSFET。晶体管M_pdrv2和M_ndrv2包括n沟道FET，比如，N型MOSFET。晶体管M_pdrv1和M_ndrv1的源极耦接至晶体管M_res1的漏极。晶体管M_pdrv1和M_ndrv1的漏极分别耦接至晶体管M_pdrv2和M_ndrv2的漏极。晶体管M_pdrv2和M_ndrv2的源极耦接至晶体管M_res2的漏极。

晶体管M_pdrv1和M_pdrv2的栅极分别耦接到NAND门U_p1和NOR门U_p2的输出。在另一个示例中，NAND门U_p1和NOR门U_p2由具有耦接至晶体管M_pdrv1和M_pdrv2的栅极的输出的单个反相器代替。NAND门U_p1和NOR门U_p2的第一输入端子耦接在一起，并被耦接以接收差分输入信号的一端(Inp)。NAND门U_p1和NOR门U_p2的第二输入耦接至真实使能信号en和补偿使能信号enb。晶体管M_ndrv1和M_ndrv2的栅极分别耦接到NAND门U_n1和NOR门U_n2的输出。NAND门U_n1和NOR门U_n2的第一输入端子耦接在一起，并被耦接以接收差分输入信号的另一端(Inn)。NAND门U_n1和NOR门U_n2的第二输入耦接至真实使能信号en和补偿使能信号enb。真实使能信号en和补偿使能信号enb分别是真实使能输入和补偿使能输入的信号。真实使能输入包括分别耦接至N个输出电路308的N个真实使能信号en₁到en_N，且补偿使能输入包括分别耦接至N个输出电路308的N个补偿使能信号enb₁到enb_N。

晶体管M_res1的源极耦接至公共节点V_refp。晶体管M_res2的源极耦接至公共节点V_refn。晶体管M_res1的栅极耦接至运算放大器A_repl1的输出(指定节点V_g1)。晶体管M_res2的栅极耦接至运算放大器A_repl2的输出(指定节点V_g2)。

电阻器R_pdrv的一个端子耦接至晶体管M_pdrv1和M_pdrv2的漏极，且电阻器R_pdrv的另一个端子耦接至差分输出的节点Txp。电阻器R_ndrv的一个端子耦接至晶体管M_ndrv1和M_ndrv2的漏极，且电阻器R_ndrv的另一个端子耦接至差分输出的节点Txn。晶体管M_pdrv1和M_pdrv2形成第一反相器(M_pdrv)，晶体管M_ndrv1和M_ndrv2形成第二反相器(M_ndrv)。使能电路(U_p、U_n)、反相器对(M_pdrv、M_ndrv)和电阻器对R_pdrv和R_ndrv的串联组合耦接在差分输入202和差分输出(Txp、Txn)之间。反相器(M_pdrv、M_ndrv)的源极端子耦接在节点V_refp和V_refn之间。

如输出驱动器118的部分118B所示，复制输出电路320₁包括晶体管M_resrepl1和M_repl1以及电阻器R_repl1。晶体管Mres_repl1和M_repl1各自是p沟道FET，比如，P型MOSFET。晶体管M_resrepl1的源极耦接至公共节点V_refp。晶体管M_resrepl1的漏极耦接至晶体管M_repl1的源极。晶体管M_repl1的漏极耦接至电阻器R_repl1的一个端子。电阻器R_repl1的另一个端子在节点V_p处耦接至电阻器R_{repl_load}的一个端子。晶体管M_resrepl1的栅极耦接至运算放大器A_repl1的输出。晶体管M_rep1的栅极耦接至接地源。

复制输出电路320₂包括晶体管M_resrepl2和M_repl2以及电阻器R_repl2。晶体管M_resrepl2和M_repl2各自是n沟道FET，比如，N型MOSFET。晶体管M_resrepl2的源极耦接至公共节点V_refn。晶体管M_resrepl2的漏极耦接至晶体管M_repl2的源极。晶体管M_repl2的漏极耦接至电阻器R_repl2的一个端子。电阻器R_repl2的另一个端子在节点V_n处耦接至电阻器R_{repl_load}的第二端子。晶体管M_resrepl2的栅极耦接至运算放大器A_repl2的输出。晶体管M_rep2的栅极耦接至供电源(V_sup)。复制输出电路320₂还包括启动电路S1。启动电路S1包括耦接在运算放大器A_repl2的输出和供电源V_sup之间的开关。

运算放大器A_repl1的反相输入耦接在电阻器R_repl1和电阻器R_{repl_load}之间。运算放大器A_repl1的非反相输入耦接至开关电阻器网络(switched resistor network)322₁。开关电阻器网络322₁包括电阻器R_ref1至R_ref5和开关Sw1。电阻器R_ref1至R_ref5串联耦接在节点V_refp和电阻器R_ref6之间。开关电阻器网络322₁包括多个抽头(例如，在该示例中为5个抽头)。开关Sw1是可控制的，以将运算放大器A_repl1的非反相输入耦接到抽头中的一个。

运算放大器A_repl2的反相输入耦接在电阻器R_repl2和电阻器R_{repl_load}之间。运算放大器A_repl2的非反相输入耦接至开关电阻器网络322₂。开关电阻器网络322₂包括电阻器R_ref7至R_ref11和开关Sw2。电阻器R_ref7至R_ref11串联耦接在节点V_refn和电阻器R_ref6之间。开关电阻器网络322₂包括多个抽头(例如，在该示例中为5个抽头)。开关Sw2是可控制的，以将运算放大器A_repl2的非反相输入耦接至抽头中的一个。

用于阻抗控制的一个示例性技术是提供与驱动器阵列的所有输出分片(slice)串联堆叠的可编程电阻器对。目的是调整可编程电阻器以补偿输出分片的变化。然而，由于可编程电阻器由所有输出分片共享，因此当在相反方向上驱动一些输出分片时，差分阻抗将偏离期望的100欧姆。用于阻抗控制的另一示例性技术是配置驱动器阵列的输出分片以被选择性地使能/禁用。然而，单独的这种技术不能补偿PMOS和NMOS晶体管的工艺变化中的差异，例如，当PMOS处于快角(fast corner)时，而NMOS处于慢角(slow corner)，反之亦然。

在一个示例中，输出驱动器118提供解决这些问题的阻抗控制。接通/断开输出电路308仅用于补偿片上电阻器的变化。为了补偿NMOS/PMOS变化，每个输出电路308包括堆叠式可编程电阻器对(如下所述)。堆叠式可编程电阻器的阻抗由两个阻抗控制环路控制。

在操作中，输出电路308可通过使能输入来选择性地使能打开或关闭。使能输入可由控制逻辑150提供。如果被使能，则输出电路308对差分输出(Txp、Txn)有贡献。如果被禁用，则输出电路308对差分输出(Txp、Txn)(高阻抗状态)没有贡献。接通或断开输出电路308提供粗阻抗控制以补偿片上电阻器R_pdrv和R_ndrv的变化。晶体管M_res1和M_res2被驱动以在三极管区域中操作，来提供可通过V_g1和V_g2分别控制的可编程电阻器。控制晶体管M_res1和M_res2以补偿晶体管M_pdrv1、M_pdrv2,、M_ndrv1和M_ndrv2的变化。由晶体管M_res1和M_res2提供的电阻通过使用反馈控制环调节它们各自的栅极-源极电压来控制。控制晶体管M_res1的反馈控制环路包括复制电路320₁和运算放大器A_repl1。控制晶体管M_res2的反馈控制环路包括复制电路320₂和运算放大器A_repl2。

运算放大器A_repl1调节晶体管M_resrepl1的栅极-源极电压，从而其阻抗设定为所需值。值得注意的是，晶体管M_resrepl1被制造为晶体管M_res1的复制品。晶体管M_repl1被制造为输出电路308中的p沟道FET的复制品(例如，M_pdrv1、M_pdrv2和M_repl1中的每个的特性相同或基本相似)。电阻器R_{repl_load}被制造为输出电路308中的片上电阻器的复制品(例如，R_pdrv、R_ndrv和R_{repl_load}中的每个的特性相同或基本相似)。每个输出电路308(如果被使能)包括与传输线212中的一个串联的内部阻抗，该传输线由M_res1、一个p沟道FET(即，M_pdrv1或M_ndrv1)和一个电阻器(R_pdrv或R_ndrv)的串联组合形成。复制电路320₁复制该内部阻抗。在运算放大器A_repl1的非反相输入端选择节点V_p处的所需电压，且运算放大器A_repl1通过控制晶体管M_resrepl1的阻抗将节点V_p驱动到该电压。运算放大器A_repl1向每个输出电路308中的晶体管M_res1的栅极提供相同的控制电压。

运算放大器A_repl2调节晶体管M_resrepl2的栅极-源极电压，从而其阻抗设定为所需值。晶体管M_resrepl2被制造为晶体管M_res2的复制品。晶体管M_repl2被制造为输出电路308中的n沟道FET的复制品(例如，M_ndrv1、M_ndrv2和M_repl2中的每个的特性相同或基本相似)。电阻器R_repl2被制造为输出电路308中的片上电阻器的复制品(例如，R_pdrv、R_ndrv和R_repl2中的每个的特性相同或基本相似)。每个输出电路308(如果被使能)包括与传输线212中的一个串联的内部阻抗，该传输线由M_res2、一个n沟道FET(即，M_pdrv1或M_ndrv1)和一个电阻器(R_pdrv或R_ndrv)的串联组合形成。复制电路320₂复制该内部阻抗。在运算放大器A_repl2的非反相输入端选择节点Vn处的所需电压，且运算放大器A_repl2通过控制晶体管M_resrepl2的阻抗将节点Vn驱动到该电压。运算放大器A_repl2向每个输出电路308中的晶体管M_res2的栅极提供相同的控制电压。

通过在每个输出电路308中包括晶体管M_res1和M_res2，即使当主标记和前/后标记信号在相反方向上切换时，也可维持输出驱动器118的差分输出阻抗以匹配传输介质160。此外，通过提供两个反馈控制环路来分别控制由晶体管M_res1和M_res2提供的电阻，输出驱动器118可补偿不同的NMOS和PMOS工艺变化。

如图3B所示，两个反馈控制环路通过电阻器R_{repl_load}耦接在一起，以便可重复使用通过两个环路的电流。为了确保两个环路都正常启动，可以将启动电路S1并入到复制电路320₂中。启动电路S1最初可禁用一个环路，以便另一个环路正常启动。或者，不是使用启动电路S1，而是可使用共模缓冲器通过将复制负载的中点驱动至共模电压来解耦两个反馈控制环路。

为了更详细地说明阻抗控制，考虑输出驱动器118包括N＝75到85个输出电路308的示例。通常，由于工艺变化，片上电阻器可改变±10％。如上所述，通过调整使能输出电路308的数量(例如，如表2的示例中所示，在75和85之间)来补偿片上电阻器R_pdrv和R_ndrv的变化。

表2

如表2所示，通过启用更多或更少的输出电路308，尽管片上电阻变化±10％，对于给定的差分输出(假设传输线的特征阻抗为50欧姆)，总输出阻抗可保持在约50欧姆。为了校准要接通/断开的输出电路308的数量，可用恒定电流源(未示出)来检测片上电阻器R_pdrv和R_ndrv的电阻。控制逻辑150可读取检测操作的输出，然后基于查找表中的值使能/禁用输出电路308。

复制输出电路320和输出电路308之间的一个区别是复制电路320的负载，即R_{repl_load}，用片上电阻器实现，而发送器的实际负载，即R_Load，是接收器处的恒定终端。为避免使用外部电阻或修整片上电阻R_{repl_load}，可调整反馈控制环路中使用的参考电压，以补偿片上复制电阻器R_{repl_load}的变化。这是通过在运算放大器A_repl1和A_repl2的非反相输入选择所需电压来实现的。应注意，尽管示出的每个开关电阻器网络322具有五个抽头以提供五个参考电压，但是开关电阻器网络322可具有多于或少于五个抽头。

图4是根据一个示例的示出控制发送器中的驱动电路的方法400的流程图。可执行方法400以控制发送器112的输出驱动器118。方法400开始于步骤402，其中预驱动器115接收发送器112中的均衡器的输出(例如，FIR滤波器114)。在步骤404处，预驱动器115将每个均衡器输出耦接至输出驱动器118中的多个输出电路中的至少一个(例如，输出电路208或308)。步骤404独立于摆幅控制和阻抗控制而实施均衡器的控制。主标记、前标记和后标记信号可耦接至输出驱动器118中的任何数量的输出电路，以实现期望的加重或去加重。

在步骤406处，控制逻辑150使能耦接至输出驱动器118中的输出电路的第一和第二电压调节器210以建立期望的摆幅。可设置从双电压调节器210输出的电压以在输出驱动器118的输出处产生期望的峰到峰电压摆幅。在一些情况下，在步骤410处，控制逻辑150可选地能够使能一个或多个电流补偿电路206以均衡从电流供给电压调节器(例如，电压调节器210₁)抽取的电流。步骤406独立于均衡器控制和阻抗控制实施输出摆幅控制。

在步骤408处，输出驱动器的阻抗被控制。例如，在步骤412处，控制逻辑150禁用输出驱动器118中的一个或多个输出电路以补偿片上电阻器变化。这提供了粗略的阻抗控制。在步骤414处，输出驱动器中的反馈控制环路基于来自复制电路320的反馈来调节每个输出电路中的堆叠晶体管M_res1和M_res2的栅极-源极电压，以调节NMOS/PMOS晶体管变化并提供精细的阻抗控制。如上所述，反馈控制环路可独立地调节堆叠晶体管M_res1和M_res2的阻抗，以独立地补偿NMOS和PMOS变化。

用于电压模式驱动器的快速瞬态低压差调节器

在串行通信系统中，发送器消耗了大部分总功率，发送器必须在低阻抗信道上提供足够的信号摆幅，同时保持适当的源终端。此外，发送器通常包括均衡以补偿信道中与频率相关的损耗。发送器中的驱动电路通常消耗发送器的大部分功率。驱动电路可实现为电流模式驱动器或电压模式驱动器。已知电压模式驱动器与电流模式驱动器相比消耗更少的功率。例如，电压模式驱动器可消耗比电流模式驱动器少四倍的直流功率，以提供相同的输出摆幅。

用于发送器的电压模式驱动器需要摆幅和阻抗控制，使得摆幅和共模/差模反射损耗在规格范围内。一种用于驱动电路中的输出信号摆幅控制的技术是使用单个电压调节器来生成设定电压摆幅的参考电压。但是，使用单个调节器时，共模会随着驱动电路的输出摆幅的变化而发生移动。共模的这种移动会导致反射损耗超过规格。此外，传统的低压差(LDO)电压调节器遭受大的纹波(ripple)影响，这导致大的抖动。确定性抖动是发送器驱动器的重要规格。发送器驱动器中的电压调节器应尽可能多地抑制电源纹波，以实现低抖动。

本公开描述了用于为电压模式驱动器提供快速瞬态低压差(LDO)电压调节器的技术。在一个示例中，电压调节器包括输出晶体管，所述输出晶体管包括耦接至第一电压供给节点的源极和耦接至输出节点的漏极。所述电压调节器还包括第一晶体管和第二晶体管，所述第一晶体管包括耦接至所述输出节点的源极，所述第二晶体管包括耦接至所述输出晶体管的栅极的源极和耦接至第二电压供给节点的漏极。所述电压调节器还包括电阻器，所述电阻器耦接在所述第二电压供给节点和第一节点之间，所述第一节点包括所述第一晶体管的所述漏极和所述第二晶体管的栅极。所述电压调节器还包括误差放大器，所述误差放大器包括耦接至参考电压节点的第一输入、耦接至所述输出节点的第二输入，以及耦接至所述第一晶体管的栅极的输出。

在另一个示例中，驱动器电路包括电压模式输出驱动器和耦接至所述电压模式输出驱动器的电压调节器。所述电压调节器向所述电压模式输出驱动器提供输出电压。所述电压调节器包括输出晶体管，所述输出晶体管包括耦接至第一电压供给节点的源极和耦接至输出节点的漏极，所述输出节点供给所述输出电压。所述电压调节器还包括第一晶体管和第二晶体管，所述第一晶体管包括耦接至所述输出节点的源极，所述第二晶体管包括耦接至所述输出晶体管的栅极的源极和耦接至第二电压供给节点的漏极。所述电压调节器还包括电阻器，所述电阻器耦接在所述第二电压供给节点和第一节点之间，所述第一节点包括所述第一晶体管的所述漏极和所述第二晶体管的栅极。所述电压调节器还包括误差放大器，所述误差放大器包括耦接至参考电压节点的第一输入、耦接至所述输出节点的第二输入、以及耦接至所述第一晶体管的栅极的输出。

在另一个示例中，电压调节器包括输出晶体管，所述输出晶体管包括耦接至第一电压供给节点的源极和耦接至输出节点的漏极，所述输出节点供给调节后的输出电压。DC调节环路包括第一源极跟随器和误差放大器，所述第一源极跟随器被配置为控制所述调节后的输出电压，所述误差放大器被配置为控制所述第一源极跟随器。快速瞬态环路，所述快速瞬态环路包括第二源极跟随器、电阻器和第一源极跟随器，所述第二源极跟随器被配置为控制所述输出晶体管。所述电阻器和所述第一源极跟随器之间的电压控制所述第二源极跟随器。

本公开描述了用于为电压模式驱动器提供快速瞬态低压差(LDO)电压调节器的技术。在一个示例中，电压调节器包括输出晶体管，所述输出晶体管具有耦接至第一电压供给节点的源极和耦接至输出节点的漏极。第一晶体管包括耦接至所述输出节点的源极。第二晶体管包括耦接至所述输出晶体管的栅极的源极和耦接至第二电压供给节点的漏极。电阻耦接在所述第二电压供给节点和第一节点之间，所述第一节点包括所述第一晶体管的所述漏极和所述第二晶体管的栅极。误差放大器包括耦接至参考电压节点的第一输入、耦接至所述输出节点的第二输入、以及耦接至所述第一晶体管的栅极的输出。

所述电压调节器通过使用DC调节环路和快速瞬态环路控制所述输出节点处的电压来调节输出电压。DC调节环路包括由所述第一晶体管和所述输出晶体管形成的源极跟随器以及所述误差放大器。快速瞬态环路包括由所述第二晶体管和电流源形成的另一个源极跟随器，所述源极跟随器控制所述输出晶体管的栅极电压。所述第二晶体管用作电平移位器(level-shifter)，并在所述输出晶体管的栅极处产生低阻抗极点(pole)。主极点位于所述输出节点，两个非主极点位于千兆赫兹(GHz)范围内。这使得所述电压调节器可实现高带宽。这显著减轻了所述输出节点处的输出纹波。不是使用两个独立的环路，所述DC调节环路和所述快速瞬态环路在所述电压调节器中(通过所述第一源极跟随器)耦接。下面将参考附图说明这些及进一步的方面。

图5是描绘串行通信系统500的示例的框图。串行通信系统500包括通过传输介质160耦接至接收机126的发送器112，如图1所示和如上所述。输出驱动器118将差分信号耦接至传输介质160。在本示例中，输出驱动器118包括电压调节器对162，该电压调节器对向输出驱动器118的电路提供高电压和低电压。电压调节器的一个示例如图7所示和如下所述。

图6是根据一个示例的描绘输出驱动器118的示意图。图6中与图2的元件相同或类似的元件使用相同附图标记来指定。输出驱动器118包括输出电路208₁至208_N(其中N是大于1的整数)和电压调节器162₁和162₂。输出电路208₁至208_N统称为输出电路208。电压调节器162₁和162₂统称为电压调节器162。电压调节器162₁耦接至公共节点V_refp。电压调节器162₁控制节点V_refp处的电压并将电流提供给输出电路208。电压调节器162₂耦接至公共节点V_refn。电压调节器162₂控制节点V_refn处的电压并从输出电路208吸收(sink)电流。

在操作中，每个输出电路208包括由互补输入(差分输入202的差分信号)驱动的反相器对。差分输入202的每个差分信号可以是主标记信号、后标记信号或前标记信号中的一个。如上所述，预驱动器115控制接收主标记、后标记和前标记信号中每个的输出电路208的数量。例如，输出电路可接收所有主标记信号、一些主标记信号和一些前标记信号、一些主标记信号和一些后标记信号、或者一些主标记信号、一些后标记信号和一些前标记信号。将后/前标记信号与主标记信号混合用于在发送器112中实现加重和去加重均衡。在输出驱动器118中，可通过使用不同的主/前/后标记信号驱动不同数量的输出电路208来实现均衡。

对于电压模式驱动器，可使用以下关系计算由输出电路208抽取的电流：Id＝(差分摆幅)/(外部差分电阻+内部差分电阻)。在一个示例中，每条传输线212_p和212_n具有50欧姆的特征阻抗Z0(外部差分电阻＝100欧姆)。理想地，输出驱动器118为每条传输线212提供50欧姆的匹配阻抗(例如，内部差分电阻＝100欧姆)。如果所需的摆幅为0.75V，则输出电路208抽取的电流约为3.75mA。实际电流消耗可能更高，以考虑瞬态切换瞬态开路电流。对于上面的等式，应注意，输出电路208抽取的电流随输出摆幅而变化。对于较低摆幅，输出电路208从电压调节器162₁抽取较少的电流。

电压调节器162设定输出驱动器118的摆幅。差分峰-峰值摆幅为V_refp–V_refn。例如，电压调节器162₁可将公共节点V_refp处的电压控制为0.75V，电压调节器162₂可将公共节点V_refn处的电压控制为0.15V。在该示例中，输出摆幅为0.6V。每个电压调节器162可以是线性电压调节器，比如，低压差(LDO)电压调节器。

抖动是输出驱动器118的导入规格。当两个供给电压提供给输出驱动器118时(例如，公共节点V_refp和V_refn处的电压)，重要的是使纹波在每个供给电压上尽可能小以减少抖动。为了实现小的纹波，电压调节器162应该是快速瞬态调节器。

一个示例性LDO电压调节器将输入电压施加至传输元件，该传输元件是n沟道或p沟道FET。传输元件在线性区域中操作并将输入电压降至期望的输出电压。分压器分压输出电压，误差放大器检测分压后的输出电压。误差放大器将检测到的电压与参考电压进行比较，并将传输元件的栅极驱动至适当的工作点以控制输出电压。这种LDO调节器具有小带宽。传输元件的栅极节点是高阻抗节点，并被设计为主极点。为了获得足够的直流(DC)增益，栅极节点处的阻抗高。主极点可在千赫兹的范围内。非主极点形成在输出节点处。对于小输出纹波，可使用大的去耦电容器。因此，需要相当大的电流以便将非主极点移动到更高的频率并改善电路带宽。电压纹波与除以输出电容和带宽的乘积的负载电流成正比。对于负载电流的大幅变化，输出纹波非常高。增加输出电容可减少纹波，但这也会降低带宽。如下进一步所述，图3所示的电压调节器基于翻转电压跟随器(FVF)，其以相对较小的电流解决了这个问题。

另一个示例性LDO电压调节器使用FVF架构。FVF LDO调节器包括复制偏置。使用包括电流镜和误差放大器的复制电路对晶体管进行偏置，以产生参考电压。这种LDO调节器包括两个去耦环路，一个用于控制直流输出，另一个用于降低瞬变。这种LDO调节器的一个问题是DC精度。这种LDO调节器对工艺和温度(PVT)变化的免疫力较低。此外，快速瞬态环路的直流增益低，导致负载调节不良。另外，快速瞬态环路中的主极点在输出端形成。在大负载条件下，系统的稳定性是一个问题，因为主极点移动至更高的频率(例如，几十MHz，尤其是在小于28nm的技术节点中)。

图7是根据一个示例的电压调节器700的示意图。电压调节器700是LDO电压调节器，其可用作上述电压调节器162₂。本领域技术人员将理解，电压调节器700可用于利用低压差线性电压调节器的无数其他应用中。

电压调节器700包括晶体管M_Power、M_SF1和M_SF2。电压调节器700还包括电阻器R1、电流源I_bias1和误差放大器702。晶体管M_Power、M_SF1和M_SF2是n沟道FET，比如，NMOS晶体管。晶体管M_Power包括耦接至第一电压节点(在该示例中表示为电接地)的源极、耦接至节点V₂的基极、以及耦接至节点V_out的漏极。晶体管M_SF1包括耦接至节点V_out的源极、耦接至误差放大器702的输出的基极、以及耦接至节点V₁的漏极。电阻器R1耦接在第二供给节点(在该示例中表示为V_sup)和节点V₁之间。晶体管M_SF2包括耦接至节点V₂的源极、耦接至供给节点V_sup的漏极、以及耦接到节点V₁的基极。电流源I_bias耦接在节点V₂和接地节点之间。在该示例中，电流源I_bias1从节点V₂获取电流。误差放大器702包括分别耦接至节点V_sup和接地节点的供给输入。误差放大器702还包括耦接至节点V_ref的非反相输入和耦接至节点V_out的反相输入。误差放大器702的示例在图8中示出并在下面描述。电容器C_out耦接在节点V_out和接地节点之间。

在操作中，电压调节器700从节点V_sup和接地节点之间的供给电压在节点V_out处生成经调节的输出电压。经调节的输出电压跨过晶体管M_Power的漏极和源极而呈现(例如，经调节的输出电压是晶体管M_Power的VDS)。晶体管M_Power在此也称为输出晶体管。负载R_Load可耦接在供给电压(例如，图6中的V_refp)和电压调节器700的节点V_out之间。因此，在一个示例中，V_out处的电压是图6中所示的电压V_refn。负载R_Load提供DC电流I_Load，其由晶体管M_Power吸收。晶体管M_Power传导电流IDS，该电流包括负载电流I_Load和晶体管M_SF1的漏极-源极电流。晶体管M_Power是功率MOSFET或者其它尺寸设计为适应由负载R_Load提供的期望范围的负载电流的晶体管。

电压调节器700通过使用DC调节环路和快速瞬态环路控制节点V_out处的电压来调节输出电压。DC调节环路包括第一源极跟随器(SF1)和误差放大器702，第一源极跟随器控制节点V_out处的输出电压，误差放大器控制第一源极跟随器。第一源极跟随器由晶体管M_SF1和晶体管M_Power形成。第一源极跟随器的输入是误差放大器702输出的电压V_g。第一源极跟随器的输出是节点V_out。第一源跟随器的公共输入是节点V₁。DC调节环路包括施加到晶体管M_SF1的栅极的电压V_g，V_g控制节点V_out处的电压，V_out处的电压被反馈到误差放大器702的非反相输入端，误差放大器702产生电压V_g。误差放大器702设置晶体管M_SF1的操作点，以便电压V_ref和V_out之间的差值基本为零。

快速瞬态环路包括第二源极跟随器(SF2)、电阻器R1和第一源极跟随器(SF1)。第二源极跟随器(SF2)包括晶体管M_SF2和电流源I_bias1。第二源极跟随器的输入是节点V₁处的电压。第一源极跟随器的输出是节点V₂。第一源跟随器的公共输入是供给节点V_sup。晶体管M_SF2的漏极-源极电流被设置为电流I_bias1。第二源极跟随器通过控制节点V₂处的电压来控制晶体管M_Power。电阻器R1和第一源极跟随器(SF1)(节点V₁)之间的电压控制第二源极跟随器(例如，晶体管M_SF2的栅极电压)。晶体管M_SF2用作电平移位器，并在晶体管M_Power的栅极处产生低阻抗节点。主极点位于输出节点V_out，两个非主极点位于千兆赫兹(GHz)范围内。这使得电压调节器700可实现高带宽。这显著减轻了节点V_out处的输出纹波。不是使用两个独立的环路，DC调节环路和快速瞬态环路在电压调节器700中(通过第一源极跟随器SF1)耦接。

与上述示例性LDO调节器相比，电压调节器700的DC精度更高。当负载电流I_Load增加时，晶体管M_Power的栅极电压通过快速瞬态环路的作用而增加以吸收额外的负载电流。相反，当负载电流I_Load减小时，晶体管M_Power的栅极电压通过快速瞬态环路的激活而减小，以响应晶体管M_Power的IDS的变化。晶体管M_SF1的栅极处的电压V_g几乎恒定，这导致对于不同负载电流的DC增益的变化较小，并改善了负载调节。

在一个实施例中，误差放大器702包括折叠共源共栅放大器(cascodedamplifier)。误差放大器702的示例在图8中示出。节点V_out处的输出电压直接反馈至误差放大器702，而不是分压的输出电压。当误差放大器702基于折叠式级联放大器时，DC增益高，这提供对PVT变化的免疫力。尽管快速瞬态环路的DC增益低，但误差放大器702的高DC增益进行了补偿，导致晶体管M_SF1的栅极处的电压V_g的小变化。因此，节点V_out处的输出电压基本恒定并导致良好的负载调节。

电阻器R1用于快速瞬态环路中以生成电压V₁，而不是使用电流镜。由于电压调节器700不基于复制偏置，因此在快速瞬态环路中使用电阻器R1代替电流镜对DC精度的影响最小。电阻器R1还使得非主极点可被推到更高的频率而不会显著增加静态电流。

图8是根据一个示例的误差放大器702的示意图。误差放大器702包括源极耦接晶体管对(M₁、M₂)、电流源I_bias2和共源共栅分支电路802。共源共栅分支电路802(也称为输出电路)包括基极耦接晶体管对(M₃、M₄)、基极耦接晶体管对(M_cascode1、M_cascode2)、基极耦接晶体管对(M_cascode3、M_cascode4)和基极耦接晶体管对(M₅、M₆)。晶体管M₁包括耦接至晶体管M₂的源极的源极。晶体管M₁包括耦接至节点V_ref的基极和耦接至晶体管M₃的漏极的漏极。晶体管M₂包括耦接至节点V_out的基极和耦接至晶体管M₄的漏极的漏极。电流源I_bias2耦接在供给节点V_sup和源极耦接晶体管对(M₁、M₂)的源极节点之间。晶体管M₁和M₂是p沟道FET，比如，PMOS晶体管。

晶体管M₃包括耦接至接地节点的源极、耦接至节点V_bias3的基极和耦接至晶体管M_cascode1的源极的漏极。晶体管M₄包括耦接至接地节点的源极、耦接至节点V_bias3的基极和耦接至晶体管M_cascode2的源极的漏极。晶体管M_cascode1包括耦接至节点V_bias2的基极和耦接至晶体管M_cascode3的漏极的漏极。晶体管M_cascode2包括耦接至节点V_bias2的基极和耦接至晶体管M_cascode4的漏极的漏极。晶体管M_cascode3包括耦接至节点V_bias1的基极和耦接至晶体管M₅的漏极的源极。晶体管M_cascode4包括耦接至节点V_bias1的基极和耦接至晶体管M₆的漏极的源极。晶体管M₆包括耦接至一节点的基极，该节点包括晶体管M₆的基极和包括晶体管M_cascode1和M_cascode3的漏极的另一个节点。晶体管M₆包括耦接至供给节点V_sup的源极。晶体管M₆包括耦接至供给节点V_sup的源极。晶体管M_cascode1、M_cascode2、M₃和M₄是n沟道FET，比如，NMOS晶体管。晶体管M_cascode3、M_cascode4、M₅和M₆是p沟道FET，比如，PMOS晶体管。包括晶体管M_cascode4和M_cascode2的漏极的节点提供耦接至图7中所示的源极跟随器SF1的输入的电压V_g(例如，晶体管M_SF1的基极)。

在操作中，晶体管对(M₃、M₄)是用于源极耦接对(M₁、M₂)的负载晶体管。晶体管M₃和M₄通过耦接至节点V_bias3的偏置源(未示出)被栅极偏置为饱和。同样，通过耦接至节点V_bias2和V_bias1的偏置源(未示出)分别将共源共栅对(M_cascode1、M_cascode2)和共源共栅对(M_cascode3、M_cascode4)栅极偏置为饱和。晶体管M₅和M_cascode3形成共源共栅电流镜，其电流被反映至晶体管M₆。晶体管(M₁、M₂)与电流源I_bias2一起响应于差分输入电压(V_ref-V_out)而将源极耦接对的两侧之间的尾电流引导至负载晶体管(M₃、M₄)。当电压V_ref等于电压V_out时，相等的电流I_bias2/2流到每个负载晶体管M₃和M₄。

负载晶体管M₃和M₄还接收由电流镜(M₅、M_cascode3)和相关的晶体管M₆、M_cascode1、M_cascode2和M_cascode4产生的固定电流。当输入电压相等时，通过负载晶体管M₃和M₄的漏极-源极电流等于I_bias2的一半加上电流镜和共源共栅晶体管的电流。输入电压(V_ref-V_out)的不平衡导致共源共栅分支电路802的分支之间的电流不平衡，这又使电压V_g在与输入电压的变化相同的方向上移动。因此，如果V_out>V_ref，则V_g被驱动得更低，这又使源极跟随器SF1将输出节点V_out驱动到更低。如果V_out<V_ref，则V_g被驱动得更高，这又使源极跟随器SF1将输出节点V_out驱动到更高。误差放大器702的高增益确保了在稳态下V_g仅包括偏离恒定值的小变化。

电压模式驱动器中的数据相关电流补偿

在串行通信系统中，发送器消耗了大部分总功率，发送器必须在低阻抗信道上提供足够的信号摆幅，同时保持适当的源终端。此外，发送器通常包括均衡以补偿信道中与频率相关的损耗。发送器中的驱动电路通常消耗发送器的大部分功率。驱动电路可实现为电流模式驱动器或电压模式驱动器。已知电压模式驱动器与电流模式驱动器相比消耗更少的功率。例如，电压模式驱动器可消耗比电流模式驱动器少四倍的直流功率，以提供相同的输出摆幅。

发送器可包括耦接至公共输出节点的多个电压模式驱动器。电压调节器向所述电压模式驱动器提供调节的供给电压。所述电压模式驱动器由不同的输入信号驱动以实现均衡。因此，所述电压模式驱动器从所述电压调节器抽取数据相关的电流。平均供给电流的大摆幅能够降低发送器的确定性抖动(deterministic jitter)。

本公开描述了用于电压模式驱动器中的数据相关电流补偿的技术。在一个示例中，输出驱动器包括并联耦接在第一电压供给节点和第二电压供给节点之间的多个输出电路。所述多个输出电路中的每个包括差分输入和差分输出，所述差分输入被耦接以接收多个逻辑信号的逻辑信号，所述差分输出被耦接至公共输出节点。所述输出驱动器还包括至少一个电压调节器，所述电压调节器耦接至所述第一电压供给节点和所述第二电压供给节点中的相应的至少一个。所述输出驱动器还包括电流补偿电路。所述电流补偿电路包括开关，所述开关与电流源串联耦接，所述开关和所述电流源的串联组合耦接在所述第一电压供给节点和所述第二电压供给节点之间。所述电流补偿电路还包括事件检测器，所述事件检测器耦接至所述开关以提供使能信号，其中，所述事件检测器被配置为基于多个逻辑信号中的模式的存在来控制所述使能信号的状态。

在另一个示例中，发送器包括有限脉冲响应(FIR)滤波器，所述有限脉冲响应滤波器被配置为响应于输入数据而提供多个逻辑信号。所述发送器还包括预驱动器，所述预驱动器被配置为将所述多个逻辑信号耦接至输出驱动器。所述输出驱动器包括并联耦接在第一电压供给节点和第二电压供给节点之间的多个输出电路，所述多个输出电路中的每个包括差分输入和差分输出，所述差分输入被耦接以接收所述多个逻辑信号的逻辑信号，所述差分输出耦接至公共输出节点。所述输出驱动器还包括至少一个电压调节器，所述电压调节器耦接至所述第一电压供给节点和所述第二电压供给节点中的相应的至少一个。所述输出驱动器还包括电流补偿电路。所述电流补偿电路包括开关，所述开关与电流源串联耦接，所述开关和所述电流源的串联组合耦接在所述第一电压供给节点和所述第二电压供给节点之间。所述电流补偿电路还包括事件检测器，所述事件检测器耦接至所述开关以提供使能信号，所述事件检测器被配置为基于多个逻辑信号中的模式的存在来控制所述使能信号的状态。

在另一个示例中，一种控制发送器中的输出驱动器的方法，包括：在所述发送器中接收均衡器的多个逻辑信号；将所述多个逻辑信号中的每个耦接至所述输出驱动器的多个输出电路中的至少一个，所述多个输出电路耦接在第一电压供给节点和第二电压供给节点之间，所述第一电压供给节点和所述第二电压供给节点中的至少一个耦接至电压调节器；检测所述多个逻辑信号中的模式；以及使能耦接在所述第一电压供给节点和所述第二电压供给节点之间的多个电流源中的至少一个。

图9是描绘串行通信系统900的示例的框图。串行通信系统900包括通过传输介质960耦接至接收器926的发送器912。发送器912可以是串行器-解串器(SERDES)916的一部分。接收器926可以是SERDES 922的一部分。传输介质960包括发送器912和接收器926之间的电路径，并可包括印刷电路板(PCB)迹线、通孔、电缆、连接器、去耦电容器等。在示例中，传输介质960包括匹配的传输线对，每个传输线具有特征阻抗(Z0)。为清楚起见，省略了SERDES 916的接收器和SERDES 922的发送器。在一些示例中，SERDES 916可设置在集成电路(IC)910中，且SERDES 922可设置在IC 920中。

在操作中，SERDES 916将输入数字信号串行化。如本公开所使用，数字信号是k位代码的序列，其中k是正整数。k位代码可称为字(或数据字)。在具体示例中，8位代码可称为字节(或数据字节)。每秒的代码数是数据速率(也称为采样率)。数字信号也可在概念上被视为离散时间、离散幅度信号，其中在每个离散时间的信号幅度从2k个离散值中选择。如本发明所使用的逻辑信号是1位代码的序列。逻辑信号可被视为离散时间、离散幅度信号，其中在每个离散时间的信号幅度选自称为逻辑高(或逻辑“1”)和逻辑低(或逻辑“0”)的两个状态。通过将在离散时间的每个k位代码分解为在j个离散时间的j位序列(称为串行数据)来串行化所述输入信号，其中j是大于或等于k的正整数。在一些示例中，由所述输入数字信号提供的数据字可在串行化之前使用例如8B/10B编码器或任何其他线编码方案(例如，j>k)来进行编码。

SERDES 916生成一个或多个逻辑信号以将串行数据提供给发送器912。发送器912使用数字基带调制技术将串行数据驱动至传输介质960上。通常，串行数据被分成符号。发送器912将每个符号转换为映射至符号的模拟电压。发送器912将从每个符号产生的模拟电压耦接至传输介质960。在本公开所述的示例中，发送器912使用二进制非归零(NRZ)调制方案。在二进制NRZ中，符号是串行数据的一位，且两个模拟电压用于表示每个位。本领域技术人员将理解，本公开描述的技术还可与其他数字基带调制技术一起使用，比如，脉冲幅度调制(PAM)，其中符号包括串行数据的多个位。

在所示示例中，传输介质960是差分信道。使用两个互补的模拟信号(称为正和负模拟信号)将模拟电压耦接至传输介质960。对于二进制NRZ，串行数据的逻辑“0”通过驱动传输介质960使正模拟信号处于其电压下限，而负模拟信号处于其电压上限来表示。串行数据的逻辑“1”通过驱动传输介质960使正模拟信号处于其电压上限，而负模拟信号处于其电压下限来表示。因此，串行数据的每个位的逻辑值基于正和负模拟信号之间的差异，而不是单独地基于任一模拟信号的电平。正模拟信号和负模拟信号之间的峰-峰差是电压摆幅(也称为输出摆幅或摆幅)。两个互补的模拟信号形成差分信号(也称为发送信号)。

发送器912包括有限脉冲响应(FIR)滤波器914、预驱动器915、输出驱动器918和控制逻辑950。发送器912被配置为处理串行数据以预加重(pre-emphasize)发送的信号并均衡传输介质960。FIR 914可用于减轻由传输介质960引起的符号间干扰(ISI)。传输介质960降低了传输信号的信号质量。信道插入损耗是发送信号的信号功率与频率相关的降低。当信号通过传输线传播时，传输信号的高频分量比低频分量衰减得更多。通常，信道插入损耗随着频率的增加而增加。在传输介质960上传播期间，传输信号中的信号脉冲能量可从一个符号周期扩展到另一个符号周期。产生的失真称为ISI。通常，随着通信系统的速度增加，ISI变得更糟。发送器912使用预加重来均衡传输介质960。

FIR滤波器914的输出耦接至预驱动器915的输入。预驱动器915的输出耦接至输出驱动器918的输入。输出驱动器918的输出耦接至传送介质960。在操作中，FIR滤波器914接收串行数据。FIR滤波器914包括多个抽头，每个抽头在不同的离散时间提供串行数据的状态。在一个示例中，FIR滤波器914包括三个抽头，其中一个抽头提供串行数据的当前符号，另一个抽头提供串行数据的延迟符号，另一个抽头提供串行数字信号的提前符号(advanced symbol)。当前、延迟和提前符号分别称为主标记、前标记和后标记。FIR滤波器914输出从主标记、前标记和后标记产生的多个逻辑信号，如下面进一步所述。尽管描述了FIR滤波器914具有三个抽头，但是通常，FIR滤波器914可包括提供主标记以及一个或多个前标记和/或一个或多个后标记的多个抽头。

预驱动器915将FIR滤波器914输出的逻辑信号耦接至输出驱动器918。如下所述，输出驱动器918被分段并包括与传输介质960耦接的多个输出电路。每个输出电路包括串联源端接(SST:series-source terminated)输出驱动器(例如，电压模式驱动器)。预驱动器915在输出电路中多路复用FIR滤波器914输出的逻辑信号，以将每个主标记、前标记和后标记提供给相应百分比的输出电路。由主标记、前标记和后标记驱动的输出电路的数量由控制逻辑950选择，以向发送信号提供所选择的预加重来均衡传输介质960。

在该示例中，输出驱动器918将差分信号耦接至传输介质960。输出驱动器918中的输出电路从电压调节器抽取数据相关的电流。平均供给电流的变化会降低发送器的确定性抖动(DJ)。因此，输出驱动器918包括电流补偿电路1150，该电路确保从电压调节器抽取恒定的平均电流。下面描述电流补偿电路1150。

虽然示出了SERDES 916和SERDES 922，但在其他示例中，发送器912和/或接收器926中的每个可以是独立电路而不是较大收发器电路的一部分。在一些示例中，发送器912和接收器926可以是一个或多个IC的一部分，比如，专用集成电路(ASIC)或可编程IC(比如，现场可编程门阵列(FPGA))。

图10是根据一个示例，示出发送器912的框图。发送器912的输入耦接至SERDES916的并行输入串行输出(PISO)电路1002。PISO电路1002包括并行输入，以接收要发送的数字信号。PISO电路1002串行化数字信号，以生成串行数据。在该示例中，PISO电路1002输出称为偶数信号和奇数信号的两个逻辑信号。偶数信号包括串行数据的每个偶数符号，奇数信号包括串行数据的每个奇数符号。在本公开所述的示例中，每个符号是串行数据的1位，因此术语符号和位可互换地用于这些示例。如果发送器912被配置为使用多位符号调制方案，比如，PAM，则每个符号将包括多个位。串行数据包括符号之间的周期T(符号率1/T)。偶数信号和奇数信号中的每个具有周期2T(数据速率1/(2T))。

FIR滤波器914接收由PISO 1002输出的偶数和奇数信号。在该示例中，FIR滤波器914包括三个抽头，该三个抽头向偶数和奇数信号中的每个提供主标记、前标记和后标记(称为偶数和奇数主标记、前标记和后标记)。FIR滤波器914输出多个逻辑信号，这些逻辑信号提供偶数和奇数主标记、前标记和后标记。特别地，FIR滤波器914为奇数前标记(“前标记奇数”)、偶数前标记(“前标记偶数”)、奇数主标记(“主标记奇数”)、偶数主标记(“主标记偶数”)、奇数后标记(“后标记奇数”)和偶数后标记(“后标记偶数”)中的每个输出逻辑信号。FIR滤波器914输出的每个逻辑信号具有周期2T。

预驱动器915包括多路复用器10041至1004N(统称为多路复用器1004)和多路复用逻辑(MUX)1006。每个多路复用器1004是2:1多路复用器。多路复用逻辑1006包括接收奇数前标记信号、偶数前标记信号、奇数主标记信号、偶数主标记信号、奇数后标记信号和偶数后标记信号的输入。多路复用逻辑1006包括耦接至每个多路复用器1004的第一输入的2T奇数输出和耦接至每个多路复用器1004的第二输入的2T偶数输出。多路复用逻辑1006的每个2T奇数输出为前标记、主标记或后标记奇数信号中的一个提供互补逻辑信号。多路复用逻辑1006的每个2T偶数输出为前标记、主标记或后标记偶数信号中的一个提供互补逻辑信号。每个多路复用器1004的输入以1/T的速率交替地耦接至其输出。因此，每个多路复用器1004的输出提供具有周期T的互补逻辑信号。为清楚起见，多路复用器1004的控制输入从图中省略。多路复用器1004的控制输入耦接至时钟信号，以通过1/T的速率在偶数和奇数输入之间进行选择。

输出驱动器918包括多个输出电路1008(例如，N个输出电路)。如上所述，前标记、主标记和后标记信号中的每个耦接至输出驱动器918的特定百分比的输出电路1008。MUX逻辑1006被配置为在多路复用器1004之间分配前、主和后标记信号，这些信号馈送输出电路1008。MUX逻辑1006可将前标记、主标记或后标记中的任何一个的逻辑信号耦接至任何多路复用器1004。MUX逻辑1006包括耦接至控制逻辑950的控制输入。控制逻辑950配置MUX逻辑1006以将前标记的逻辑信号耦接至选定数量的多路复用器1004、将后标记的逻辑信号耦接至选定数量的多路复用器1004以及将主标记的逻辑信号耦接至选定数量的多路复用器1004。多路复用器1004将多路复用逻辑1006的2T输出转换为输出电路1008的1T输入。

图11是根据一个示例的输出驱动器918的示意图。输出驱动器918与输出驱动器118类似地进行配置。输出驱动器918包括输出电路208₁至208_N(其中N是大于1的整数)、电压调节器210₁和210₂以及电流补偿电路1150。电压调节器210₁耦接至公共节点V_refp。电压调节器210₁控制节点V_refp处的电压并向输出电路208供给电流。电压调节器210₂耦接至公共节点V_refn。电压调节器210₂控制节点V_refn处的电压并从输出电路208吸收电流(例如，将负电流供给至输出电路208)。电压调节器210₁耦接至第一供给电压V_sup，且电压调节器210₂耦接至第二供给电压(例如，电接地)。

电压调节器210设定输出驱动器918的摆幅。差分峰峰值摆幅基于V_refp–V_refn。利用输出驱动器918中的双调节器210₁和210₂，可独立地设置摆幅和共模。例如，对于共模为0.45V以及输出摆幅为0.6V，V_refp设置为0.75V，V_refn设置为0.15V。在输出驱动器918中，可通过用不同的主/前/后标记信号驱动不同数量的输出电路208来实现均衡。采用双调节器方法，通过调节调节器的电压来改变摆幅。因此，均衡控制与摆幅控制无关。这使得即使在低摆幅模式下也能实现高FIR分辨率。

输出电路208从电压调节器210抽取数据相关的电流。从电压调节器210抽取的电流与差分输出电压的大小成反比。差分输出电压的大小本身取决于主标记、前标记和后标记的状态。当主标记具有与前标记和/或后标记不同的状态时，差分输出电压的大小就大且所提供的电流小。也就是说，只要主标记(1T)信号的位与其先前和/或后续位不同，差分输出电压的大小就大且所提供的电流小。相反，当主标记具有与前标记和/或后标记相同的状态时，差分输出电压的大小就小且所提供的电流大。也就是说，只要主标记(1T)信号的位与其先前和/或后续位相同，差分输出电压的大小就小且所提供的电流大。“大”电流和“小”电流(即，电流摆幅)之间的差异可足够大，以降低发送器912的确定性抖动。

电流补偿电路1150耦接在公共节点V_refp和V_refn之间。电流补偿电路1150是可控制的(例如，使用控制逻辑950)，以从电压调节器210₁抽取选定电流(并从电压调节器210₂吸收)。控制逻辑950可控制电流补偿电路1150以均衡由电压调节器210₁提供和由电压调节器2502吸收的平均电流。控制电流补偿电路1150以最小化电流进行摆幅并保持发送器912的确定性抖动性能。电流补偿电路1150的一个示例参考图12如下所述。

图12是根据一个示例的电流补偿电路1150的示意图。通常，电流补偿电路1150包括事件检测器1220和耦接在公共节点V_refp和V_refn之间的分支电路1202。分支电路1202包括耦接至电流源1212的开关1210。开关1210和电流源1212的串联组合耦接在公共节点V_refp和V_refn之间。事件检测器1220耦接至开关1210，以提供被称为使能信号(Sel1)的逻辑信号。事件检测器1220基于FIR滤波器914输出的逻辑信号中的模式的存在来控制使能信号(Sel1)的状态。

具体地，事件检测器1220检测由FIR滤波器914输出的多个2T逻辑信号中的模式，该模式在串行数据的当前符号的状态不同于延迟符号和/或提前符号的状态时出现。在检测到该模式时，事件检测器1220控制使能信号(Sel1)以闭合开关1210，该开关将电流源1212耦接在公共节点V_refp和V_refn之间。控制电流源1212以从电压调节器210抽取已知量的电流。在未检测到该模式时，事件检测器1220控制使能信号(Sel1)以打开开关1210，该开关将电流源1212在公共节点V_refp和V_refn之间解耦。按此方式，基于串行数据的状态来控制从电压调节器210抽取的平均电流，以最小化其对发送器912的确定性抖动的影响。

在一个示例中，电流补偿电路1150通常包括并联耦接的M个分支电路1202，例如，分支电路1202₁到1202_M，其中M是正整数。开关1210通常包括开关电路1210₁至1210_M。同样，电流源1212包括电流源电路1212₁到1212_M。分支电路1202₁至1202_M分别包括开关电路1210₁至1210_M和电流源电路1212₁至1212_M。当M大于1时，开关电路1210₁到1210_M响应使能信号(Sel1)和各个使能信号W₁到W_M，这些信号是可由控制逻辑950生成的逻辑信号。在操作中，当事件检测器1220检测到模式时，事件检测器1220启用由控制逻辑950控制的选定数量的电流源电路1212₁至1212_M。因此，各个使能信号W₁至W_M控制由分支电路1202₁至1202_M抽取的电流的权重。分支电路1202₁至1202_M实现电流输出数模转换器(DAC)，该电流输出数模转换器响应使能信号(Sel1)和由逻辑信号W₁至W_M形成的数字信号(例如，从2M个电流电平中选择的M位数字代码)而产生模拟电流。可对DAC的强度进行编程以匹配均衡的强度。

事件检测器1220包括逻辑门1222，该逻辑门被配置为生成使能信号(Sel1)。在所示示例中，逻辑门1222是同或(XNOR:exclusive NOR)门。逻辑门1222的一个输入被耦接以接收2T奇数主标记(指定为main_odd(2T))。逻辑门1222的另一个输入被耦接以接收2T奇数前标记(指定为pre_odd(2T))。当奇数主标记信号的状态不同于奇数前标记信号的状态时，逻辑门1222输出的逻辑信号是逻辑“0”。当奇数主标记信号的状态与奇数前标记信号的状态相同时，逻辑门1222输出的逻辑信号是逻辑“1”。这样，逻辑门1222检测奇数主标记信号的状态与奇数前标记信号的状态不同的模式，这表示1T主标记信号的位与其先前位不同。在检测到该模式时，逻辑门1222断言(assert)使能信号，这使得能够激活一个或多个分支电路1202。由于电流补偿电路1150均衡从电源抽取的平均电流，因此电流补偿电路1150可使用2T信号来检测模式，而不是使用1T信号，这更节能。

图13A是示出1T主标记信号及其相关的2T奇数信号的示例性部分的表。在该示例中，对于离散时间2n+1到2n+10，1T主标记信号具有位序列0011100010，其中n是整数。2T奇数主标记信号包括来自奇数离散时间2n+1、2n+3、...、2n+9的位，即位模式01101。2T奇数后标记信号是奇数离散时间2n+1、2n+3、...、2n+9的位模式01000。2T奇数前标记信号是奇数离散时间2n+3、2n+5、...、2n+9的位模式0100。阴影框显示2T奇数主标记与2T奇数前标记和/或2T奇数后标记不同的位置。这出现在离散时间2n+3、2n+5和2n+9。当检测到2T奇数主标记和2T奇数前标记之间的状态差异时，图12的示例中的逻辑门1222在离散时间2n+3和2n+9处断言使能信号(Sel1)。

再参考图12，逻辑门1222寻找指示1T主标记信号的位与其先前位不同的模式。事件检测器1220还可包括逻辑门1224，该逻辑门寻找指示1T主标记信号的位与其后续位不同的模式。在所示示例中，逻辑门1224是XNOR门。逻辑门1224输出被称为使能信号的逻辑信号(Sel2)。逻辑门1224的一个输入被耦接以接收main_odd(2T)。逻辑门1224的另一个输入被耦接以接收2T奇数后标记(指定为post_odd(2T))。当奇数主标记信号的状态不同于奇数后标记信号的状态时，逻辑门1224输出的逻辑信号是逻辑“0”。当奇数主标记信号的状态与奇数后标记信号的状态相同时，逻辑门1224输出的逻辑信号是逻辑“1”。这样，逻辑门1224检测奇数主标记信号的状态与奇数后标记信号的状态不同的模式，这表示1T主标记信号的位与其后续位不同。在检测到该模式时，逻辑门1224断言使能信号(Sel2)。在图13A的示例中，逻辑门1224在离散时间2n+5和2n+9处断言使能信号(Sel2)。

使能信号(Sel2)用于控制与电流源1212并联耦接的另一个电阻。特别地，电流补偿电路1150包括耦接在公共节点V_refp和V_refn之间的至少一个分支电路1204。分支电路1204提供与电流源1216串联耦接的开关1214。开关1214和电流源1216的串联组合耦接在公共节点V_refp和V_refn之间。事件检测器1220耦接至开关1214，以提供使能信号(Sel2)。

在一个示例中，电流补偿电路1150通常包括并联耦接的M个分支电路1204，例如，分支电路1204₁到1204_M。开关1214通常包括开关电路1214₁至1214_M。同样，电流源1216包括电流源电路1216₁至1216_M。分支电路1204₁至1204_M分别包括开关电路1214₁至1214_M和电流源电路1216₁至1216_M。当M大于1时，开关电路1214₁到1214_M响应使能信号(Sel2)和各个使能信号X₁到X_M，这些信号是可由控制逻辑950生成的逻辑信号。分支电路1204₁至1204_M实现另一个电流输出DAC，该电流输出DAC响应使能信号(Sel2)和由逻辑信号X₁至X_M形成的数字信号(例如，从2M个电流电平中选择的M位数字代码)而产生模拟电流。

在一个示例中，每个开关电路1210₁到1210_M包括逻辑门1206和晶体管M₁。在所示示例中，逻辑门1206是NAND门，晶体管M₁是p沟道FET，比如，PMOS晶体管。逻辑门1206的输出耦接至晶体管M₁的栅极。晶体管M₁的源极耦接至公共节点V_refp。晶体管M₁的漏极耦接至相应的电流源电路1212₁到1212_M。逻辑门1206的一个输入接收使能信号(Sel1)。逻辑门1206的另一个输入接收各个使能信号W<M:1>中的一个。

同样，每个开关电路1214₁到1214_M包括逻辑门1208和晶体管M₄。在所示示例中，逻辑门1208是NAND门，晶体管M₄是p沟道FET，比如，PMOS晶体管。逻辑门1208的输出耦接至晶体管M₄的栅极。晶体管M₄的源极耦接至公共节点V_refp。晶体管M₄的漏极耦接至相应的电流源电路1216₁到1216_M。逻辑门1208的一个输入接收使能信号(Sel2)。逻辑门1208的另一个输入接收各个使能信号X<M:1>中的一个。

在一个示例中，每个电流源电路1212₁到1212_M包括晶体管M₂和晶体管M₃。晶体管M₂的漏极耦接至晶体管M₁的漏极。晶体管M₂的源极耦接至晶体管M₃的漏极。晶体管M₃的源极耦接至公共节点V_refn。晶体管M₂的栅极耦接至偏置节点(Bias2)。晶体管M₃的栅极耦接至偏置节点(Bias1)。同样，每个电流源电路1216₁到1216_M包括晶体管M₅和晶体管M₆。晶体管M₅的漏极耦接至晶体管M₄的漏极。晶体管M₅的源极耦接至晶体管M₆的漏极。晶体管M₆的源极耦接至公共节点V_refn。晶体管M₅的栅极耦接至偏置节点(Bias2)。晶体管M₆的栅极耦接至偏置节点(Bias1)。晶体管M₂、M₃、M₅和M₆是n沟道FET，比如，NMOS晶体管。晶体管M₂、M₃、M₅和M₆被偏置电压Bias1和Bias2偏置为饱和。

在图12的示例中，事件检测器1220将2T奇数主标记信号与相应的2T奇数前和后标记信号进行比较。在其它示例中，事件检测器1220可将2T偶数主标记信号与相应的2T偶数前和后标记信号进行比较。图13B是示出1T主标记信号及其相关的2T偶数信号的示例性部分的表。在该示例中，如13A所示，对于离散时间2n+1到2n+10，1T主标记信号具有相同的位序列0011100010。2T偶数主标记信号包括来自偶数离散时间2n+2、2n+4、...、2n+10的位，即位模式01000。2T偶数后标记信号是偶数离散时间2n+2、2n+4、...、2n+8的位模式1101。2T偶数前标记信号是偶素离散时间2n+2、2n+4、...、2n+10的位模式01101。阴影框显示2T偶数主标记与2T偶数前标记和/或2T偶数后标记不同的位置。这出现在离散时间2n+2、2n+4、2n+6、2n+8和2n+10。事件检测器1220可被配置为在离散时间2n+6和2n+10处断言使能信号(Sel1)，并在离散时间2n+2和2n+8处断言使能信号(Sel2)。

虽然前述内容针对具体示例，但是在不脱离本发明的基本范围的情况下可以设计其他和进一步的示例，并且其范围由随后的权利要求确定。

Claims (15)

1.一种驱动电路，其特征在于，所述驱动电路包括：

多个输出电路，所述多个输出电路并联耦接在差分输入和差分输出之间，并具有第一公共节点和第二公共节点，所述多个输出电路中的每个包括：

反相器对和电阻器对的串联组合，所述反相器对和电阻器对的串联组合耦接在所述差分输入和所述差分输出之间；

所述反相器对的第一源极端子，所述反相器对的第一源极端子耦接至所述第一公共节点；以及

所述反相器对的第二源极端子，所述反相器对的第二源极端子耦接至所述第二公共节点；

第一电压调节器，所述第一电压调节器具有耦接至所述多个输出电路的第一公共节点的输出；

第二电压调节器，所述第二电压调节器具有耦接至所述多个输出电路的第二公共节点的输出；以及

电流补偿电路，所述电流补偿电路耦接在所述第一电压调节器和所述第二电压调节器的输出之间。

2.根据权利要求1所述的驱动电路，其特征在于，所述电流补偿电路包括：

多个电路，所述多个电路具有使能输入、第一偏置输入和第二偏置输入，所述多个电路中的每个具有串联连接的第一晶体管、第二晶体管和第三晶体管，以在所述第一电压调节器和第二电压调节器的输出之间提供电流路径。

3.根据权利要求2所述的驱动电路，其特征在于，对于所述电流补偿电路的多个电路中的每个，所述第一晶体管的栅极被耦接以接收所述使能输入的信号，所述第二晶体管的栅极被耦接以接收所述第一偏置输入的信号，并且所述第三晶体管的栅极被耦接以接收所述第二偏置输入的信号。

4.根据权利要求1所述的驱动电路，其特征在于，所述第一电压调节器包括：

第一晶体管，所述第一晶体管耦接在供给电压源和所述多个输出电路的第一公共节点之间；以及

第一运算放大器，所述第一运算放大器具有耦接至第一参考电压源的第一输入、耦接至所述多个输出电路的第一公共节点的第二输入，以及耦接至所述第一晶体管的栅极的输出。

5.根据权利要求4所述的驱动电路，其特征在于，所述第二电压调节器包括：

第二晶体管，所述第二晶体管耦接在接地源和所述多个输出电路的第二公共节点之间；以及

第二运算放大器，所述第二运算放大器具有耦接至第二参考电压源的第一输入、耦接至所述多个输出电路的第二公共节点的第二输入，以及耦接至所述第二晶体管的栅极的输出。

6.根据权利要求1所述的驱动电路，其特征在于，所述第二电压调节器包括：

输出晶体管，所述输出晶体管包括耦接至第一电压供给节点的源极和耦接至输出节点的漏极；

第一晶体管，所述第一晶体管包括耦接至所述输出节点的源极；

第二晶体管，所述第二晶体管包括耦接至所述输出晶体管的栅极的源极和耦接至第二电压供给节点的漏极；

电阻器，所述电阻器耦接在所述第二电压供给节点和第一节点之间，所述第一节点包括所述第一晶体管的漏极和所述第二晶体管的栅极；以及

误差放大器，所述误差放大器包括耦接至参考电压节点的第一输入、耦接至所述输出节点的第二输入、以及耦接至所述第一晶体管的栅极的输出。

7.根据权利要求6所述的驱动电路，其特征在于，所述误差放大器包括折叠共源共栅放大器，所述折叠共源共栅放大器包括：源极耦接晶体管对，所述源极耦接晶体管对包括耦接至电流源的源极节点和耦接至输出电路的漏极，所述输出电路设置在所述第一电压供给节点和所述第二电压供给节点之间，并且所述源极耦接晶体管对的栅极分别耦接至所述参考电压节点和所述输出节点。

8.根据权利要求1所述的驱动电路，其特征在于，所述电流补偿电路包括：

开关，所述开关与电流源串联耦接，所述开关和所述电流源的串联组合耦接在第一电压供给节点和第二电压供给节点之间；以及

事件检测器，所述事件检测器耦接至所述开关以提供使能信号，所述事件检测器被配置为基于多个逻辑信号中的模式的存在来控制所述使能信号的状态。

9.根据权利要求8所述的驱动电路，其特征在于：

所述电流源包括多个电流源电路，并且所述开关包括分别与所述多个电流源电路串联耦接的多个开关电路；

所述使能信号是公共使能信号；以及

所述多个开关电路中的每个响应所述公共使能信号和多个单独使能信号中的相应一个。

10.根据权利要求9所述的驱动电路，其特征在于，所述多个开关电路中的每个包括：

晶体管和逻辑门，所述晶体管与所述多个电流源电路中的相应一个串联耦接，所述逻辑门耦接至所述晶体管的栅极，所述逻辑门具有被耦接以接收所述公共使能信号的第一输入和被耦接以接收所述多个单独使能信号中的相应一个的第二输入。

11.根据权利要求10所述的驱动电路，其特征在于，所述电流源的多个电流源电路中的每个包括：

第一晶体管，所述第一晶体管与第二晶体管串联，所述第一晶体管包括耦接至第一偏置节点的栅极，所述第二晶体管包括耦接至第二偏置节点的栅极。

12.根据权利要求1所述的驱动电路，其特征在于，所述驱动电路还包括：

第一电容器，所述第一电容器耦接在所述多个输出电路的第一公共节点和接地源之间；以及

第二电容器，所述第二电容器耦接在所述多个输出电路的第二公共节点和所述接地源之间。

13.根据权利要求1所述的驱动电路，其特征在于，所述多个输出电路的差分输出耦接至传输线对。

14.一种控制发送器中的驱动电路的方法，其特征在于，所述方法包括：

接收所述发送器中的均衡器的多个输出；

将所述均衡器的多个输出中的每个耦接至所述驱动电路的多个输出电路中的至少一个；

使能耦接至所述多个输出电路的第一电压调节器和第二电压调节器；以及

使能耦接在所述第一电压调节器和第二电压调节器之间的多个电流补偿电路中的至少一个。

15.根据权利要求19所述的方法，其特征在于，所述多个输出电路并联耦接在差分输入和差分输出之间，并包括第一公共节点和第二公共节点，其中，所述多个输出电路中的每个包括：耦接在所述差分输入和所述差分输出之间的使能电路对、反相器对和电阻器对的串联组合；第一晶体管，所述第一晶体管耦接在所述第一公共节点和所述反相器对的第一源极端子之间；以及第二晶体管，所述第二晶体管耦接在所述第二公共节点和所述反相器对的第二源极端子之间，并且所述方法还包括：

禁用所述多个输出电路中的至少一个；以及

基于来自第一复制输出电路和第二复制输出电路的反馈，来调整所述多个电路中的每个电路的第一晶体管和第二晶体管中的每个的栅极-源极电压。