JP2012244332A - 出力インタフェース回路 - Google Patents

Abstract

【課題】多量の電流が消費されるのを防止しつつ、電源電圧の変動を抑制することができる出力インタフェース回路を提供する。
【解決手段】第１のトランジスタＴｒ１は、電源とグランドとの間に設けられ、制御電極が第１のノードに接続される。第１のキャパシタ４３は、第１のノードＢとグランドとの間に設けられる。制御用バッファ４１は、出力バッファ１１０と同じタイミングで外部から入力されたデータの各ビットを受け、出力が第１のノードＢに接続される。第２のトランジスタＴｒ２は、電源とグランドとの間に設けられ、制御電極が第２のノードＣに接続される。第２のキャパシタ４４は、第２のノードＣとグランドとの間に設けられる。制御用インバータ４２は、出力バッファ１１０と同じタイミングで外部から入力されたデータの各ビットを受け、出力が第２のノードＣに接続される。
【選択図】図７

Description

本発明は、出力インタフェース回路に関する。

高速シリアル伝送に用いられる差動信号出力装置において、電源電圧の変動によって伝送信号に生じるジッタを抑制することが問題となっている。

この問題を解決するための対策として、たとえば、特許文献１（特開２００９−４９６００号公報）には、伝送データを差動信号として出力する差動信号出力装置において、伝送データを表す信号を増幅し、増幅した信号から差動信号を生成する第１差動信号生成回路４と、伝送データの基準クロックに同期し、伝送データが遷移しないビットにおいてのみ遷移するダミーデータを生成するダミーデータ生成回路３と、ダミーデータを表す信号を増幅し、増幅した信号から差動信号を生成する第２差動信号生成回路５とを備える、ことが開示されている。

この構成によって、本発明の差動信号出力装置は、第１差動信号生成回路で伝送データが遷移しないときに、第２差動信号生成回路でダミーデータを遷移させることによって、データを遷移させるための消費電流を伝送データのパターンの偏りによらずに一定にするため、電源電圧の変動によって伝送信号に生じるジッタを抑制することができる。

特開２００９−４９６００号公報

しかしながら、特許文献１に記載の装置では、電源電圧の変動を抑制するために、伝送データによって電流が消費されないときには、常にダミーデータによって電流を消費するようにしている。したがって、電源電圧の変動の抑制のために、多量の電流が消費されてしまう。

それゆえに、本発明の目的は、多量の電流が消費されるのを防止しつつ、電源電圧の変動を抑制することができる出力インタフェース回路を提供することである。

上記課題を解決するために、本発明の一実施形態の出力インタフェース回路は、外部から入力されたＮビットのデータを１ビットずつシリアルに増幅して出力する出力バッファと、電源とグランドとの間に設けられ、制御電極が第１のノードに接続される第１のトランジスタと、第１のノードとグランドとの間に設けられた第１のキャパシタと、出力バッファと同じタイミングで外部から入力されたデータの各ビットを受け、出力が第１のノードに接続される制御用バッファと、電源とグランドとの間に設けられ、制御電極が第２のノードに接続される第２のトランジスタと、第２のノードとグランドとの間に設けられた第２のキャパシタと、出力バッファと同じタイミングで外部から入力されたデータの各ビットを受け、出力が第２のノードに接続される制御用インバータとを備える。

本発明の一実施形態によれば、多量の電流が消費されるのを防止しつつ、電源電圧の変動を抑制することができる。

本発明の実施形態の液晶テレビの構成を表わすブロック図である。 第１の実施形態の出力ＩＦの構成を表わす図である。 従来の出力ＩＦの構成を表わす図である。 従来の出力ＩＦの動作例を表わす図である。 第１の実施形態の出力ＩＦの動作例を表わす図である。 第２の実施形態の出力ＩＦの構成を表わす図である。 第３の実施形態の出力ＩＦの構成を表わす図である。 第３の実施形態の出力ＩＦの動作例を表わす図である。 第４の実施形態の出力ＩＦの構成を表わす図である。 図９の変動判定回路の入出力の例を表わす図である。 第４の実施形態の出力ＩＦの動作例を表わす図である。

以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（構成）
図１は、本発明の実施形態の液晶テレビの構成を表わすブロック図である。

図１を参照して、液晶テレビは、ＤＴＶ（Digital TV）９と、複数のテレビコントローラ３ａ〜３ｆと、ソースドライバ２と、液晶パネル１とを備える。

ＤＴＶ９は、アンテナ若しくは外部映像信号源（ＤＶＤ（Digital Versatile Disk）など）から入力された映像信号を液晶パネルのドット数に応じた映像信号に変換する。

テレビコントローラ３ａ〜３ｆは、ソースドライバ２に駆動信号を供給する。
テレビコントローラ３ａ〜３ｆは、入力ＩＦ（Interface）４と、駆動信号生成部５と、映像補正部６と、出力ＩＦ７とを備える。

入力ＩＦ４は、ＤＴＶ９から出力される信号を取込む。
駆動信号生成部５は、液晶パネル１を駆動するための駆動信号を生成する。

映像補正部６は、液晶パネル１での表示が鮮明となるように駆動信号を補正する。
出力ＩＦは７、映像補正部６で補正された差動の駆動信号をソースドライバに供給する。

ソースドライバ２は、駆動信号に従って、液晶パネル１を駆動する。
（出力ＩＦ）
図２は、第１の実施形態の出力ＩＦの構成を表わす図である。

図２を参照して、この出力ＩＦ７は、ＰＬＬ（Phase Locked Loop）８と、第１ラッチ用レジスタ１４と、第１シフトレジスタ１６と、ノーマル出力バッファ１０と、ダミーデータ生成回路６０と、第２ラッチ用レジスタ１８と、第２シフトレジスタ２０と、ダミー出力バッファ１２とを備える。

第１ラッチ用レジスタ１４と、第１シフトレジスタ１６と、第２ラッチ用レジスタ１８と、第２シフトレジスタ２０は、２８ビットの記憶容量を有する。

ＰＬＬ８は、８０ＭＨｚのシステムクロックＳＣＬＫを受けて、２．２４ＧＨｚ（＝８０ＭＨｚ×２８）のシリアル出力クロックＳＲＣＬＫを第１シフトレジスタ１６および第２シフトレジスタ２０へ供給する。

第１ラッチ用レジスタ１４は、システムクロックＳＣＬＫに従って、同時に並列に外部から伝送されてくる２８ビットのノーマルデータをラッチして、第１シフトレジスタ１６へ出力する。２８ビットのノーマルデータは、液晶パネルの１画素分のデータである。一例として、ノーマルデータの第０〜第３ビットは制御データであり、第４〜第１１ビットはＲ（レッド）の画素値であり、第１２ビット〜第１９ビットはＧ（グリーン）の画素値であり、第２０〜第２７ビットはＢ（ブルー）の画素値である。

第１シフトレジスタ１６は、シリアル出力クロックＳＲＣＬＫに従って、保持しているノーマルデータのシフト動作を行なう。

ノーマル出力バッファ１０は、第１シフトレジスタ１６から出力されるノーマルデータを１ビットずつシリアルに増幅して、差動増幅信号ＶＰ，ＶＮを出力する。

ダミーデータ生成回路６０は、外部から伝送されてくる２８ビットのノーマルデータに基づいて、２８ビットのノーマルデータに基づいて、２８ビットのダミーデータを生成する。

ダミーデータ生成回路６０は、２８ビットのノーマルデータを４ビットの単位に分割する。ダミーデータ生成回路６０は、分割した各単位について、４ビットのレベルがすべて「Ｈ」レベルまたは「Ｌ」レベルの場合には、すべてが「Ｌ」レベルである４ビットを出力する。

ダミーデータ生成回路６０は、分割した各単位について、４ビットのレベルがすべて「Ｈ」レベルまたは「Ｌ」レベルではない場合には、１つのビットのレベルが他の３ビットと相違するような４ビットを出力する。

具体的には、ダミーデータ生成回路６０は、第２シフトレジスタ２０の第（４×ｉ）、第（４×ｉ＋１）、第（４×ｉ＋３）（ｉ＝０〜６）ビットに「Ｌ」レベルを出力する。

ダミーデータ生成回路６０は、４ビットごとに、ＮＯＲ回路２１と、ＡＮＤ回路２２と、ＯＲ回路２３とを備える。たとえば、ＮＯＲ回路２１は、第０〜第３ビットのノーマルデータを受けて、すべてが「Ｌ」レベルである場合に限り、「Ｈ」レベルを出力する。ＡＮＤ回路２２は、第０〜第３ビットのノーマルデータを受けて、すべてが「Ｈ」レベルである場合に限り、「Ｈ」レベルを出力する。ＯＲ回路２３は、ＡＮＤ回路２１とＮＯＲ回路２２の論理和を第２シフトレジスタ２０の第２ビットに出力する。

ダミーデータ生成回路６０は、ｉ＝０〜６について、第（４×ｉ）〜第（４×ｉ＋３）ビットの４ビットが連続して「Ｈ」または「Ｌ」レベルであった場合に、第２シフトレジスタ２０の第（４×ｉ＋２）ビットに「Ｈ」レベルを出力する。ダミーデータ生成回路６０は、第（４×ｉ）〜第（４×ｉ＋３）ビットの４ビットが連続して「Ｈ」または「Ｌ」レベルではない場合に、第２シフトレジスタ２０の第（４×ｉ＋２）ビットに「Ｌ」レベルを出力する。

第２ラッチ用レジスタ１８は、システムクロックＳＣＬＫに従って、ダミーデータ生成回路６０から同時に並列に出力されてくる２８ビットのダミーデータをラッチして、第２シフトレジスタ２０へ出力する。

第２シフトレジスタ２０は、シリアル出力クロックＳＲＣＬＫに従って、保持しているダミーデータのシフト動作を行なう。

ダミー出力バッファ１２は、第２シフトレジスタ２０から出力されるダミーデータを１ビットずつシリアルに増幅して、差動増幅信号ＤＶＰ，ＤＶＮを出力する。ノーマルデータのビットがノーマル出力バッファ１０に入力されるのと同じタイミングで、ダミーデータの対応するビットがダミー出力バッファ１２に入力される。この差動信号ＤＶＰ、ＤＶＮは、出力ＩＦの外部へは出力されない。

（参考）
図３は、従来の出力ＩＦの構成を表わす図である。

図３を参照して、この出力ＩＦ７は、ＰＬＬ８と、ラッチ用レジスタ１４０と、シフトレジスタ１１６と、出力バッファ１１０とを備える。ＰＬＬ８、ラッチ用レジスタ１４０、シフトレジスタ１１６、出力バッファ１１０は、それぞれ、図２のＰＬＬ８、第１ラッチ用レジスタ１４、第１シフトレジスタ１６、ノーマル出力バッファ１０と同様のものである。

（動作）
図４は、従来の出力ＩＦの動作例を表わす図である。

図４では、ノーマルデータの第０〜第３ビットが「ＬＬＬＬ」で、第４〜第７ビットが「ＬＬＬＬ」で、第８〜第１１ビットが「ＬＬＬＨ」で、第１２〜第１５ビットが「ＬＨＬＨ」で、第１６〜第１９ビットが「ＬＨＨＨ」で、第２０〜第２３ビットが「ＬＬＬＨ」で、第２４〜第２７ビットが「ＨＨＨＨ」の場合のノードＡの電圧および電源電圧ＶＤＤの時間変化を表わす。

図４に示すように、ノードＡの電圧レベルが変動するときには、電源と接続される図示しないキャパシタンスに対して充放電が行なわれるので、電源電圧ＶＤＤの大きさは減少する。電源電圧ＶＤＤの大きさが小さいと、電源電圧ＶＤＤで動作する出力ＩＦを構成しているトランジスタの動作速度が遅くなり、出力ＩＦに入力されたデータは、相対的に大きな遅延量で出力される。

一方、ノードＡの電圧レベルが一定を維持するときには、電源と接続される図示しないキャパシタンスに対して充放電が行なわれないので、電源電圧ＶＤＤの大きさは減少せずに、高い値を維持する。電源電圧ＶＤＤの大きさが高いと、電源電圧ＶＤＤで動作する出力ＩＦを構成するトランジスタの動作速度が速くなり、出力ＩＦに入力されたデータは、相対的に小さな遅延量で出力される。

図４の例では、電源電圧ＶＤＤの大きさが高い期間が比較的長く続くので、出力ＩＦを構成するトランジスタの動作速度が速くなり、出力ＩＦに入力されたデータは、相対的に小さな遅延量で出力される。出力ＩＦから出力されたデータを受ける受信側の機器は、データを取込むタイミングを相対的に小さな遅延量のデータに合わせて調整する。図４の例では、その後、電源電圧ＶＤＤの大きさが低くなり、出力ＩＦを構成するトランジスタの動作速度が遅くなり、出力ＩＦに入力されたデータは、相対的に大きな遅延量で出力される。しかし、受信側の機器は、調整したタイミングでデータを取込めずに、データをとりこぼしてしまう。

図５は、第１の実施形態の出力ＩＦの動作例を表わす図である。
図５では、図４と同様に、ノーマルデータの第０〜第３ビットが「ＬＬＬＬ」で、第４〜第７ビットが「ＬＬＬＬ」で、第８〜第１１ビットが「ＬＬＬＨ」で、第１２〜第１５ビットが「ＬＨＬＨ」で、第１６〜第１９ビットが「ＬＨＨＨ」で、第２０〜第２３ビットが「ＬＬＬＨ」で、第２４〜第２７ビットが「ＨＨＨＨ」の場合のノードＡ、ノードＢの電圧および電源電圧ＶＤＤの時間変化を表わす。

図５に示すように、ダミーデータの第０〜第１、第３〜第５、第７〜第９、第１１〜第１３、第１５〜第１７、第１９〜第２１、第２３〜第２５、第２７ビットは、ノーマルデータのレベルに係らず、「Ｌ」レベルである。

ノーマルデータの第０〜第３ビットについて、４ビットが連続して「Ｌ」であるから、ダミーデータの第２ビットが「Ｈ」となる。ノーマルデータの第４〜第７ビットについて、４ビットが連続して「Ｌ」であるから、ダミーデータの第６ビットが「Ｈ」となる。ノーマルデータの第８〜第１１ビットについて、４ビットが連続して「Ｌ」または「Ｈ」ではないから、ダミーデータの第１０ビットが「Ｌ」となる。ノーマルデータの第１２〜第１５ビットについて、４ビットが連続して「Ｌ」または「Ｈ」ではないから、ダミーデータの第１４ビットが「Ｌ」となる。ノーマルデータの第１６〜第１９ビットについて、４ビットが連続して「Ｌ」または「Ｈ」でないから、ダミーデータの第１８ビットが「Ｌ」となる。ノーマルデータの第２０〜第２３ビットについて、４ビットが連続して「Ｌ」または「Ｈ」ではないから、ダミーデータの第２２ビットが「Ｌ」となる。ノーマルデータの第２４〜第２７ビットについて、４ビットが連続して「Ｈ」であるから、ダミーデータの第２６ビットが「Ｈ」となる。

ダミーデータの第２、第６、第２６ビットが「Ｈ」となるので、これらのビットで図示しないキャパシタンスに対して充放電が行なわれるので、電源電圧ＶＤＤの大きさは減少する。これによって、図４に示したような、電源電圧ＶＤＤの大きさが高い期間が比較的長く続き、その結果、受信側の機器が、出力ＩＦから出力される遅延量の少ないデータに合わせて受信タイミングを調整してしまうのを防止することができ、受信側の機器でデータの取りこぼしが起こるのを回避することができる。

なお、本実施の形態では、ダミーデータ生成回路６０は、ノーマルデータを４ビット単位に分割し、各分割単位について、ダミーデータの３ビットをＬに固定し、ダミーデータの１ビットをノーマルデータの変動に応じてＬまたはＨに設定したが、これに限定するものではない。たとえば、４ビットのノーマルデータがすべて同じ場合には、「ＬＬＬＬ」のダミーデータを生成し、４ビットのノーマルデータの一部が異なる場合には、少なくとも１ビットが他の３ビットと相違するようなダミーデータ（「ＬＨＬＨ」、「ＨＬＨＬ」など）を生成することとしてもよい。

［第２の実施形態］
（構成）
図６は、第２の実施形態の出力ＩＦの構成を表わす図である。

図６の出力ＩＦが、図２の出力ＩＦと相違する点は、ダミー出力バッファ１２の代りに、ＭＯＳトランジスタＴｒ０を備える点である。

ＮＭＯＳトランジスタＴｒ０は、電源と、グランドとの間に設けられ、ゲートが第２シフトレジスタ２０の出力に接続される。ノーマルデータのビットがノーマルバッファに入力されるのと同じタイミングで、ダミーデータの対応するビットがＮＭＯＳトランジスタＴｒ０のゲートに入力される。

第２シフトレジスタ２０から「Ｈ」レベルのビットが出力された場合には、ＮＭＯＳトランジスタＴｒ０がオンし、電源からグランドへ電流が向かって流れることによって、電源電圧ＶＤＤは、減少する。

（動作）
第２の実施形態の出力ＩＦの電源電圧ＶＤＤの変動は、第１の実施形態の出力ＩＦの電源電圧ＶＤＤの変動と同様である。

第１の実施形態で説明したように、ノーマルデータの第０〜第３ビットが「ＬＬＬＬ」で、第４〜第７ビットが「ＬＬＬＬ」で、第８〜第１１ビットが「ＬＬＬＨ」で、第１２〜第１５ビットが「ＬＨＬＨ」で、第１６〜第１９ビットが「ＬＨＨＨ」で、第２０〜第２３ビットが「ＬＬＬＨ」で、第２４〜第２７ビットが「ＨＨＨＨ」の場合には、ダミーデータの第２、第６、第２６ビットが「Ｈ」となり、これらのビットでトランジスタＴｒ０を介して放電が行なわれるので、電源電圧ＶＤＤの大きさは減少する。これによって、図４に示したような、電源電圧ＶＤＤの大きさが高い期間が比較的長く続くのを防止することができ、図４で説明したような受信側の機器でデータの取りこぼしが起こるのを回避することができる。

また、第２の実施形態では、第１の実施形態のような大面積を占めるダミーバッファを設けないので、出力ＩＦの大きさを小さくすることができる。

［第３の実施形態］
図７は、第３の実施形態の出力ＩＦの構成を表わす図である。

図７を参照して、この出力ＩＦは、ＰＬＬ８と、ラッチ用レジスタ１４０と、シフトレジスタ１１６と、出力バッファ１１０と、ＮＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ２と、キャパシタ４３と、キャパシタ４４と、制御用バッファ４１と、制御用インバータ４２とを備える。

ＰＬＬ８、ラッチ用レジスタ１４０、シフトレジスタ１１６、出力バッファ１１０は、それぞれ、図２のＰＬＬ８、第１ラッチ用レジスタ１４、第１シフトレジスタ１６、ノーマル出力バッファ１０と同様のものである。

ＮＭＯＳトランジスタＴｒ１は、電源と、グランドとの間に設けられ、ゲートがノードＢに接続される。

ＮＭＯＳトランジスタＴｒ２は、電源と、グランドとの間に設けられ、ゲートがノードＣに接続される。

キャパシタ４３は、ノードＢとグランドとの間に設けられる。
キャパシタ４４は、ノードＣとグランドとの間に設けられる。

制御用バッファ４１は、出力バッファ１１０と同じタイミングでノーマルデータの各ビットを受けて、出力がノードＢに接続される。

制御用インバータ４２は、出力バッファ１１０と同じタイミングでノーマルデータの各ビットを受けて、出力がノードＣに接続される。

（動作）
図８は、第３の実施形態の出力ＩＦの動作例を表わす図である。

ノーマルデータが「ＬＨＨＨＨＬＨＬＨＬＬＬＬＨ・・・」の場合、ノードＡの電圧は、図８に示すように変化する。制御用バッファ４１の出力と接続するノードＢは、ノードＡの電圧が「Ｈ」レベルを維持すると、次第に増加し、ノードＡの電圧が「Ｌ」レベルになると、急激に低下する。

ＮＭＯＳトランジスタＴｒ１は、ノードＢの電圧が一定値以上となると、オンとなり、一定値未満になるとオフとなる。

ノードＡの電圧の反転パターンを図８において／Ａとして示す。制御用インバータ４２の出力と接続するノードＣは、／Ａが「Ｈ」レベルを維持すると、次第に増加し、／Ａが「Ｌ」レベルになると、急激に低下する。

ＮＭＯＳトランジスタＴｒ２は、ノードＣの電圧が一定値以上となると、オンし、一定値未満になるとオフする。

ＮＭＯＳトランジスタＴｒ１またはＮＭＯＳトランジスタＴｒ２がオンになると、電源からグランドへ電流が流れることによって、図８の最下段に示すように、電源電圧ＶＤＤは減少する。図８の最上段に示すように、このような対策を施さない従来の出力ＩＦでは、電源電圧ＶＤＤの変動の差が大きかったのに対して、図８の最下段に示すように、本実施の形態では、電源電圧ＶＤＤの変動の差を少なくすることができる。これによって、出力ＩＦを構成するトランジスタの速度のばらつきが減少し、受信側の機器でデータの受信タイミングを調整するのが容易となり、データの取りこぼしが起こるのを回避することができる。

［第４の実施形態］
図９は、第４の実施形態の出力ＩＦの構成を表わす図である。

図９を参照して、この出力ＩＦは、ＰＬＬ８と、第１ラッチ用レジスタ１４と、第１シフトレジスタ１６と、ノーマル出力バッファ１０と、変動判定回路３０と、第２ラッチ用レジスタ１８と、第２シフトレジスタ２０と、遅延回路３４と、セレクタ５０とを備える。

ＰＬＬ８、第１ラッチ用レジスタ１４、第１シフトレジスタ１６、ノーマル出力バッファ１０、第２ラッチ用レジスタ１８、第２シフトレジスタ２０は、それぞれ、図２で説明したものと同様のものである。

変動判定回路３０は、２８ビットのノーマルデータを７ビットの単位に分割する。変動判定回路３０は、分割した各単位について、隣接するビットのレベルからレベルが変化するビットの数をカウントする。変動判定回路３０は、カウント結果が所定の閾値（“３”）を越える場合には、７ビットの「Ｈ」を出力し、カウント結果が所定の閾値（“３”）以下の場合には、７ビットの「Ｌ」を出力する。

第１ラッチ用レジスタ１４と、セレクタ５０との間は、第１のパスＰＡ１と、第２のパスＰＡ２の２つの経路で接続される。

第１のパスＰＡ１には、遅延回路３４が設けられていないが、第２のパスＰＡ２には、遅延回路３４が設けられる。遅延回路３４は、２つのインバータからなる。ここで、遅延回路３４による遅延量は、電源電圧ＶＤＤが高いときの出力ＩＦを構成するトランジスタの入出力の遅延量（すなわち、入力されたタイミングと出力されるタイミングとの差）と、電源電圧ＶＤＤが低いときの出力ＩＦを構成するトランジスタの入出力の遅延量との差とする。

第１のパスＰＡ１におけるデータの伝送遅延量は、第２のパスＰＡ２におけるデータの電装遅延量よりも小さい。

セレクタ５０は、第２シフトレジスタ２０から出力されるデータが「Ｈ」レベルの場合に、第１のパスＰＡ１とノーマル出力バッファ１０とを接続する。セレクタ５０は、第２シフトレジスタ２０から出力されるデータが「Ｈ」レベルの場合に、第２のパスＰＡ２とノーマル出力バッファ１０とを接続する。

（入出力例）
図１０は、変動判定回路３０の入出力の例を表わす図である。

図１０では、ノーマルデータの第０ビットＤ０、第１ビットＤ１、第２ビットＤ２、第３ビットＤ３、第４ビットＤ４、第５ビットＤ５、第６ビットＤ６のデータの入力に対する変化数と、出力されるデータを示している。

たとえば、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６がそれぞれ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｈ、Ｈの場合には、変化数が「２」であり、閾値「３」を越えないので、変動判定回路３０は、７ビットのＬ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌを第２シフトレジスタ２０の第０〜第６ビットへ出力する。

一方、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６がそれぞれ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈの場合には、変化数が「４」であり、閾値「３」を越えるので、変動判定回路３０は、７ビットのＨ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈを第２シフトレジスタ２０の第０〜第６ビットへ出力する。

（動作）
図１１は、第４の実施形態の出力ＩＦの動作例を表わす図である。

図１１に示すように、ノーマルデータは、第０〜第６ビットが「ＨＨＨＨＨＨＨ」で、第７〜第１３ビットが「ＨＬＨＬＨＬＨ」で、第１４ビット〜第２０ビットが「ＨＨＨＨＨＬＨ」である。

ノーマルデータの第０〜第６ビットでは充放電が起こらず、第１４ビット〜第２０ビットでは充放電の回数は少ないため、これらのビットでは、電源電圧ＶＤＤは高い値を維持する。その結果、電源電圧低下によるノーマル出力バッファ１０からの出力の遅延は発生しない。ノーマルデータの第７〜第１３ビットでは、充放電の回数が多いため、電源電圧ＶＤＤは減少する。その結果、電源電圧低下によるノーマル出力バッファ１０からの出力の遅延が発生する。

一方、第０〜第６ビットにおいては、変動判定回路３０のカウント結果は０であり、「３」以下なので、変動判定回路３０は、７ビットの「ＬＬＬＬＬＬＬ」を出力する。セレクタ５０は、第２のパスＰＡ２とノーマルバッファとを接続する。これによって、遅延回路３４を経由することによるノーマル出力バッファ１０からの出力の遅延が発生する。

第７〜第１３ビットにおいては、変動判定回路３０のカウント結果は６であり、「３」を越えるので、変動判定回路３０は、７ビットの「ＨＨＨＨＨＨＨ」を出力する。セレクタ５０は、第１のパスＰＡ１とノーマルバッファとを接続する。これによって、遅延回路３４を経由することによるノーマル出力バッファ１０からの出力の遅延が発生しない。

第１４ビット〜第２０ビットにおいて、変動判定回路３０のカウント結果は１であり、「３」以下なので、変動判定回路３０は、７ビットの「ＬＬＬＬＬＬＬ」を出力する。セレクタ５０は、第２のパスＰＡ２とノーマルバッファとを接続する。これによって、遅延回路３４を経由することによるノーマル出力バッファ１０からの出力の遅延が発生する。

以上より、ノーマルデータの第０〜第６ビットでは、遅延回路３４を経由することによるノーマル出力バッファ１０の出力の遅延が発生し、ノーマルデータの第７〜第１３ビットでは、電源電圧低下によるノーマル出力バッファ１０の出力の遅延が発生し、ノーマルデータの第１４〜第２０ビットでは遅延回路３４を経由することによるノーマル出力バッファ１０の出力の遅延が発生する。したがって、ノーマルデータの第０〜第２０ビットのいずれのビットにおいても、ノーマル出力バッファ１０の出力の遅延が発生するため、受信側の機器でノーマルデータの受信タイミングを調整することが容易となり、ノーマルデータの取りこぼしが発生するのを防止することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 液晶パネル、２ ソースドライバ、３ａ〜３ｆ テレビコントローラ、４ 入力ＩＦ、５ 駆動信号生成部、６ 映像補正部、７ 出力ＩＦ、８ ＰＬＬ、９ ＤＴＶ、１０ ノーマル出力バッファ、１２ ダミー出力バッファ、１４ 第１ラッチ用レジスタ、１６ 第１シフトレジスタ、１８ 第２ラッチ用レジスタ、２０ 第２シフトレジスタ、２２ ＡＮＤ回路、２１ ＮＯＲ回路、２３ ＯＲ回路、３４ 遅延回路、３９ 変動判定回路、４１ 制御用バッファ、４２ 制御用インバータ、４３，４４ キャパシタ、５０ セレクタ、６０ ダミーデータ生成回路、１１０ 出力バッファ、１１６ シフトレジスタ、１４０ ラッチ用レジスタ、Ｔｒ０，ＴＲ１，Ｔｒ２ ＮＭＯＳトランジスタ、ＩＶ１，ＩＶ２ インバータ、ＰＡ１，ＰＡ２ パス。

Claims (10)

1. 外部から入力されたＮビットのデータを１ビットずつシリアルに増幅して出力する出力バッファと、
   電源とグランドとの間に設けられ、制御電極が第１のノードに接続される第１のトランジスタと、
   前記第１のノードとグランドとの間に設けられた第１のキャパシタと、
   前記出力バッファと同じタイミングで前記外部から入力されたデータの各ビットを受け、出力が前記第１のノードに接続される制御用バッファと、
   電源とグランドとの間に設けられ、制御電極が第２のノードに接続される第２のトランジスタと、
   前記第２のノードとグランドとの間に設けられた第２のキャパシタと、
   前記出力バッファと同じタイミングで前記外部から入力されたデータの各ビットを受け、出力が前記第２のノードに接続される制御用インバータとを備えた、出力インタフェース回路。
2. 前記外部から入力されたＮビットのデータをラッチするラッチ用レジスタと、
   前記ラッチ用レジスタからラッチされたＮビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形のシフトレジスタとをさらに備え、
   前記出力バッファは、前記シフトレジスタの出力と接続される、請求項１記載の出力インタフェース回路。
3. 第１のクロックから、前記第１のクロックの周波数のＮ倍の周波数を有する第２のクロックを生成するＰＬＬ回路とをさらに備え、
   前記ラッチ用レジスタは、前記第１のクロックに従ってラッチ動作を行ない、
   前記シフトレジスタは、前記第２のクロックに従ってシフト動作を行なう、請求項２記載の出力インタフェース回路。
4. 外部から入力されたＮビットのデータを１ビットずつシリアルに増幅して出力する出力バッファと、
   前記外部から入力されたＮビットのデータを所定数のビット単位に分割し、分割した各単位について、隣接するビットのレベルからレベルが変化するビットの数をカウントして、カウント結果が所定の閾値を越える場合には、前記所定数の第１のレベルのビットを出力し、前記カウント結果が前記閾値以下の場合には、前記所定数の第２のレベルのビットを出力する判定回路と、
   前記出力バッファに前記外部から入力されたＮビットのデータを供給するための第１のパスおよび第２のパスとを備え、前記第１のパスにおけるデータの伝送遅延量は、前記第２のパスにおけるデータの伝送遅延量よりも小さく、
   前記判定回路の出力ビットが第１のレベルの場合には、前記第１のパスと前記出力バッファとを接続し、前記判定回路の出力ビットが第２のレベルの場合には、第２のパスと前記出力バッファとを接続するセレクタとをさらに備えた、出力インタフェース回路。
5. 前記外部から入力されたＮビットのデータをラッチする第１のラッチ用レジスタと、
   前記第１のラッチ用レジスタからラッチされたＮビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第１のシフトレジスタとをさらに備え、
   前記出力バッファは、前記第１のシフトレジスタの出力と接続され、
   前記判定回路で生成されたＮビットのダミーデータをラッチする第２のラッチ用レジスタと、
   前記第２のラッチ用レジスタからラッチされたＮビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第２のシフトレジスタとをさらに備え、
   前記セレクタは、前記第２のシフトレジスタの出力と接続される、請求項４記載の出力インタフェース回路。
6. 外部から入力されたＮビットのデータを１ビットずつシリアルに増幅して出力する第１の出力バッファと、
   前記外部から入力されたＮビットのデータに基づいて、Ｎビットのダミーデータを出力するダミーデータ生成回路と、
   前記外部から入力されたデータの各ビットが前記第１の出力バッファに入力されるのと同じタイミングで、前記ダミーデータの対応するビットが入力され、前記入力されたビットを増幅する第２の出力バッファとを備え、
   前記ダミーデータ生成回路は、前記外部から入力されたＮビットのデータを所定数のビット単位に分割し、分割した各単位について、前記所定数のビットのレベルがすべて同じ場合には、少なくとも１つのレベルが他と相違する前記所定数のビットを出力し、前記所定数のビットのレベルに不一致の部分がある場合には、すべてが同一レベルの前記所定数のビットを出力する、出力インタフェース回路。
7. 前記外部から入力されたＮビットのデータをラッチする第１のラッチ用レジスタと、
   前記第１のラッチ用レジスタからラッチされたＮビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第１のシフトレジスタとをさらに備え、
   前記第１の出力バッファは、前記第１のシフトレジスタの出力と接続され、
   前記ダミーデータ生成回路で生成されたＮビットのダミーデータをラッチする第２のラッチ用レジスタと、
   前記第２のラッチ用レジスタからラッチされたＮビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第２のシフトレジスタとをさらに備え、
   前記第２の出力バッファは、前記第２のシフトレジスタの出力と接続される、請求項６記載の出力インタフェース回路。
8. 外部から入力されたＮビットのデータを１ビットずつシリアルに増幅して出力する出力バッファと、
   前記外部から入力されたＮビットのデータに基づいて、Ｎビットのダミーデータを生成するダミーデータ生成回路と、
   電源とグランドとの間に設けられ、前記外部から入力されたＮビットのデータの各ビットが前記出力バッファに入力されるのと同じタイミングで、前記ダミーデータの対応するビットが制御電極に入力されるトランジスタとを備え、
   前記ダミーデータ生成回路は、前記外部から入力されたＮビットのデータを所定数のビット単位に分割し、分割した各単位について、前記所定数のビットのレベルがすべて同じ場合には、少なくとも１つのレベルが他と相違する前記所定数のビットを出力し、前記所定数のビットのレベルに不一致の部分がある場合には、すべてが同一レベルの前記所定数のビットを出力する、出力インタフェース回路。
9. 前記外部から入力されたＮビットのデータをラッチする第１のラッチ用レジスタと、
   前記第１のラッチ用レジスタからラッチされたＮビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第１のシフトレジスタとをさらに備え、
   前記出力バッファは、前記第１のシフトレジスタの出力と接続され、
   前記ダミーデータ生成回路で生成されたＮビットのダミーデータをラッチする第２のラッチ用レジスタと、
   前記第２のラッチ用レジスタからラッチされたＮビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第２のシフトレジスタとをさらに備え、
   前記トランジスタの制御電極は、前記第２のシフトレジスタの出力と接続される、請求項８記載の出力インタフェース回路。
10. 第１のクロックから、前記第１のクロックの周波数のＮ倍の周波数を有する第２のクロックを生成するＰＬＬ回路とをさらに備え、
    前記第１のラッチ用レジスタおよび前記第２のラッチ用レジスタは、前記第１のクロックに従ってラッチ動作を行ない、
    前記第１のシフトレジスタおよび前記第２のシフトレジスタは、前記第２のクロックに従ってシフト動作を行なう、請求項５、７または９記載の出力インタフェース回路。

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