CN109962705A - 一种通用串行总线高速驱动电路 - Google Patents

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Abstract

本发明公开了一种通用串行总线高速驱动电路，涉及集成电路技术领域。该通用串行总线高速驱动电路包括输入子电路、数据输出子电路和负载子电路，所述输入子电路将高速差分数据信息输入至所述数据输出子电路，所述数据输出子电路将数据信息经所述负载子电路输出高速差分数据；所述通用串行总线高速驱动电路还包括下拉子电路，所述下拉子电路连接于所述数据输出子电路、并用于下拉所述输出子电路中第一节点的电压至预设工作电压。本发明技术方案通过设置下拉子电路，下拉所述输出子电路中第一节点的电压至预设工作电压，提高了高速驱动电路中数据传输的稳定性和准确性。

Description

一种通用串行总线高速驱动电路
技术领域
本发明涉及集成电路技术，特别是涉及一种通用串行总线高速驱动电路。
背景技术
通用串行总线(Universal Serial Bus, USB)2.0支持高速(480M)、全速（12M）和低速(1.5M)的数据传输。针对高速数据传输的通用串行总线一般包括高速驱动电路，高速驱动电路的核心电路包括输入缓冲级和输出级，输入的高速差分数据经过输入缓冲级之后到输出级，然后经过负载电路将高速差分数据输出。而高速驱动电路在接收到使能信号之后，高速驱动电路的输出级的电流源结点的电压需要从电源电压（比如3.3V）降低到正常工作时的一个固定电压值（比如1.59V），这需要一定的时间。于是，针对高速数据传输（480M），就会出现传输过程中前几位高速差分数据输入的时候电流源结点的电压还没有降低到正常工作时的固定电压值的情况，那么这就会导致输出的前几位高速差分数据（尤其是第一位数据）的摆幅大大超过协议规定的高速差分数据摆幅（400mV）的情况，这会降低通用串行总线数据传输的稳定性和准确性，也就会影响到USB设备测试的眼图。
发明内容
本发明的主要目的在于提供一种通用串行总线高速驱动电路，旨在提高数据传输的稳定性和准确性。
为实现上述目的，本发明提供一种通用串行总线高速驱动电路，包括输入子电路、数据输出子电路和负载子电路，所述输入子电路将高速差分数据信息输入至所述数据输出子电路，所述数据输出子电路将数据信息经所述负载子电路输出高速差分数据；所述通用串行总线高速驱动电路还包括下拉子电路，所述下拉子电路连接于所述数据输出子电路、并用于下拉所述输出子电路中第一节点的电压至预设工作电压。
优选地，所述下拉子电路包括相互并联的至少两个场效应管。
优选地，所述输入子电路包括第一场效应管、第二场效应管、第三场效应管、第四场效应管和第五场效应管，所述第一场效应管连接于所述第三场效应管、并同时连接于数据输出子电路，所述第二场效应管连接于所述第四场效应管、并同时连接于所述数据输出子电路，所述第三场效应管和第四场效应管连接于所述第五场效应管。
优选地，所述第一场效应管与所述第二场效应管的源极连接于第一偏置电流源，以使所述第一偏置电流源为所述输入子电路提供偏置电流；所述第一场效应管和所述第三场效应管的栅极连接于第一差分信号输入端，所述第二场效应管和所述第四场效应管连接于第二差分信号输入端；
所述第一场效应管和所述第二场效应管的漏极分别连接于所述数据输出子电路；所述第三场效应管和所述第四场效应管的漏极分别连接于所述第一场效应管和所述第二场效应管的漏极、并分别连接于所述连接于所述数据输出子电路；所述第五场效应管的栅极连接于第一使能信号端、源极接地、漏极连接于所述第三场效应管和所述第四场效应管的源极。
优选地，所述输入子电路还包括第一电阻和第二电阻，所述第一电阻的一端连接于所述第三场效应管的漏极、另一端连接于所述第三场效应管的源极和所述第五场效应管的漏极；所述第二电阻的一端连接于所述第四场效应管的漏极、另一端连接于所述第四场效应管的源极和所述第五场效应管的漏极。
优选地，所述数据输出子电路包括第六场效应管、第七场效应管、第八场效应管和第九场效应管；
所述第六场效应管的源极连接于电源、漏极连接于所述第一场效应管的漏极、栅极连接于所述第一使能信号端；
所述第七场效应管的源极连接于所述电源、漏极连接于所述第二场效应管的漏极、栅极连接于所述第一使能信号端；
所述第八场效应管的源极通过第一节点连接于第二偏置电流源、栅极分别连接于所述第一场效应管和第六场效应管的漏极、漏极连接于所述负载子电路；
所述第九场效应管的源极通过所述第一节点连接于第二偏置电流源、栅极分别连接于所述第二场效应管和所述第七场效应管的漏极、漏极连接于所述负载子电路。
优选地，所述负载子电路包括第一差分信号输出端、第二差分信号输出端、第三电阻和第四电阻；所述第三电阻的一端分别连接于所述第九场效应管的漏极和所述第二差分信号输出端、另一端接地；所述第四电阻的一端分别连接于所述第八场效应管的漏极和所述第一差分信号输出端、另一端接地。
优选地，所述下拉子电路包括第十场效应管和第十一场效应管，所述第十场效应管和所述第十一场效应管的源极连接于第二偏置电流源、漏极接地；所述第十场效应管的栅极连接于第一使能信号端，所述第十一场效应管的栅极连接于第二使能信号端。
优选地，所述第一使能信号端和所述第二使能信号端还连接有延时控制装置，用于使所述第二使能信号端输出的使能信号延迟于所述第一使能信号端输出的使能信号。
本发明技术方案通过设置下拉子电路，高速驱动电路使能之前下拉子电路工作，下拉所述输出子电路中第一节点的电压至预设工作电压，从而可以解决现有技术中高速驱动电路输出的前几位高速差分数据不稳定的问题，提高了高速驱动电路中数据传输的稳定性和准确性。
附图说明
图1为本发明通用串行总线高速驱动电路的电路原理图；
图2为本发明实施例中输入信号的信号波形图；
图3为现有技术中输出信号的信号波形图；
图4为本发明实施例中输出信号的信号波形图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
一种通用串行总线高速驱动电路，如图1所示，包括输入子电路、数据输出子电路和负载子电路，所述输入子电路将高速差分数据信息输入至所述数据输出子电路，所述数据输出子电路将数据信息经所述负载子电路输出高速差分数据；所述通用串行总线高速驱动电路还包括下拉子电路，所述下拉子电路连接于所述数据输出子电路、并用于下拉所述输出子电路中第一节点X的电压至预设工作电压。
本发明实施例通过设置下拉子电路，高速驱动电路使能之前下拉子电路工作，下拉所述输出子电路中第一节点X的电压至预设工作电压，从而可以解决现有技术中高速驱动电路输出的前几位高速差分数据不稳定的问题，提高了高速驱动电路中数据传输的稳定性和准确性。
优选地，所述下拉子电路包括相互并联的至少两个场效应管。在具体实施例中，可根据第一节点X的电压下拉大小设置下拉子电路中的场效应管的数量。下拉子电路中并联的场效应管越多、第一节点X的电压变化越缓慢、高速驱动电路前几位高速差分数据越稳定。
具体地，下拉后的工作电压的大小根据实际工作需要进行设置，可通过设置下拉子电路中场效应管的尺寸或者在每个场效应管下串联电阻以实现。
优选地，所述输入子电路包括第一场效应管M1、第二场效应管M2、第三场效应管M3、第四场效应管M4和第五场效应管M5，所述第一场效应管M1连接于所述第三场效应管M3、并同时连接于数据输出子电路，所述第二场效应管M2连接于所述第四场效应管M4、并同时连接于所述数据输出子电路，所述第三场效应管M3和第四场效应管M4连接于所述第五场效应管M5。
在具体实施例中，第一场效应管M1和第二场效应管M2为PMOS管，第三场效应管M3、第四场效应管M4和第五场效应管M5为NMOS管。
优选地，所述第一场效应管M1与所述第二场效应管M2的源极连接于第一偏置电流源I1，以使所述第一偏置电流源I1为所述输入子电路提供偏置电流；所述第一场效应管M1和所述第三场效应管M3的栅极连接于第一差分信号输入端DP_in，所述第二场效应管M2和所述第四场效应管M4连接于第二差分信号输入端DM_in；
所述第一场效应管M1和所述第二场效应管M2的漏极分别连接于所述数据输出子电路；所述第三场效应管M3和所述第四场效应管M4的漏极分别连接于所述第一场效应管M1和所述第二场效应管M2的漏极、并分别连接于所述连接于所述数据输出子电路；所述第五场效应管M5的栅极连接于第一使能信号端EN1、源极接地、漏极连接于所述第三场效应管M3和所述第四场效应管M4的源极。
优选地，所述输入子电路还包括第一电阻R1和第二电阻R2，所述第一电阻R1的一端连接于所述第三场效应管M3的漏极、另一端连接于所述第三场效应管M3的源极和所述第五场效应管M5的漏极；所述第二电阻R2的一端连接于所述第四场效应管M4的漏极、另一端连接于所述第四场效应管M4的源极和所述第五场效应管M5的漏极。
优选地，所述数据输出子电路包括第六场效应管M6、第七场效应管M7、第八场效应管M8和第九场效应管M9；所述第六场效应管M6的源极连接于电源、漏极连接于所述第一场效应管M1的漏极、栅极连接于所述第一使能信号端EN1；所述第七场效应管M7的源极连接于所述电源、漏极连接于所述第二场效应管M2的漏极、栅极连接于所述第一使能信号端EN1；
所述第八场效应管M8的源极通过第一节点X连接于第二偏置电流源I2、栅极分别连接于所述第一场效应管M1和第六场效应管M6的漏极、漏极连接于所述负载子电路；所述第九场效应管M9的源极通过所述第一节点X连接于第二偏置电流源I2、栅极分别连接于所述第二场效应管M2和所述第七场效应管M7的漏极、漏极连接于所述负载子电路。
在具体实施例中，第六场效应管M6、第七场效应管M7、第八场效应管M8和第九场效应管M9为PMOS管。
优选地，所述负载子电路包括第一差分信号输出端DP_out、第二差分信号输出端DM_out、第三电阻R3和第四电阻R4；所述第三电阻R3的一端分别连接于所述第九场效应管M9的漏极和所述第二差分信号输出端DM_out、另一端接地；所述第四电阻R4的一端分别连接于所述第八场效应管M8的漏极和所述第一差分信号输出端DP_out、另一端接地。
优选地，所述下拉子电路包括第十场效应管M10和第十一场效应管M11，所述第十场效应管M10和所述第十一场效应管M11的源极连接于第二偏置电流源I2、漏极接地；所述第十场效应管M10的栅极连接于第一使能信号端EN1，所述第十一场效应管M11的栅极连接于第二使能信号端EN2。
在具体实施例中，第十场效应管M10和第十一场效应管M11为PMOS管。
优选地，所述第一使能信号端EN1和所述第二使能信号端EN2还连接有延时控制装置，用于使所述第二使能信号端EN2输出的第二使能信号延迟于所述第一使能信号端EN1输出的第一使能信号。
在具体实施例中，当下拉子电路中的场效应管为多个时，多个场效应管分别连接有使能信号端，这些使能信号端输出的使能信号依次延时，以达到依次关断对应场效应管的效果。
如图2、图3、图4所示，本发明的工作原理为：
使能之前，第一使能信号和第二使能信号为低电位，输入子电路的第五场效应管M5关断，此时输入子电路不工作；数据输出子电路的输入被第六场效应管M6和第七场效应管M7上拉到电源，即此时第八场效应管M8和第九场效应管M9关断，则此时没有数据输出，即第一差分信号输出端DP_out和第二差分信号输出端DM_out输出为低；下拉子电路的第十场效应管M10和第十一场效应管M11导通，把第一节点X的电压下拉到预设的工作电压，该电压值可根据实际工作需要进行设置，本实施例设该工作电压为2.07V。通过适当的调整第十场效应管M10和第十一场效应管M11的尺寸，或者在第十场效应管M10和第十一场效应管M11下面串联电阻，即可使得此时第一节点X的电压被下拉到预设的工作电压。
使能之后，第一使能信号和第二使能信号为高，输入子电路的第五场效应管M5导通，输入子电路可以正常工作；第六场效应管M6和第七场效应管M7关断，输入子电路的输出数据可以正常的输入给数据输出子电路，如图2所示；下拉子电路的第十场效应管M10和第十一场效应管M11关断，由于第一节点X的电位不会经历从电源电压下降的这个相对较长的过程，所以输出的前几位高速差分数据（尤其是第一位数据）就可以正常的经过负载子电路的第一差分信号输出端DP_out和第二差分信号输出端DM_out输出，不会出现前几位输出的数据摆幅超出协议规定的400mV的现象。
而如果没有下拉子电路，第一节点X的电位在高速驱动电路使能之前是电源电压。如图3所示，没有下拉子电路的高速驱动电路的输出信号，实线是理想情况，虚线即是前几位数据超过协议规定的400mV的现象。
如图4所示，设置了下拉子电路之后的高速驱动电路的输出信号，通过调整使能前第一节点X的电位高低，可以调节前几位数据的输出情况。如果使能前第一节点X电位过高，前几位数据就会偏高；如果使能前第一节点X电位过低，前几位数据就会偏低。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种通用串行总线高速驱动电路，包括输入子电路、数据输出子电路和负载子电路，所述输入子电路将高速差分数据信息输入至所述数据输出子电路，所述数据输出子电路将数据信息经所述负载子电路输出高速差分数据；其特征在于，所述通用串行总线高速驱动电路还包括下拉子电路，所述下拉子电路连接于所述数据输出子电路、并用于下拉所述输出子电路中第一节点的电压至预设工作电压。
2.根据权利要求1所述的通用串行总线高速驱动电路，其特征在于，所述下拉子电路包括相互并联的至少两个场效应管。
3.根据权利要求2所述的通用串行总线高速驱动电路，其特征在于，所述输入子电路包括第一场效应管、第二场效应管、第三场效应管、第四场效应管和第五场效应管，所述第一场效应管连接于所述第三场效应管、并同时连接于数据输出子电路，所述第二场效应管连接于所述第四场效应管、并同时连接于所述数据输出子电路，所述第三场效应管和第四场效应管连接于所述第五场效应管。
4.根据权利要求3所述的通用串行总线高速驱动电路，其特征在于，所述第一场效应管与所述第二场效应管的源极连接于第一偏置电流源，以使所述第一偏置电流源为所述输入子电路提供偏置电流；所述第一场效应管和所述第三场效应管的栅极连接于第一差分信号输入端，所述第二场效应管和所述第四场效应管连接于第二差分信号输入端；
所述第一场效应管和所述第二场效应管的漏极分别连接于所述数据输出子电路；所述第三场效应管和所述第四场效应管的漏极分别连接于所述第一场效应管和所述第二场效应管的漏极、并分别连接于所述连接于所述数据输出子电路；所述第五场效应管的栅极连接于第一使能信号端、源极接地、漏极连接于所述第三场效应管和所述第四场效应管的源极。
5.根据权利要求4所述的通用串行总线高速驱动电路，其特征在于，所述输入子电路还包括第一电阻和第二电阻，所述第一电阻的一端连接于所述第三场效应管的漏极、另一端连接于所述第三场效应管的源极和所述第五场效应管的漏极；所述第二电阻的一端连接于所述第四场效应管的漏极、另一端连接于所述第四场效应管的源极和所述第五场效应管的漏极。
6.根据权利要求5所述的通用串行总线高速驱动电路，其特征在于，所述数据输出子电路包括第六场效应管、第七场效应管、第八场效应管和第九场效应管；
所述第六场效应管的源极连接于电源、漏极连接于所述第一场效应管的漏极、栅极连接于所述第一使能信号端；
所述第七场效应管的源极连接于所述电源、漏极连接于所述第二场效应管的漏极、栅极连接于所述第一使能信号端；
所述第八场效应管的源极通过第一节点连接于第二偏置电流源、栅极分别连接于所述第一场效应管和第六场效应管的漏极、漏极连接于所述负载子电路；
所述第九场效应管的源极通过所述第一节点连接于第二偏置电流源、栅极分别连接于所述第二场效应管和所述第七场效应管的漏极、漏极连接于所述负载子电路。
7.根据权利要求6所述的通用串行总线高速驱动电路，其特征在于，所述负载子电路包括第一差分信号输出端、第二差分信号输出端、第三电阻和第四电阻；所述第三电阻的一端分别连接于所述第九场效应管的漏极和所述第二差分信号输出端、另一端接地；所述第四电阻的一端分别连接于所述第八场效应管的漏极和所述第一差分信号输出端、另一端接地。
8.根据权利要求2所述的通用串行总线高速驱动电路，其特征在于，所述下拉子电路包括第十场效应管和第十一场效应管，所述第十场效应管和所述第十一场效应管的源极连接于第二偏置电流源、漏极接地；所述第十场效应管的栅极连接于第一使能信号端，所述第十一场效应管的栅极连接于第二使能信号端。
9.根据权利要求8所述的通用串行总线高速驱动电路，其特征在于，所述第一使能信号端和所述第二使能信号端还连接有延时控制装置，用于使所述第二使能信号端输出的使能信号延迟于所述第一使能信号端输出的使能信号。
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